JPH03174819A - ミラースクエア符号化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ミラースクエア符号への符号変換処理をテ
ーブル化したミラースクエア符号化方式［従来の技術］ コンピュータ用磁気ディスク装置等のディジタル記録装
置に用いられるＭ２　（ミラースクエアコード）符号変
調方式は、ＭＦＭ　（ミラーコード）符号変調方式の直
流成分を除去する目的で導入されたものである。ミラー
コードは、元来、ＮＲＺ工符号の欠点であるビット“０
″の連続を避けるために、データビット中にビット“Ｏ
”が２個以上連続するときに、ビット間に反転を入れる
ようにしたものであるが、ミラースクエアコードでは、
ビット“１”が２個以上連続するときに、最後のビット
“１”に対応する反転の有無を調節することで、直流成
分を除去するものである。

第３図に示すミラースクエア符号器１は、１データビツ
トを１チヤンネルビツトに変換する可変長符号器であり
、データビットのビット“０”に対してチャンネルビッ
トの前縁でビット反転し、データビットのビット“１”
に対してはチャンネルビットを中央でビット反転せしめ
るも、データビットのビット″１”に続くビット″０″
に対してはチャンネルビットを非反転とする符号変換回
路２と、チャンネルビットのＤＳＶを積算し、データビ
ットのピッド１″が２ビット以上連続するときには、最
後のビット“１″に対してチャンネルビットを中央でビ
ット反転させるか或は非反転とするかを、ＤＳＶ積算値
を低減させる方向で符号変換回路２に選択させるＤＳＶ
監視回路３からなる。ＤＳＶは、ＮＲＺＩ符号化された
チャンネルビットの高レベルを＋１点、低レベルを一１
点とし、チャンネルビット全体で累計される合計点数を
表すものであり、その絶対値が小さいほど変換符号の直
流成分も小さい。

なお、ミラースクエア符号器１の場合、変換されたチャ
ンネルビットにブロックとして現れる非符号反転ビット
ＮＯ”の個数は、第４図に示したように、ビット接続部
分を含めて１〜５の範囲にあり、このためミラースクエ
アコードは１．５可変長持号であると言える。また、デ
ータビットのビット間隔をＴで表した場合、１．５符号
変調方式におけるチャンネルビットの最小符号反転間隔
Ｔ＠ｉｎは２Ｔ／２　（＝Ｔ）であり、最大符号反転間
隔Ｔ　ｗａｘは６Ｔ／２　（−３Ｔ）、検出窓幅Ｔｗは
最小符号反転間隔Ｔ　＋ｓｉｎに等しい。

［発明が解決しようとする課題］ 上記従来のミラースクエア符号器１は、チャンネルビッ
トを選択する上で、ＤＳＶ積算値を計算してその収束を
計るＤＳＶ監視回路３を必要としており、例えばデータ
ビット１が前後をビット１とＯに挟まれているような場
合に、ＤＳｖ積算値に応じてチャンネルビット００か０
１のいずれか一方を選択するというように、ＤＳＶ監視
に必要なアルゴリズムとこのアルゴリズムを消化するた
めの回路構成が複雑であり、このため符号変換処理がど
うしても複雑化しやすく、また変換処理に時間を要する
ため、変換速度の高速化が難しい等の課題を抱えていた
。

また、従来のミラースクエア符号化方式は、データビッ
トが０１１０１１０１．、、のごとく特定の３ビツト１
１０が繰り返し現れると、チャンネッピットは０００１
０００００１０００００１のごとく最大符号反転間隔３
Ｔを与えるチャンネルビット１０００００が連続してし
まい、ビットクロック再生を困難にするといった課題を
抱えていた。

［課題を解決するための手段］ この発明は、上記課題を解決したものであり、データビ
ットを、ビットＯに続くビットＯ又はビットＯに続くビ
ット１又はビット１に続くビット０又はビット１の前の
ビット１さらには前後をビット１とＯに挟まれたビット
１のいずれかに分類し、次にこれら５通りの分類結果と
、直前に変換したチャンネルビットの開始ビット及びそ
れまでのチャンネルビットの直流成分の積算値を参照し
、００，０１，１０のうちミラースクエア符号としての
条件を満たすチャンネルビットに一義的に変換すること
を特徴とするものである。

さらにまた、この発明は、データビットを、ビットＯに
続くビットＯはチャンネルビット１０に、またビットＯ
に続く１はチャンネルビット０１に、またビット１に続
くビットＯはチャンネルビット００に、またビット１の
前のビット１はチャンネルビットＯ１に変換し、さらに
前後をビット１とＯに挟まれたビット１については、原
則的にはチャンネルビット０１と００のうち、それまで
のチャンネルビットの直流成分の積算値を減少させる方
に変換し、データビット１１０が１１０１１０と連続す
るときは、例外的に前記直流成分の積算値とは無関係に
５ビツト目のビット１を一義的にチャンネルビット０１
に変換することを特徴とするものである。

［作用］ この発明は、データビットを、ビット０に続くビットＯ
又はビットＯに続くビット１又はビット１に続くビット
Ｏ又はビットｌの前のビット１さらには前後をビット１
と０に挟まれたビット１のいずれかに分類し、次にこれ
ら５通りの分類結果と、直前に変換したチャンネルビッ
トの開始ビット及びそれまでのチャンネルビットの直流
成分の積算値を参照し、００．Ｏｆ、１０のうちミラー
スクエア符号としての条件を満たすチャンネルビットに
一義的に変換することにより、変換テーブルをハードウ
ェア化し、変換速度を高速化する。

また、この発明は、前後をビット１と０に挟まれたビッ
ト１については、原則的にはチャンネルビット０１と０
０のうち、それまでのチャンネルビットの直流成分の積
算値を減少させる方に変換するものの、データビット１
１０が１１０１１０と連続するときは、例外的に前記直
流成分の積算値とは無関係に５ビツト目のビット１を一
義的にチャンネルビット０１に変換することにより、チ
ャンネルビットに最大符号反転間隔が連続して現れ、そ
のためにビットクロック再生が困難になるといった不都
合を解消する。

［実施例コ 以下、この発明の実施例について、第１図ないし第５図
を参照して説明する。第１図は、この発明のミラースク
エア符号化方式を適用したミラースクエア符号器の一実
施例を示す回路図、第２図は、第１図に示したミラース
クエア符号器の変換態様を説明するための図である。

第１図中、ミラースクエア符号器１１は、データビット
を、ビットＯに続くビット０又はビット０に続くビット
１又はビット１に続くビット０又はビット１の前のビッ
ト１さらには前後をビット１と０に挟まれたビット１の
いずれかに分類する分類回路１２と、チャンネルビット
の開始ビット（以下、ＳＴＢと呼ぶ）を決定するＳＴＢ
決定回路１３と、チャンネルビットの直流成分を積算す
るＤＳＶ積算回路１４と、分類回路１２とＳＴＢ決定回
路１３及びＤＳＶ積算回路１４の各出力を受け、００，
０１，１０のなかからミラースクエア符号としての条件
を満たすチャンネルビットに一義的に変換する変換回路
１５と、変換回路１５かも得られるチャンネルビットを
ＮＲＺ符号からＮＲＺ　Ｉ符号に変換するＮＲＺ／ＮＲ
ＺＩ符号化回路１６から溝底される。

データビットは、括弧を付して示す前後のビットを含め
て、（０）０．（０）１．（１）０．１（１）、（１）
１　（０）のごとく、全部で５通りに分類されるが、こ
の分類結果に、直前に変換されたチャンネルビットの開
始ビットＳＴＢの０゜１さらにＤＳＶ積算値の０．　＋
１．−１を併せることで、第２図に示したように、５Ｘ
２Ｘ３すなわち３０通りの変換態様が存在する。そして
、各変換態様ごとにミラースクエア符号として適切なチ
ャンネルビットを一義的に選択するため、実施例では、
これら３０通りの変換態様を定めるテーブルを論理回路
を用いてハードウェア化し、処理速度を限界にまで高め
る一方、量産化による製造コストの削減を図っている。

分類回路１２に送り込まれたデータビットは、まず初段
のシフトレジスタ回路１７にて２段階シフト処理を受け
る。そして、シフトレジスタ回路１７の各シフト段の出
力ＱＯ，Ｑｌ、Ｑ２は、−方の入力端子が常時ロウレベ
ルであるためにインバータとして機能するノアゲート回
路１８にて反転され、得られた反転データに非反転デー
タを加えた計６種類のデータが、５個のオアゲート回路
１９〜２３による論理判断にかけられ、前述の５通りの
場合分けが行われる。

すなわち、上記オアゲート回路１９〜２３のうち、全入
力ロウレベルとされたものだけがハイレベル出力状態を
とり、それぞれデータビットが１１０．０１，１１，０
０．ＩＯであルコとが判別されるよう結線しである。オ
アゲート回路１９〜２３の出力とシフトレジスタ回路１
７の出力Ｑ１は、２個のラッチ回路２４．２５にてラッ
チされたのち、前述のＳＴＢ決定回路１３とＤＳＶ積算
回路１４及び変換回路１５に供給される。

ＳＴＢ決定回路１３は、データビットがら変換されたチ
ャンネルビットの先頭ビットを保持するラッチ回路２６
のＱ出力端子とデータ入力端子を結ぶ帰還路に、エクス
クル−シブオアゲート回路２７を介在せしめ、このエク
スクル−シブオアゲート回路２７の一方の入力端子に、
変換しようとするデータビットのビット構成を示す信号
と変換前のＤＳＶ積算値及びＳＴＢを、３個のノアゲー
ト回路２８，２９．３０及びノアゲート回路３１を介し
て入力する構成をとる。

すなわち、ノアゲート回路２８には、ラッチ回路２４の
ＱＯ出力とＤＳＶ積算値が＋１であることを示す信号及
び前回のチャンネルビットのＳＴＢがＯであることを示
す信号が供給され、ノアゲート回路２９には、ラッチ回
路２４のＱＯ出力とＤＳＶ積算値が−１であることを示
す信号及び前回のチャンネルビットのＳＴＢがｌである
ことを示す信号が供給される。そして、ノアゲート回路
３０については、一方の入力端子が常時ロウレベルであ
るため、ラッチ回路のＱ４出力を反転して出力すること
になる。ここでは、これらのノアゲート回路２８，２９
．３０のいずれが一つの出力がハイレベルをとる場合に
、ノアゲート回路３１の出力がロウレベルとなり、エク
スクル−シブオアゲート回路２７が実質的にオアゲート
として機能することで、ラッチ回路２６の出力すなわち
変換後のＳＴＢは従前通りの状態に保たれる。これに対
し、ノアゲート回路２８，２９．３０の出力がいずれも
ロウレベルであるときは、ノアゲート回路３０の出力は
ハイレベルであるため、エクスグルーシブオアゲート回
路２７が実質的にインバータとして機能し、その結果ラ
ッチ回路２６の出力が反転し、変換後のＳＴＢも反転す
る。

ＤＳＶ積算回路１４は、ＤＳＶ積算値が＋１゜−１，０
又は変化なしであることを示すデータをラッチするラッ
チ回路３２のデー）入力端子り。

、ＤＩにアンドゲート回路３３．３４の出力端子を、ま
たデータ入力端子Ｄ２．Ｄ３にアンドゲート回路３５の
非反転出力端子と反転出力端子を接続し、７個のノアゲ
ート回路３６〜４２の論理判断結果を、６個のオアゲー
ト回路４３〜４８を介してアンドゲート回路３３，３４
．３５に供給する構成をとる。

ビットの１又はＯを問わない不定データをＸで表記した
場合、ノアゲート回路３６は、データビットが００ｘで
あることを示すラッチ回路２４のＱ３出力とＤＳＶ積算
値が０であることを示す信号及びＳＴＢが０であること
を示す信号を入力としており、このノアゲート回路３６
のハイレベルの出力をもって、ラッチ回路３２のＤｏ入
力端子にＤＳＶ積算値が＋１であることを示す信号が与
えられる。また、ノアゲート回路３７は、データビット
がＩＯＸであることを示すラッチ回路２５のＱ４出力と
ＤＳＶ積算値が０であることを示す信号とＳＴＢが１で
あることを示す信号を入力としており、このノアゲート
回路３７のハイレベルの出力をもって、ラッチ回路３２
のＤｏ入力端子にＤＳＶ積算値が＋１であることを示す
信号が与えられる。

ノアゲート回路３８は、データビットがＩＯＸであるこ
とを示すラッチ回路２５のＱ４出力と、ＤＳＶ積算値が
０であることを示す信号及びＳＴＢが１であることを示
す示す信号を入力され、このノアゲート回路３８のハイ
レベルの出力をもって、ラッチ回路３２のＤ１入力端子
にＤＳＶ積算値が−１であることを示す信号が与えられ
る。また、ノアゲート回路３９は、データビットが１０
Ｘであることを示すラッチ回路２５のＱ４出力とＤＳＶ
積算値がＯであることを示す信号及びＳＴＢが０である
ことを示す信号を入力としており、このノアゲート回路
３９のハイレベルの出力をもって、ラッチ回路３２のＤ
２入力端子にＤＳＶ積算値が−１であることを示す信号
が与えられる。

ノアゲート回路４０は、データビットが１１０であるこ
とを示すラッチ回路２４のＱＯ出力とＤＳ■積算値が＋
１であることを示す信号とＳＴＢがＯであることを示す
信号を入力としており、このノアゲート回路４０のハイ
レベルの出力をもって、ラッチ回路３２のＤ２入力端子
にＤＳＶ積算値がＯであることを示す信号が与えられる
。また、ノアゲート回路４１は、データビットが１１０
であることを示すラッチ回路２４のＱＯ出力と、ＤＳＶ
積算値が−１であることを示す信号及びＳＴＢが１であ
ることをを示す信号を入力としており、そのハイレベル
の出力をもってラッチ回路３２のＤ２入力端子にＤＳＶ
積算値がＯであることを示す信号が与えられる。さらに
、ノアゲート回路４２は、データビットがＸＯＸである
ことを示すラッチ回路２５のＱ５出力と前回の変換でＤ
ＳＶ積算値が変化しなかったことを示す信号とを入力と
しており、そのハイレベルの出力をもってラッチ回路３
２のＤ２出力端子にＤＳＶ積算値がＯであることを示す
信号が与えられる。なお、ノアゲート回路４２は、第２
図に示した３０種類の変換態様のうち、第２２番、２３
番、２７＠、３０番を一括して判断するため、全体とし
て３個のノアゲート回路が節約できることになる。

一方、上記７個のノアゲート回路３６〜４２による論理
判断から漏れる変換態様については、ノアゲート回路３
６〜４２の出力がいずれもロウレベルとなることで判断
され、ラッチ回路３２のＤ３入力端子に、変換の前後で
ＤＳＶ積算値が変化しないことを示す信号が与えられる
。

変換回路１５は、分類回路１２の出力とＳＴＢ決定回路
１３及びＤＳＶ積算回路１４の出力を論理処理する６個
のノアゲート回路４９〜５４に、ノアゲート回路４９の
出力をＤＯ大入力し、５個のノアゲート回路５０〜５４
の出力をオアゲート回路５５を介してＤ１人力とする並
・直列変換回路５６を接続して構成したものである。

ノアゲート回路４９は、データビットが００ｘであるこ
とを示す信号を反転し、そのハイレベルの出力をもって
並・直列変換回路５６にチャンネルビットとして１０を
セットする。

ノアゲート回路５０は、データビットが１１０であるこ
とを示す信号と変換前のＤＳＶ積算値がＯであることを
示す信号を入力としており、そのハイレベルの出力をも
って並・直列変換回路５６にチャンネルビット０１をセ
ットする。ノアゲート回路５１は、データビットが１１
０であることを示す信号と変換前のＤＳＶ積算値が＋１
であることを示す信号及びＳＴＢが１であることを示す
信号を入力としており、そのハイレベルの出力をもって
並・直列変換回路５６にチャンネルビット０１をセット
する。ノアゲート回路５２は、データビットが１１０で
あることを示す信号とＤＳＶ積算値が−１であることを
示す信号及びＳＴＢが０であることを示す信号を入力と
しており、そのハイレベルの出力をもって並・直列変換
回路５６にチャンネルビット０１をセットする。

また、ノアゲート回路５３は、データビットが０１Ｘで
あることを示す信号を反転し、そのハイレベルの出力を
もって並・直列変換回路５６にチャンネルビット０１を
セットする。同様に、ノアゲート回路５４も、データビ
ットがＸｌｌであることを示す信号を反転し、そのハイ
レベルの出力をもって並・直列変換回路５６にチャンネ
ルビット０１をセットする。

また、６個のノアゲート回路４９〜５４による論理判断
から漏れる変換態様については、ノアゲート回路４９〜
５４の出力がすべてロウレベルをとることで判断され、
並・直列変換回路５６にチャンネルビット００がセット
される。

ＮＲＺ／ＮＲＺＩ符号化回路１６は、ラッチ回路５７の
ラッチ出力データを、入力データとの排他的論理和をと
るエクスクル−シブオアゲート回路５８を介してデータ
入力端子に帰還する構成であり、そのラッチ出力データ
（記録データ）は、ミラースクエア符号の条件を満たす
ＮＲＺＩ符号となる。

なお、この実施例にあっては、シフトレジスタ回路１７
やラッチ回路２４．２５或は１３や３２等のクロック信
号ＣＫＩを４３　Ｍ　Ｈｚとし、並・直列変換回路５６
或はラッチ回路５７のクロック信号ＣＫ２をその２倍の
８６ＭＨｚに設定しである。また、並・直列変換回路５
６のシフトクロック信号を、クロック信号ＣＫ２の立ち
下がり期間の中間点で立ち上げるようにするため、クロ
ック信号ＣＫＩを２分周するラッチ回路５９に対し、ク
ロック信号ＣＫ２をノアゲート回路６ｏにて反転した信
号を動作クロックとして与えるようにしである。ただし
、シフトクロック信号には、ラッチ回路５９のＱバー出
カが用いられる。

また、第２図中、抵抗と抵抗シンボルを四角で囲って示
した抵抗群は、いずれも論理回路素子の出力側に設けら
れるプルダウン抵抗である。

このように、ミラースクエア符号ｌ１１１は、まず分類
回路１２にて、データビットを前後のビットを含め１１
０．ＯＩＸ、Ｘｌｌ、００Ｘ、１０ｘ、ｘｏｘのいずれ
かに分類し、次にこれら５通りの分類結果と、ＳＴＢ決
定回路１３が保持する直前に変換したチャンネルビット
の開始ビット及びＤＳＶ積算回路２６が保持するそれま
でのチャンネルビットの直流成分の積算値を参照し、変
換回路１５において００，０１，１０のうちミラースク
エア符号としての条件を満たすチャンネルビットに一義
的に変換するようにしたから、データビットからチャン
ネルビットへの変換を規定する変換テーブルを、最小限
の回路構成でもってハードウェア化することができ、併
せて量産による製造コストの低減も可能であり、また単
にデータビットからチャンネルビットへの変換が変換テ
ーブルを使って一義的に可能であるだけでなく、変換と
同時に次の変換に用いる開始ビットと直流成分の積算値
が入手できるので、変換速度を極限にまで高めることが
できる。

なお、上記実施例では、ミラースクエア符号の欠点とし
て、最大符号反転間隔３Ｔが連続して発生するケースが
存在する。すなわち、データビットの一部に第４図（Ａ
）に示したように、０１１０１１０１、、、のごとく１
１０が２組連続する箇所が現れたときに、同図（Ｂ）に
示したように、最大符号反転間隔３Ｔが２回連続するチ
ャンネッピット０００１０００００１０００００１に変
換されるケースである。そこで、第３図に示すミラース
クエア符号器７１では、分類回路１２と変換回路１５の
間に、例外則遍用監視回路７２を設け、前後をビット１
とＯに挟まれたビットｌについては、原則的にはチャン
ネルビットＯ１と００のうち、それまでのチャンネルビ
ットの直流成分の積算値を減少させる方に変換するもの
の、データビット１１０が１１０１１０と連続するとき
は、例外側適用監視回路７２の作用により、前記直流成
分の積算値とは無関係に５ビツト目のビット１を一義的
にチャンネルビット０１に変換するよう強制する構成と
しである。

このため、第４図（Ｃ）に示したように、チャンネルビ
ットの直流成分の積算値は、過渡的に零に収束しないこ
ともあるが、チャンネビット０１ｏｏｏｏが連続するこ
とで、最大符号反転間隔３Ｔが連続して現れるといった
不都合を解消することができる。このため、本方式によ
るビットクロック再生能力はきわめて高いものである。

また、この実施例では、上記の最大符号反転間隔規制に
より符号変換態様としての存在が否定された第５図に示
す０１０００００１０００００１０１なる２チヤンネル
ビツトを、再生同期に必要なシンクデータとして採用す
ることができる。その場合、変換態様として存在しない
チャンネルビットが採用されたことで、シンクデータの
再生そのもの社容易になり、またシンクデータ自体も直
流成分が零であるため、ＤＳＶ評価に与える影響は皆無
である。

［発明の効果］ 以上説明したように、この発明は、データビットを、ビ
ット０に続くビットＯ又はビットＯに続くビットｌ又は
ビット１に続くビットＯ又はビットｌの前のビットｌさ
らには前後をビット１とＯに挟まれたビット１のいずれ
かに分類し、次にこれら５通りの分類結果と、直前に変
換したチャンネルビットの開始ビット及びそれまでのチ
ャンネルビットの直流成分の積算値を参照し、００，０
１．１０のうちミラースクエア符号としての条件を満た
すチャンネルビットに一義的に変換するようにしたから
、データビットからチャンネルビットへの変換を規定す
る変換テーブルを、最小限の回路構成でもってハードウ
ェア化することができ、併せて量産による製造コストの
低減も可能であり、また単にデータビットからチャンネ
ルビットへの変換が変換テーブルを使って一義的に可能
であるだけでなく、変換と同時に次の変換に用いる開始
ビットと直流成分の積算値が入手できるので、変換速度
を極限にまで高めることができる等の優れた効果を奏す
る。

また、この発明は、データビットを、ビット０に続くビ
ットＯはチャンネルビット１ｏに、またビットＯに続く
１はチャンネルビットｏ１に、またビットｌに続くビッ
トＯはチャンネルビット００に、またビット１の前のビ
ット１はチャンネルビット０１に変換し、さらに前後を
ビット１と０に挟まれたビットｌについては、原則的に
はチャンネルビット０１と００のうち、それまでのチャ
ンネルビットの直流成分の積算値を減少させる方に変換
するものの、データビット１１０が１１０１１０と連続
するときは、例外的に前記直流成分の積算値とは無関係
に５ビツト目のビット１を一義的にチャンネルビット０
１に変換することによす、チャンネルビットの直流成分
の積算値は、過渡的に零に収束しない場合もあるが、チ
ャンネビットｏｉｏｏｏｏが連続することで、最大符号
反転間隔が連続して現れるといった不都合は解消するこ
とができ、これによりビットクロック再生能力を高める
ことができ、また最大符号反転間隔規制により符号変換
態様としての存在が否定された０１０００００１０００
００１０１なる２チヤンネルビツトを、再生同期に必要
なシンクデータとして採用することで、シンクデータそ
のものの再生を容易にするといった工夫が可能である等
の優れた効果を奏する。

【図面の簡単な説明】

第１図は、この発明のミラースクエア符号化方式を適用
したミラースクエア符号器の一実施例を示す回路図、第
２図は、第１図に示したミラースクエア符号器の変換態
様を説明するための図、第３図は、この発明のミラース
クエア符号化方式を適用したミラースクエア符号器の他
の実施例を示す回路構成図、第４図は、第３図に示した
回路各部の信号波形図、第５図は、シンクデータの一例
を示す信号波形図、第６，７図は、それぞれ従来のミラ
ースクエア符号器の一例を示す回路構成図及び回路各部
の信号波形図である。 １１．７１．、、　　ミラースクエア符号器、１２０９
０分類回路、１３．．．ＳＴＢ決定回路。 １４、、、ＤＳＶ積算回路、１５．、、変換回路１６、
０．ＮＲＺ／ＮＲＺ　Ｉ符号化回路、７２１９０例外則
適用監視回路。

Claims (2)

【特許請求の範囲】
1. （１）データビットを、ビット０に続くビット０又はビ
   ット０に続くビット１又はビット１に続くビット０又は
   ビット１の前のビット１さらには前後をビット１と０に
   挟まれたビット１のいずれかに分類し、次にこれら５通
   りの分類結果と、直前に変換したチャンネルビットの開
   始ビット及びそれまでのチャンネルビットの直流成分の
   積算値を参照し、００、０１、１０のうちミラースクエ
   ア符号としての条件を満たすチャンネルビットに一義的
   に変換することを特徴とするミラースクエア符号化方式
   。
2. （２）データビットを、ビット０に続くビット０はチャ
   ンネルビット１０に、またビット０に続く１はチャンネ
   ルビット０１に、またビット１に続くビット０はチャン
   ネルビット００に、またビット１の前のビット１はチャ
   ンネルビット０１に変換し、さらに前後をビット１と０
   に挟まれたビット１については、原則的にはチャンネル
   ビット０１と００のうち、それまでのチャンネルビット
   の直流成分の積算値を減少させる方に変換し、データビ
   ット１１０が１１０１１０と連続するときは、例外的に
   前記直流成分の積算値とは無関係に５ビット目のビット
   １を一義的にチャンネルビット０１に変換することを特
   徴とするミラースクエア符号化方式。