JPH0470819B2 - - Google Patents
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- JPH0470819B2 JPH0470819B2 JP58231593A JP23159383A JPH0470819B2 JP H0470819 B2 JPH0470819 B2 JP H0470819B2 JP 58231593 A JP58231593 A JP 58231593A JP 23159383 A JP23159383 A JP 23159383A JP H0470819 B2 JPH0470819 B2 JP H0470819B2
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- differential amplifier
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- input
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は入力側に接続された差動増幅器を有
し、CMI−コード化信号を２進信号に変換する
CMI−デコーダに関する。
し、CMI−コード化信号を２進信号に変換する
CMI−デコーダに関する。
公知技術の説明
ドイツ連邦共和国特許公開第3033351号公報に
よつて、CMI−コードの信号を発生するコーダ
は公知である。このコードは２つのレベルを有す
るNRZ−コードであり、その場合Ｏ−信号は半
ビツト幅のマイナスのパルスと、それに継続する
半ビツト幅のプラスのパルスとの組合わせによつ
て示され、また１−信号は交互に全ビツト幅の＋
１信号または−１信号として現われる。このよう
なCMI−コードはCCITT勧告G.703によるデイジ
タル信号伝送のハイアラーキ構成において、
140Mbit／ｓ−インターフエースに対して用いら
れている。
よつて、CMI−コードの信号を発生するコーダ
は公知である。このコードは２つのレベルを有す
るNRZ−コードであり、その場合Ｏ−信号は半
ビツト幅のマイナスのパルスと、それに継続する
半ビツト幅のプラスのパルスとの組合わせによつ
て示され、また１−信号は交互に全ビツト幅の＋
１信号または−１信号として現われる。このよう
なCMI−コードはCCITT勧告G.703によるデイジ
タル信号伝送のハイアラーキ構成において、
140Mbit／ｓ−インターフエースに対して用いら
れている。
CMI−デコーダはヒユーレツト パツカード
社の測定装置“エラーデテクタア”HP3763Aの
サービスマニユアルの第Ａ４−３図第２部によつ
て公知である。公知のCMI−デコーダは２つの
入力側に設けられた差動増幅器を有し、その場合
１つの差動増幅器の出力側は直接にゲート回路網
に接続され、かつ他方の差動増幅器の出力側は切
換可能な走行時間素子を介してゲート回路網に接
続されている。公知のCMI−デコーダは５つの
OR／NOR素子を用いて構成されるので高価であ
り、また遠隔給電装置に用いた場合、大きな消費
電力が重要な問題になることがある。
社の測定装置“エラーデテクタア”HP3763Aの
サービスマニユアルの第Ａ４−３図第２部によつ
て公知である。公知のCMI−デコーダは２つの
入力側に設けられた差動増幅器を有し、その場合
１つの差動増幅器の出力側は直接にゲート回路網
に接続され、かつ他方の差動増幅器の出力側は切
換可能な走行時間素子を介してゲート回路網に接
続されている。公知のCMI−デコーダは５つの
OR／NOR素子を用いて構成されるので高価であ
り、また遠隔給電装置に用いた場合、大きな消費
電力が重要な問題になることがある。
発生する信号を時間的に正しく再生するため
に、受信されたCMI−信号からクロツク信号を
形成する必要がある。これは公知のように、簡単
にはできない。それは第３図の行ＥとＢに示され
ているように、CMI−信号はビツト期間の0.5倍
から15倍までの間のパレス幅を有するからであ
る。それ故CMI−コード化信号から簡単にろ波
によつて位相の正しいクロツク周波数を有する信
号を形成することは、できない。そのために公知
の装置においては、クロツク信号を形成するため
にCMI−デコーダの端子に、更に５つのゲート
回路素子と他の回路素子とを有する高価な回路を
接続する必要がある。
に、受信されたCMI−信号からクロツク信号を
形成する必要がある。これは公知のように、簡単
にはできない。それは第３図の行ＥとＢに示され
ているように、CMI−信号はビツト期間の0.5倍
から15倍までの間のパレス幅を有するからであ
る。それ故CMI−コード化信号から簡単にろ波
によつて位相の正しいクロツク周波数を有する信
号を形成することは、できない。そのために公知
の装置においては、クロツク信号を形成するため
にCMI−デコーダの端子に、更に５つのゲート
回路素子と他の回路素子とを有する高価な回路を
接続する必要がある。
発明の目的
本発明の課題は、140Mbit／ｓのビツトレート
で使用可能でありかつ僅かな電力ても作動できか
つ位相の正しいクロツク信号を簡単に形成できる
余り費用のかからないCMI−デコーダを提供す
ることである。
で使用可能でありかつ僅かな電力ても作動できか
つ位相の正しいクロツク信号を簡単に形成できる
余り費用のかからないCMI−デコーダを提供す
ることである。
発明の構成
本発明によればこの課題は、第１および第２お
よび第３の差動増幅器を有し、第１の差動増幅器
の第１の回路段の入力側を、第２の差動増幅器の
第２の回路段の入力側と第１の基準電圧源とに接
続し、第１の差動増幅器の第２の回路段の入力側
と第２の差動増幅器の第１の回路段の入力側とを
相互に接続して入力接続端子に接続し、第１の差
動増幅器は第３の差動増幅器の第１の回路段と共
に第１のカスケード接続を形成し、かつ第２の差
動増幅器は第３の差動増幅器の第２の回路段と共
に第２のカスケード接続を形成しており、第３の
差動増幅器の第２の回路段の入力側を、第１の基
準電圧源に対してマイナスの電位を有する第２の
基準電圧源に接続し、第３の差動増幅器の第１の
回路段の入力側を、半ビツト期間に相応する遅延
時間を有する走行時間素子を介して、CMI−コ
ード化信号用の入力側に接続し、かつ第１および
第２の差動増幅器の個々の回路段の出力側が２進
部分信号用の出力側となるようにし、それらの出
力側でそれぞれ２つの部分信号をまとめることに
よつて所望の２進RZ−信号を発生するようにし
たことによつて解決される。
よび第３の差動増幅器を有し、第１の差動増幅器
の第１の回路段の入力側を、第２の差動増幅器の
第２の回路段の入力側と第１の基準電圧源とに接
続し、第１の差動増幅器の第２の回路段の入力側
と第２の差動増幅器の第１の回路段の入力側とを
相互に接続して入力接続端子に接続し、第１の差
動増幅器は第３の差動増幅器の第１の回路段と共
に第１のカスケード接続を形成し、かつ第２の差
動増幅器は第３の差動増幅器の第２の回路段と共
に第２のカスケード接続を形成しており、第３の
差動増幅器の第２の回路段の入力側を、第１の基
準電圧源に対してマイナスの電位を有する第２の
基準電圧源に接続し、第３の差動増幅器の第１の
回路段の入力側を、半ビツト期間に相応する遅延
時間を有する走行時間素子を介して、CMI−コ
ード化信号用の入力側に接続し、かつ第１および
第２の差動増幅器の個々の回路段の出力側が２進
部分信号用の出力側となるようにし、それらの出
力側でそれぞれ２つの部分信号をまとめることに
よつて所望の２進RZ−信号を発生するようにし
たことによつて解決される。
更に本発明によれば上述の課題は、第１および
第２および第３の差動増幅器を有し、第１の差動
増幅器の第１の回路段の入力側を、第２の差動増
幅器の第２の回路段の入力側と第１の基準電圧源
とに接続し、第１の差動増幅器の第２の回路段の
入力側と第２の差動増幅器の第１の回路段の入力
側とを相互に接続して反転されたCMI−コード
化信号用の入力接続端子に接続し、第１の差動増
幅器は第３の差動増幅器の第１の回路段と共に第
１のカスケード接続を形成し、かつ第２の差動増
幅器は第３の差動増幅器の第２の回路段と共に第
２のカスケード接続を形成してかり、第３の差動
増幅器の第２の回路段の入力側を、第１の基準電
圧源に対してマイナスの電位を有する第２の基準
電圧源に接続し、第３の差動増幅器の第１の回路
段の入力側を、半ビツト期間に相応する遅延時間
を有する走行時間素子を介して、反転された
CMI−コード化信号用の入力側E′に接続し、か
つ第１および第２の差動増幅器の個々の回路段の
出力側の１つの組が２進部分信号用の出力側を形
成するようにし、２進部分信号をまとめることに
よつて所望の２進RZ−信号を発生するようにし
たことによつて解決される。
第２および第３の差動増幅器を有し、第１の差動
増幅器の第１の回路段の入力側を、第２の差動増
幅器の第２の回路段の入力側と第１の基準電圧源
とに接続し、第１の差動増幅器の第２の回路段の
入力側と第２の差動増幅器の第１の回路段の入力
側とを相互に接続して反転されたCMI−コード
化信号用の入力接続端子に接続し、第１の差動増
幅器は第３の差動増幅器の第１の回路段と共に第
１のカスケード接続を形成し、かつ第２の差動増
幅器は第３の差動増幅器の第２の回路段と共に第
２のカスケード接続を形成してかり、第３の差動
増幅器の第２の回路段の入力側を、第１の基準電
圧源に対してマイナスの電位を有する第２の基準
電圧源に接続し、第３の差動増幅器の第１の回路
段の入力側を、半ビツト期間に相応する遅延時間
を有する走行時間素子を介して、反転された
CMI−コード化信号用の入力側E′に接続し、か
つ第１および第２の差動増幅器の個々の回路段の
出力側の１つの組が２進部分信号用の出力側を形
成するようにし、２進部分信号をまとめることに
よつて所望の２進RZ−信号を発生するようにし
たことによつて解決される。
発明の効果
本発明によるCMI−デコーダは高価な調整動
作を必要とせずに構成されるので有利である。そ
れは走行時間素子が略半ビツト期間の遅延時間に
調節されるだけであるからである。
作を必要とせずに構成されるので有利である。そ
れは走行時間素子が略半ビツト期間の遅延時間に
調節されるだけであるからである。
実施例の説明
次に本発明を図示の実施例につき詳しく説明す
る。
る。
第１図に示したCMI−デコーダは２つの入力
側を有する差動増幅装置を有し、その場合１つの
入力側に走行時間素子τが前置接続されている。
差動増幅装置はそれぞれ２つの回路段を有する第
１、第２、および第３のエミツタ結合差動増幅器
を有し、その場合それぞれの回路段は１つのnpn
−トランジスタを有している。第１の差動増幅器
の第１の回路段は第１のトランジスタＴ１を有
し、このトランジスタのコレクタは第１の出力側
Ａ１を形成しかつ抵抗Ｒ１を介して基準電位に接
続されており、かつ電流Ia１が流れる。第１の差
動増幅器の第２の回路段は第２のトランジスタＴ
２を有し、このトランジスタのコレクタは第３の
出力側Ａ３を形成しかつ第３の抵抗Ｒ３を介して
基準電位に接続されており、かつ電流Ia２が流れ
る。第２の差動増幅の第１の回路段は第３のトラ
ンジスタＴ３を有し、このトランジスタのコレク
タは第２の出力側Ａ２を形成しかつ第２の抵抗Ｒ
２を介して基準電位に接続されており、かつ電流
Ib１が流れる。第２の差動増幅器の第２の回路段
は第４のトランジスタＴ４を有し、このトランジ
スタのコレクタは第４の出力側Ａ４を形成しかつ
第４の抵抗Ｒ４を介して基準電位に接続されてお
り、かつ電流Ib２が流れる。
側を有する差動増幅装置を有し、その場合１つの
入力側に走行時間素子τが前置接続されている。
差動増幅装置はそれぞれ２つの回路段を有する第
１、第２、および第３のエミツタ結合差動増幅器
を有し、その場合それぞれの回路段は１つのnpn
−トランジスタを有している。第１の差動増幅器
の第１の回路段は第１のトランジスタＴ１を有
し、このトランジスタのコレクタは第１の出力側
Ａ１を形成しかつ抵抗Ｒ１を介して基準電位に接
続されており、かつ電流Ia１が流れる。第１の差
動増幅器の第２の回路段は第２のトランジスタＴ
２を有し、このトランジスタのコレクタは第３の
出力側Ａ３を形成しかつ第３の抵抗Ｒ３を介して
基準電位に接続されており、かつ電流Ia２が流れ
る。第２の差動増幅の第１の回路段は第３のトラ
ンジスタＴ３を有し、このトランジスタのコレク
タは第２の出力側Ａ２を形成しかつ第２の抵抗Ｒ
２を介して基準電位に接続されており、かつ電流
Ib１が流れる。第２の差動増幅器の第２の回路段
は第４のトランジスタＴ４を有し、このトランジ
スタのコレクタは第４の出力側Ａ４を形成しかつ
第４の抵抗Ｒ４を介して基準電位に接続されてお
り、かつ電流Ib２が流れる。
第２および第３のトランジスタＴ２，Ｔ３のベ
ース端子は相互に接続されており、かつCMI−
コード化信号用の入力側Ｅに接続されている。第
１および第４のトランジスタＴ１，Ｔ４のベース
端子は相互に接続されかつ第１の基準電圧源Ur1
に接続されている。第１および第２のトランジス
タのエミツタ端子は相互に接続されており、かつ
第５のトランジスタＴ５のコレクタ端子に接続さ
れている。第５のトランジスタは第３の差動増幅
器の第１の回路段に設けられている。第３および
第４のトランジスタのエミツタ接続端子もまた相
互に接続されており、かつ第３の差動増幅器の第
２の回路段に設けられた第６のトランジスタＴ６
のコレクタ端子に接続されている。第５および第
６のトランジスタＴ５，Ｔ６のエミツタ端子は相
互に接続されており、かつ電流Ｉの電流源を介し
て差動電圧−Ubが加わる接続端子に接続されて
いる。第１の差動増幅器は第３の差動増幅器の電
流Iaが流れる第１の回路段と共に、第１のカスケ
ード接続を形成しており、また第２の差動増幅器
は、第３の差動増幅器の電流Ibが流れる第２の回
路段と共に、第２のカスケード接続を形成してい
る。第６のトランジスタＴ６のベース端子は第２
の基準電圧源Ur2に接続されており、また第５の
トランジスタＴ５のベース端子は接続点Ｂで走行
時間素子τの出力側に接続されている。この走行
時間素子は入力信号を半ビツトの期間に相応する
量だけ遅延させるように作用する。走行時間素子
τの入力端子は、第１の場合CMI−コード化信
号用の入力側Ｅに接続し、かつ第２の場合は反転
されたCMI−コード化信号用の入力端子E′に接
続することができる。第１の場合には第３および
第４の出力側Ａ３，Ａ４に２進の部分信号が形成
される。これらの部分信号がまとめられて所望の
２進RZ−信号が生ずる。
ース端子は相互に接続されており、かつCMI−
コード化信号用の入力側Ｅに接続されている。第
１および第４のトランジスタＴ１，Ｔ４のベース
端子は相互に接続されかつ第１の基準電圧源Ur1
に接続されている。第１および第２のトランジス
タのエミツタ端子は相互に接続されており、かつ
第５のトランジスタＴ５のコレクタ端子に接続さ
れている。第５のトランジスタは第３の差動増幅
器の第１の回路段に設けられている。第３および
第４のトランジスタのエミツタ接続端子もまた相
互に接続されており、かつ第３の差動増幅器の第
２の回路段に設けられた第６のトランジスタＴ６
のコレクタ端子に接続されている。第５および第
６のトランジスタＴ５，Ｔ６のエミツタ端子は相
互に接続されており、かつ電流Ｉの電流源を介し
て差動電圧−Ubが加わる接続端子に接続されて
いる。第１の差動増幅器は第３の差動増幅器の電
流Iaが流れる第１の回路段と共に、第１のカスケ
ード接続を形成しており、また第２の差動増幅器
は、第３の差動増幅器の電流Ibが流れる第２の回
路段と共に、第２のカスケード接続を形成してい
る。第６のトランジスタＴ６のベース端子は第２
の基準電圧源Ur2に接続されており、また第５の
トランジスタＴ５のベース端子は接続点Ｂで走行
時間素子τの出力側に接続されている。この走行
時間素子は入力信号を半ビツトの期間に相応する
量だけ遅延させるように作用する。走行時間素子
τの入力端子は、第１の場合CMI−コード化信
号用の入力側Ｅに接続し、かつ第２の場合は反転
されたCMI−コード化信号用の入力端子E′に接
続することができる。第１の場合には第３および
第４の出力側Ａ３，Ａ４に２進の部分信号が形成
される。これらの部分信号がまとめられて所望の
２進RZ−信号が生ずる。
第３図にはこのような場合のパルス線図が示さ
れている。最も上の行にあるlog.Pには行Ｅの入
力信号に対する論理レベルが示されている。行Ｅ
はCMI−コード化信号であることがわかる。そ
れは０−信号が２つのパルスによつて示されてお
り、１−信号は交番して全ビツト幅に亘るパルス
で与えられているからである。
れている。最も上の行にあるlog.Pには行Ｅの入
力信号に対する論理レベルが示されている。行Ｅ
はCMI−コード化信号であることがわかる。そ
れは０−信号が２つのパルスによつて示されてお
り、１−信号は交番して全ビツト幅に亘るパルス
で与えられているからである。
行Ｂには、行Ｅの信号に対して半ビツトの期間
だけ遅延した走行時間素子の出力側の信号が示さ
れている。行Iaと行Ibはそれぞれ第３の差動増幅
器の第１の回路段および第２の回路段を流れる電
流を示し、この電流は公知のように相互に反転さ
れている。
だけ遅延した走行時間素子の出力側の信号が示さ
れている。行Iaと行Ibはそれぞれ第３の差動増幅
器の第１の回路段および第２の回路段を流れる電
流を示し、この電流は公知のように相互に反転さ
れている。
Iaを形成する第１の差動増幅器の第１の回路段
の電流Ia１は半ビツトの幅のパルスだけを含むの
で、この電流または抵抗Ｒ１に生ずる電圧から振
動回路を用いて適切な位相のクロツク信号をろ波
して取出すことができる。
の電流Ia１は半ビツトの幅のパルスだけを含むの
で、この電流または抵抗Ｒ１に生ずる電圧から振
動回路を用いて適切な位相のクロツク信号をろ波
して取出すことができる。
Ib１は第２の差動増幅器の第１の回路段を流れ
る電流を示すが、本発明の場合これは用いられな
い。第１および第２の差動増幅器の第２の回路段
の電流Ia２とIb２では、もとのCMI−コード化信
号に含まれる論理１のパルスがパルスとして生
じ、その場合もとのプラスの論理１−パルスは電
流Ia２に含まれ、かつもとのマイナスの論理１−
パルスは電流Ib２に含まれている。２進の部分信
号が形成される対応する両出力端子Ａ３とＡ４を
接続することによつて、両方の回路段の論理１−
パルスを有する２進のRZ−信号が生ずる。例え
ばこの信号を、後置接続されたＤ形フリツプフロ
ツプ回路で、第１のクロツク信号（クロツク１）
を時間的にずらすことによつて求められた第２の
クロツク信号（クロツク２）を用いて、半ビツト
幅のパルスの中央部で読出すと、最下行に示した
２進のNRZ−信号が生ずる。そしてこのNRZ−
信号はもとの信号の振幅を時間的に再生してい
る。
る電流を示すが、本発明の場合これは用いられな
い。第１および第２の差動増幅器の第２の回路段
の電流Ia２とIb２では、もとのCMI−コード化信
号に含まれる論理１のパルスがパルスとして生
じ、その場合もとのプラスの論理１−パルスは電
流Ia２に含まれ、かつもとのマイナスの論理１−
パルスは電流Ib２に含まれている。２進の部分信
号が形成される対応する両出力端子Ａ３とＡ４を
接続することによつて、両方の回路段の論理１−
パルスを有する２進のRZ−信号が生ずる。例え
ばこの信号を、後置接続されたＤ形フリツプフロ
ツプ回路で、第１のクロツク信号（クロツク１）
を時間的にずらすことによつて求められた第２の
クロツク信号（クロツク２）を用いて、半ビツト
幅のパルスの中央部で読出すと、最下行に示した
２進のNRZ−信号が生ずる。そしてこのNRZ−
信号はもとの信号の振幅を時間的に再生してい
る。
第２の場合には走行時間素子または遅延素子τ
の入力側は反転されたCMI−コード化信号用の
入力側E′に接続されている。この場合は第４図の
波形図を用いて説明する。第４図に論理レベル
log.P.を有する入力信号Ｅと接続点Ｂに生ずる信
号とが示されている。第３の差動増幅器の両回路
段の電流IaとIbはここでも相互に反転されてお
り、またこの場合図からわかるように第１の差動
増幅器の第１の回路段の電Ia１にはクロツク情報
が含まれていない。この場合クロツク情報は、第
１および第２の差動増幅器の第２の回路段の電流
Ia２とIb２とに含まれており、その場合クロツク
情報は第２の差動増幅器の第２の回路段に適切な
位相で生ずる。電流Ia１とIb１はもとのCMI−コ
ード化入力信号に含まれる論理１−パルスを再生
し、両電流を組合わせることによつて、２進の
RZ−信号が生ずる。２進RZ−信号は第２のクロ
ツク信号に相応して時間的にずれた第１のクロツ
ク信号を用いて読出され、２進NRZ−信号が生
ずる。
の入力側は反転されたCMI−コード化信号用の
入力側E′に接続されている。この場合は第４図の
波形図を用いて説明する。第４図に論理レベル
log.P.を有する入力信号Ｅと接続点Ｂに生ずる信
号とが示されている。第３の差動増幅器の両回路
段の電流IaとIbはここでも相互に反転されてお
り、またこの場合図からわかるように第１の差動
増幅器の第１の回路段の電Ia１にはクロツク情報
が含まれていない。この場合クロツク情報は、第
１および第２の差動増幅器の第２の回路段の電流
Ia２とIb２とに含まれており、その場合クロツク
情報は第２の差動増幅器の第２の回路段に適切な
位相で生ずる。電流Ia１とIb１はもとのCMI−コ
ード化入力信号に含まれる論理１−パルスを再生
し、両電流を組合わせることによつて、２進の
RZ−信号が生ずる。２進RZ−信号は第２のクロ
ツク信号に相応して時間的にずれた第１のクロツ
ク信号を用いて読出され、２進NRZ−信号が生
ずる。
前述の第１の場合の第１図（第３図）に示す入
力側Ｅに走行時間素子τを接続して、第２図に示
したデコーダが接続されている。端子Ａ２の出力
信号は余り重要でないので、第３のトランジスタ
Ｔ３のコレクタ端子は直接に基準電位に接続され
ている。第１の抵抗Ｒ１に生ずるクロツク情報は
クロツクを取出す装置TAに供給される。装置
TAはクロツク周波数に同期する振動回路を有す
る緩衝増幅器と移相器と増幅器とを有する。第２
および第４のトランジスタＴ２とＴ４のコレクタ
端子に第１および第２のＤ形フリツプフロツプ回
路DF１，DF２ののＤ−入力側が接続されてお
り、これらのフリツプフロツプ回路のクロツク入
力側はクロツクを取出す装置TAの出力側に接続
されている。これらのＤ形フリツプフロツプ回路
によつて、クロツク信号（クロツク２）を用いて
２進RZ−信号が時間的に再生されてから、２進
NRZ−信号が発生される。両方のＤ形フリツプ
フロツプ回路の反転出力側は相互に接続され、
かつ２進出力信号用の出力側BAに接続されてい
る。
力側Ｅに走行時間素子τを接続して、第２図に示
したデコーダが接続されている。端子Ａ２の出力
信号は余り重要でないので、第３のトランジスタ
Ｔ３のコレクタ端子は直接に基準電位に接続され
ている。第１の抵抗Ｒ１に生ずるクロツク情報は
クロツクを取出す装置TAに供給される。装置
TAはクロツク周波数に同期する振動回路を有す
る緩衝増幅器と移相器と増幅器とを有する。第２
および第４のトランジスタＴ２とＴ４のコレクタ
端子に第１および第２のＤ形フリツプフロツプ回
路DF１，DF２ののＤ−入力側が接続されてお
り、これらのフリツプフロツプ回路のクロツク入
力側はクロツクを取出す装置TAの出力側に接続
されている。これらのＤ形フリツプフロツプ回路
によつて、クロツク信号（クロツク２）を用いて
２進RZ−信号が時間的に再生されてから、２進
NRZ−信号が発生される。両方のＤ形フリツプ
フロツプ回路の反転出力側は相互に接続され、
かつ２進出力信号用の出力側BAに接続されてい
る。
付加的に第２図のデコーダはコード規則違反検
査器VMを有する。前の実施例ですでに述べたよ
うに、電流Ia２とIb２に、もとのCMI−コード化
信号に含まれる論理１−パルスが別個に、もとの
極性にしたがつて、含まれている。CMI−コー
ドにおいては、常にプラスの論理１−パルスにマ
イナスの論理１−パルスが続くので、電流Ia２に
含まれるパルスに相応して、電流Ia２に含まれる
パルスが現われ、かつその後にまた電流Ia２に含
まれるパルスが現われる。
査器VMを有する。前の実施例ですでに述べたよ
うに、電流Ia２とIb２に、もとのCMI−コード化
信号に含まれる論理１−パルスが別個に、もとの
極性にしたがつて、含まれている。CMI−コー
ドにおいては、常にプラスの論理１−パルスにマ
イナスの論理１−パルスが続くので、電流Ia２に
含まれるパルスに相応して、電流Ia２に含まれる
パルスが現われ、かつその後にまた電流Ia２に含
まれるパルスが現われる。
両方のＤ形のフリツプフロツプ回路で、もとの
プラスまたはマイナスの論理１−パルスに応じて
パルスを別個に時間的に再生した場合、これらの
Ｄ形フリツプフロツプ回路の出力側に、相応する
コード規則を監視するパルスが生ずる。両方のＤ
形フリツプフロツプ回路のＱ−出力側はそのため
にコード規則違反検査器VMの信号入力側に接続
されており、コード規則違反検査器VMは公知の
AMI−コード用のコード規則違反検査器相応し
て、電流Ia２またはIb２のパルスの変化を監視
し、かつコード規則に違反している場合には、更
に監視または警報のために、相応する出力信号を
出力側MAに供給する。
プラスまたはマイナスの論理１−パルスに応じて
パルスを別個に時間的に再生した場合、これらの
Ｄ形フリツプフロツプ回路の出力側に、相応する
コード規則を監視するパルスが生ずる。両方のＤ
形フリツプフロツプ回路のＱ−出力側はそのため
にコード規則違反検査器VMの信号入力側に接続
されており、コード規則違反検査器VMは公知の
AMI−コード用のコード規則違反検査器相応し
て、電流Ia２またはIb２のパルスの変化を監視
し、かつコード規則に違反している場合には、更
に監視または警報のために、相応する出力信号を
出力側MAに供給する。
第５図は第１図のデコーダの実施例を、付加装
置をも設けて詳しく示す。そしてこの場合走行時
間素子τの入力側がCMI−コード化信号用の入
力側Ｅに接続されている場合を示す。トランジス
タＴ１〜Ｔ６は第１の集積回路IC１として構成
されており、この集積回路の入力側ＡまたはＢは
第１または第２の結合コンデンサＣ１，Ｃ２を介
して走行時間素子τの入力側Ｅまたは出力側に接
続されている。その場合入力側Ａに第１の差動増
幅器の第２の回路段の入力側と第２の差動増幅器
の第１の回路段の入力側とが接続されており、ま
た入力側Ｂには、第３の差動増幅器の第１の回路
段の入力側が接続されている。第１の差動増幅器
の第２の回路段の入力側と第２の差動増幅器の第
１の回路段の入力側とは直流的に第５の抵抗Ｒ５
を介して第１の基準電圧源Ur１に接続されてお
り、また第１の差動増幅器の第１の回路段の入力
側は第７の抵抗Ｒ７を介して、第１の基準電圧源
Ur１に接続されているので、信号が加わらない
場合すべての回路段は同じバイアス電圧を有す
る。基準電位と、第２の差動増幅器の第２の回路
段の入力側との間に挿入接続されたコンデンサＣ
３は、抵抗Ｒ７を交流的に短絡するために用いら
れる。第３の差動増幅器の第１の回路段は直流的
に、抵抗Ｒ６を介して第２の基準電圧源Ur２に
接続されており、かつ第３の差動増幅器の第２の
回路段は抵抗Ｒ８を介して第２の基準電圧源Ur
２に接続されており、また第３の差動増幅器の第
２の回路段の入力側と基準電位との間にブロツク
コンデンサＣ４が設けられている。それ故信号が
加わらない場合、第３の差動増幅器の両方の回路
段の入力側は同じ電位を有する。３つの差動増幅
器はカスケード接続されており第２の基準電圧源
Ur２の電位は第１の基準電圧源Ur１の電位より
マイナスの値を有する。
置をも設けて詳しく示す。そしてこの場合走行時
間素子τの入力側がCMI−コード化信号用の入
力側Ｅに接続されている場合を示す。トランジス
タＴ１〜Ｔ６は第１の集積回路IC１として構成
されており、この集積回路の入力側ＡまたはＢは
第１または第２の結合コンデンサＣ１，Ｃ２を介
して走行時間素子τの入力側Ｅまたは出力側に接
続されている。その場合入力側Ａに第１の差動増
幅器の第２の回路段の入力側と第２の差動増幅器
の第１の回路段の入力側とが接続されており、ま
た入力側Ｂには、第３の差動増幅器の第１の回路
段の入力側が接続されている。第１の差動増幅器
の第２の回路段の入力側と第２の差動増幅器の第
１の回路段の入力側とは直流的に第５の抵抗Ｒ５
を介して第１の基準電圧源Ur１に接続されてお
り、また第１の差動増幅器の第１の回路段の入力
側は第７の抵抗Ｒ７を介して、第１の基準電圧源
Ur１に接続されているので、信号が加わらない
場合すべての回路段は同じバイアス電圧を有す
る。基準電位と、第２の差動増幅器の第２の回路
段の入力側との間に挿入接続されたコンデンサＣ
３は、抵抗Ｒ７を交流的に短絡するために用いら
れる。第３の差動増幅器の第１の回路段は直流的
に、抵抗Ｒ６を介して第２の基準電圧源Ur２に
接続されており、かつ第３の差動増幅器の第２の
回路段は抵抗Ｒ８を介して第２の基準電圧源Ur
２に接続されており、また第３の差動増幅器の第
２の回路段の入力側と基準電位との間にブロツク
コンデンサＣ４が設けられている。それ故信号が
加わらない場合、第３の差動増幅器の両方の回路
段の入力側は同じ電位を有する。３つの差動増幅
器はカスケード接続されており第２の基準電圧源
Ur２の電位は第１の基準電圧源Ur１の電位より
マイナスの値を有する。
集積回路IC１に設けられた差動増幅装置の電
流源として、第２の集積回路IC２が用いられる。
この集積回路は公知のようにカレントミラー回路
として構成されており、かつ作動電圧源−Ubに
接続されている。第１の差動増幅器の第２の回路
段の出力端子と第２の差動増幅器の第２の回路段
の出力端子とは相互に接続され、かつ抵抗Ｒ３，
４を介して基準電位に接続されており、またこれ
らの出力端子即ちコレクタ端子は第７のトランジ
スタＴ７のベース端子に接続されている。この第
７のトランジスタのコレクタ端子は基準電位に接
続されており、またエミツタ端子は、出力端子
DAに接続され、また抵抗Ｒ９を介して作動電圧
−Ubに接続されている。トランジスタＴ７はエ
ミツタホロワとして接続されている。このトラン
ジスタは、２進の部分信号または２進のRZ−信
号を時間的に再生するために、図示されていない
後続のＤ形フリツプフロツプ回路との電位の調整
を行うために用いられる。第１の差動増幅器の第
１の回路段の出力側Ａ１は、第１の抵抗Ｒ１を介
して基準電位に接続されており、またRC−素子
RCを介して、ベース接地形で差動する第８のト
ランジスタＴ８に接続されている。このトランジ
スタのコレクタ端子は結合コンデンサＣ５を介し
てクロツク信号用の端子TSに接続されており、
また並列抵抗RSによつて減衰される並列振動回
路を介して基準電位に接続されてい。容量CSとイ
ンダクタンスLSとから成る並列振動回路はCMI
−コード化信号または２進信号のクロツク周波数
に同調している。トランジスタＴ８を有する増幅
段は第２図のクロツクを取出す装置TAに含まれ
ている。
流源として、第２の集積回路IC２が用いられる。
この集積回路は公知のようにカレントミラー回路
として構成されており、かつ作動電圧源−Ubに
接続されている。第１の差動増幅器の第２の回路
段の出力端子と第２の差動増幅器の第２の回路段
の出力端子とは相互に接続され、かつ抵抗Ｒ３，
４を介して基準電位に接続されており、またこれ
らの出力端子即ちコレクタ端子は第７のトランジ
スタＴ７のベース端子に接続されている。この第
７のトランジスタのコレクタ端子は基準電位に接
続されており、またエミツタ端子は、出力端子
DAに接続され、また抵抗Ｒ９を介して作動電圧
−Ubに接続されている。トランジスタＴ７はエ
ミツタホロワとして接続されている。このトラン
ジスタは、２進の部分信号または２進のRZ−信
号を時間的に再生するために、図示されていない
後続のＤ形フリツプフロツプ回路との電位の調整
を行うために用いられる。第１の差動増幅器の第
１の回路段の出力側Ａ１は、第１の抵抗Ｒ１を介
して基準電位に接続されており、またRC−素子
RCを介して、ベース接地形で差動する第８のト
ランジスタＴ８に接続されている。このトランジ
スタのコレクタ端子は結合コンデンサＣ５を介し
てクロツク信号用の端子TSに接続されており、
また並列抵抗RSによつて減衰される並列振動回
路を介して基準電位に接続されてい。容量CSとイ
ンダクタンスLSとから成る並列振動回路はCMI
−コード化信号または２進信号のクロツク周波数
に同調している。トランジスタＴ８を有する増幅
段は第２図のクロツクを取出す装置TAに含まれ
ている。
第１図は本発明によるデコーダの原理を示す回
路略図、第２図は本発明による時間的に再生され
る２進信号を発生するデコーダの原理を示す回路
線図、第３図および第４図は第１図のデコーダ動
作を説明するための波形図、第５図は本発明によ
るデコーダの１つの実施例を詳しく示す回路図で
ある。 τ……走行時間素子、TA……クロツクを取出
す装置、VM……コード規則違反検査器、IC１，
IC２……集積回路。
路略図、第２図は本発明による時間的に再生され
る２進信号を発生するデコーダの原理を示す回路
線図、第３図および第４図は第１図のデコーダ動
作を説明するための波形図、第５図は本発明によ
るデコーダの１つの実施例を詳しく示す回路図で
ある。 τ……走行時間素子、TA……クロツクを取出
す装置、VM……コード規則違反検査器、IC１，
IC２……集積回路。
Claims (1)
- 【特許請求の範囲】 １ 入力側に接続された差動増幅器を有し、
CMI−コード化信号を２進信号に変換するCMI
−デコーダにおいて、第１および第２および第３
の差動増幅器Ｔ１，Ｔ２；Ｔ３，Ｔ４；Ｔ５，Ｔ
６を有し、第１の差動増幅器の第１の回路段Ｔ１
の入力側を、第２の差動増幅器の第２の回路段Ｔ
４の入力側と第１の基準電圧源Ur1とに接続し、
第１の差動増幅器の第２の回路段Ｔ２の入力側と
第２の差動増幅器の第１の回路段Ｔ３の入力側と
を相互に接続して入力接続端子Ｅに接続し、第１
の差動増幅器は第３の差動増幅器の第１の回路段
Ｔ５と共に第１のカスケード接続を形成し、かつ
第２の差動増幅器は第３の差動増幅器の第２の回
路段Ｔ６と共に第２のカスケード接続を形成して
おり、第３の差動増幅器の第２の回路段の入力側
を、前記第１の基準電圧源に対してマイナスの電
位を有する第２の基準電圧源Ur2に接続し、第３
の差動増幅器の第１の回路段の入力側を、半ビツ
ト期間に相応する遅延時間を有する走行時間素子
τを介して、CMI−コード化信号用の入力側Ｅ
に接続し、かつ第１および第２の差動増幅器の
個々の回路段の出力側Ａ１〜Ａ４の１つの組Ａ
３，Ａ４が２進部分信号用の出力側を形成するよ
うにし、前記２進部分信号をまとめることによつ
て所望の２進RZ−信号を発生するようにしたこ
とを特徴とするCMI−デコーダ。 ２ 入力側に接続された差動増幅器を有し、
CMI−コード化信号を２進信号に変換するCMI
−デコーダにおいて、第１および第２および第３
の差動増幅器Ｔ１，Ｔ２；Ｔ３，Ｔ４；Ｔ５，Ｔ
６を有し、第１の差動増幅器の第１の回路段Ｔ１
の入力側を、第２の差動増幅器の第２の回路段Ｔ
４の入力側と第１の基準電圧源Ur1とに接続し、
第１の差動増幅器の第２の回路段Ｔ２の入力側と
第２の差動増幅器の第１の回路段Ｔ３の入力側と
を相互に接続して反転されたCMI−コード化信
号用の入力接続端子E′に接続し、第１の差動増幅
器は第３の差動増幅器の第１の回路段Ｔ５と共に
第１のカスケード接続を形成し、かつ第２の差動
増幅器は第３の差動増幅器の第２の回路段Ｔ６と
共に第２のカスケード接続を形成しており、第３
の差動増幅器の第２の回路段の入力側を、前記第
１の基準電圧源に対してマイナスの電位を有する
第２の基準電圧源Ur2に接続し、第３の差動増幅
器の第１の回路段の入力側を、半ビツト期間に相
応する遅延時間を有する走行時間素子τを介し
て、反転されたCMI−コード化信号用の入力側
E′に接続し、かつ第１および第２の差動増幅器の
個々の回路段の出力側Ａ１〜Ａ４の１つの組Ａ
１，Ａ２が２進部分信号用の出力側を形成するよ
うにし、前記２進部分信号をまとめることによつ
て所望の２進RZ−信号を発生するようにしたこ
とを特徴とするCMI−デコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE32458452 | 1982-12-10 | ||
| DE19823245845 DE3245845A1 (de) | 1982-12-10 | 1982-12-10 | Cmi-decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114947A JPS59114947A (ja) | 1984-07-03 |
| JPH0470819B2 true JPH0470819B2 (ja) | 1992-11-12 |
Family
ID=6180386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231593A Granted JPS59114947A (ja) | 1982-12-10 | 1983-12-09 | Ｃｍｉ−デコ−ダ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4556868A (ja) |
| EP (1) | EP0111309B1 (ja) |
| JP (1) | JPS59114947A (ja) |
| AT (1) | ATE42879T1 (ja) |
| DE (2) | DE3245845A1 (ja) |
| NO (1) | NO164509C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8403366A (nl) * | 1984-11-06 | 1986-06-02 | Philips Nv | Inrichting voor het bewaken van een cmi-codeomvormer. |
| FR2598050B1 (fr) * | 1986-04-28 | 1992-10-23 | Telecommunications Sa | Dispositif de decodage pour code cmi |
| US4860009A (en) * | 1988-02-12 | 1989-08-22 | Paradyne Corporation | Bidirectional multiframe converter for data communications systems |
| US4951050A (en) * | 1988-11-08 | 1990-08-21 | Tandem Computers Incorporated | 2:1 Voltage matrix encoded I/O transmission system |
| KR920005364B1 (ko) * | 1989-12-12 | 1992-07-02 | 한국전기통신공사 | Nrz/cmi(ii) 부호 변환장치 |
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| JPS5745763A (en) * | 1980-09-01 | 1982-03-15 | Fujitsu Ltd | Cmi decoding circuit |
| DE3033351A1 (de) * | 1980-09-04 | 1982-04-15 | Siemens AG, 1000 Berlin und 8000 München | Cmi-codierer |
| FR2495408A1 (fr) * | 1980-11-28 | 1982-06-04 | Lignes Telegraph Telephon | Dispositif de decodage d'une information numerique exprimee selon un code a inversion de marque |
| EP0063886B1 (en) * | 1981-04-27 | 1985-12-18 | Sumitomo Electric Industries Limited | A method of and a system for pulse communication |
-
1982
- 1982-12-10 DE DE19823245845 patent/DE3245845A1/de not_active Withdrawn
-
1983
- 1983-11-25 US US06/555,309 patent/US4556868A/en not_active Expired - Fee Related
- 1983-11-25 NO NO834329A patent/NO164509C/no unknown
- 1983-12-07 DE DE8383112317T patent/DE3379825D1/de not_active Expired
- 1983-12-07 AT AT83112317T patent/ATE42879T1/de not_active IP Right Cessation
- 1983-12-07 EP EP83112317A patent/EP0111309B1/de not_active Expired
- 1983-12-09 JP JP58231593A patent/JPS59114947A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3627907A (en) * | 1968-11-15 | 1971-12-14 | Hasler Ag | Binary pulse train transmission systems |
| JPS5342546A (en) * | 1976-09-30 | 1978-04-18 | Oki Electric Ind Co Ltd | Cmi coder and decoder circuit |
| JPS5597639A (en) * | 1979-01-18 | 1980-07-25 | Nec Corp | Data selection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0111309A3 (en) | 1987-05-06 |
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| ATE42879T1 (de) | 1989-05-15 |
| US4556868A (en) | 1985-12-03 |
| EP0111309A2 (de) | 1984-06-20 |
| DE3379825D1 (en) | 1989-06-08 |
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| JPS59114947A (ja) | 1984-07-03 |
| NO164509B (no) | 1990-07-02 |
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