JP2734360B2 - ディジタル信号リピータ - Google Patents
ディジタル信号リピータInfo
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- JP2734360B2 JP2734360B2 JP33590093A JP33590093A JP2734360B2 JP 2734360 B2 JP2734360 B2 JP 2734360B2 JP 33590093 A JP33590093 A JP 33590093A JP 33590093 A JP33590093 A JP 33590093A JP 2734360 B2 JP2734360 B2 JP 2734360B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号の伝送に
関し、特にバイポーラ信号を受信し、再生して再送信す
るリピータに関する。
関し、特にバイポーラ信号を受信し、再生して再送信す
るリピータに関する。
【０００２】
【従来の技術】従来のリピータは再生信号のディーティ
比を５０％に保つために、位相同期回路（ＰＬＬ）等を
用いて、再生クロックのデューティ比を正確に５０％と
し、このクロックで送信信号を発生させていた。
比を５０％に保つために、位相同期回路（ＰＬＬ）等を
用いて、再生クロックのデューティ比を正確に５０％と
し、このクロックで送信信号を発生させていた。
【０００３】
【発明が解決しようとする課題】このクロックデューテ
ィ比を正確に設定する従来の方式は、使用する回路部品
の遅延時間のバラツキにより劣化する問題があり、その
ために、立上り遅延と立下り遅延が正確に等しい回路部
品を用いねばならないという欠点があった。
ィ比を正確に設定する従来の方式は、使用する回路部品
の遅延時間のバラツキにより劣化する問題があり、その
ために、立上り遅延と立下り遅延が正確に等しい回路部
品を用いねばならないという欠点があった。
【０００４】回路部品の立上り遅延と立下り遅延とは一
般的に時間差があり、例えば立下り遅延が立上り遅延よ
り大きい場合には、入力信号のデューティ比が５０％で
あっても、出力信号のハイレベルの時間がローレベルの
時間より長くなり、デューティ比が５０％からずれてし
まうという問題が生ずる。
般的に時間差があり、例えば立下り遅延が立上り遅延よ
り大きい場合には、入力信号のデューティ比が５０％で
あっても、出力信号のハイレベルの時間がローレベルの
時間より長くなり、デューティ比が５０％からずれてし
まうという問題が生ずる。
【０００５】従って、本発明のディジタル信号リピータ
は、回路部品の遅延特性に依存しないで、正確に出力信
号のデューティ比が５０％となるリピータを提供するこ
とを目的とする。
は、回路部品の遅延特性に依存しないで、正確に出力信
号のデューティ比が５０％となるリピータを提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明のディジタル信号
リピータは、受信バイポーラ信号を２つのユニポーラ信
号に変換する変換手段と、受信信号からクロック成分を
抽出して出力するクロック抽出手段と、互いに逆極性信
号を出力する第１と第２の比較器と、第１と第２の２段
縦続フリップフロップ回路を有している。
リピータは、受信バイポーラ信号を２つのユニポーラ信
号に変換する変換手段と、受信信号からクロック成分を
抽出して出力するクロック抽出手段と、互いに逆極性信
号を出力する第１と第２の比較器と、第１と第２の２段
縦続フリップフロップ回路を有している。
【０００７】そして、変換手段が作成した２つのユニポ
ーラ信号はそれぞれ第１と第２の２段縦続フリップフロ
ップ回路の前段のフリップフロップ回路に入力する。
ーラ信号はそれぞれ第１と第２の２段縦続フリップフロ
ップ回路の前段のフリップフロップ回路に入力する。
【０００８】更に、クロック抽出手段の出力は第１と第
２の比較器に入力してそれぞれ逆極性のクロック信号を
作成、出力して、第１の比較器の出力により第１と第２
の２段縦続フリップフロップ回路の前段のフリップフロ
ップ回路を駆動し、第２の比較器の出力により同じく第
１と第２の２段縦続フリップフロップ回路の後段のフリ
ップフロップ回路を駆動する。
２の比較器に入力してそれぞれ逆極性のクロック信号を
作成、出力して、第１の比較器の出力により第１と第２
の２段縦続フリップフロップ回路の前段のフリップフロ
ップ回路を駆動し、第２の比較器の出力により同じく第
１と第２の２段縦続フリップフロップ回路の後段のフリ
ップフロップ回路を駆動する。
【０００９】そして、この第１と第２の２段縦続フリッ
プフロップ回路の後段のフリップフロップ回路の入力と
出力との論理積となる信号をバイポーラ信号に変換して
出力することを特徴とする。
プフロップ回路の後段のフリップフロップ回路の入力と
出力との論理積となる信号をバイポーラ信号に変換して
出力することを特徴とする。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明のディジタル信号リピータの
一実施例の構成を示す回路ブロック図である。
一実施例の構成を示す回路ブロック図である。
【００１２】図１において、Ｂ／Ｕ１はバイポーラ／ユ
ニポーラ変換回路、ＦＩＬ２はバンドパスフィルタ、Ｃ
ＭＰ３，ＣＭＰ４は比較器、ＦＦ５，ＦＦ６，ＦＦ７，
ＦＦ８はフリップフロップ回路、ＡＮＤ９，ＡＮＤ１０
はアンド回路、Ｕ／Ｂ１１はユニポーラ／バイポーラ変
換回路を示す。
ニポーラ変換回路、ＦＩＬ２はバンドパスフィルタ、Ｃ
ＭＰ３，ＣＭＰ４は比較器、ＦＦ５，ＦＦ６，ＦＦ７，
ＦＦ８はフリップフロップ回路、ＡＮＤ９，ＡＮＤ１０
はアンド回路、Ｕ／Ｂ１１はユニポーラ／バイポーラ変
換回路を示す。
【００１３】また、図２は本発明の動作を説明するため
の、図１の各回路ブロックにおける信号波形図である。
の、図１の各回路ブロックにおける信号波形図である。
【００１４】図２において、（ａ）はＵ／Ｂ１の平衡入
力端子ＩＮ０，ＩＮ１間電圧、（ｂ）はＦＩＬ２の出
力、（ｃ）はＣＭＰ３の出力、（ｄ）はＣＭＰ４の出
力、（ｅ）はＦＦ５のＱ、（ｆ）はＦＦ６のＱ、（ｇ）
はＡＮＤ９の出力、（ｈ）はＡＮＤ１０の出力、（ｉ）
はＵ／Ｂ１１の平衡出力端子ＯＵＴ０，ＯＵＴ１間電圧
のそれぞれの波形図を示す。
力端子ＩＮ０，ＩＮ１間電圧、（ｂ）はＦＩＬ２の出
力、（ｃ）はＣＭＰ３の出力、（ｄ）はＣＭＰ４の出
力、（ｅ）はＦＦ５のＱ、（ｆ）はＦＦ６のＱ、（ｇ）
はＡＮＤ９の出力、（ｈ）はＡＮＤ１０の出力、（ｉ）
はＵ／Ｂ１１の平衡出力端子ＯＵＴ０，ＯＵＴ１間電圧
のそれぞれの波形図を示す。
【００１５】図１及び図２を用いて本発明のディジタル
信号リピータの動作を説明する。
信号リピータの動作を説明する。
【００１６】図示しない伝送路からの波形の歪んだディ
ジタル信号はＢ／Ｕ１の平衡入力端子ＩＮ０，ＩＮ１よ
り入力される（図２の（ａ））。
ジタル信号はＢ／Ｕ１の平衡入力端子ＩＮ０，ＩＮ１よ
り入力される（図２の（ａ））。
【００１７】ユニポーラ信号に変換された入力信号の正
側パルスはＢ／Ｕ１のＡ０端子に、負側パルスはＢ／Ｕ
１のＡ１端子にそれぞれ出力される。
側パルスはＢ／Ｕ１のＡ０端子に、負側パルスはＢ／Ｕ
１のＡ１端子にそれぞれ出力される。
【００１８】この２系列のユニポーラ信号は別個に２段
のフリップフロップ回路ＦＦ５，ＦＦ６とＦＦ７，ＦＦ
８とに入力される。また抵抗１２と抵抗１３とで２つの
ユニポーラ信号の和信号を作成してバンドパスフィルタ
ＦＩＬ２に入力する。この和信号の作成にあたっては抵
抗でなく例えば論理和回路（ＯＲゲート）でもよい。
のフリップフロップ回路ＦＦ５，ＦＦ６とＦＦ７，ＦＦ
８とに入力される。また抵抗１２と抵抗１３とで２つの
ユニポーラ信号の和信号を作成してバンドパスフィルタ
ＦＩＬ２に入力する。この和信号の作成にあたっては抵
抗でなく例えば論理和回路（ＯＲゲート）でもよい。
【００１９】ＦＩＬ２は中心周波数が受信入力信号の周
波数と一致しており、位相特性は９０°遅延しており、
入力信号に含まれるクロック成分で共振し、正弦波信号
を継続して発生する（図２の（ｂ））。
波数と一致しており、位相特性は９０°遅延しており、
入力信号に含まれるクロック成分で共振し、正弦波信号
を継続して発生する（図２の（ｂ））。
【００２０】２つの比較器ＣＭＰ３，ＣＭＰ４は互いに
正入力端子と負入力端子の接続が逆となっており、一方
の入力端子に上記ＦＩＬ２出力の正弦波信号を入力さ
せ、他方の入力端子には固定閾値（本実施例では地気）
を供給する。比較器ＣＭＰ３の正入力端子には正弦波入
力を供給し、その出力（図２の（ｃ））を２段フリップ
フロップ回路のうち前段のＦＦ５とＦＦ７のラッチ用ク
ロックとして用いる。また、比較器ＣＭＰ４の出力（図
２の（ｄ））は後段のフリップフロップＦＦ６とＦＦ８
のラッチ用クロックとして用いる。
正入力端子と負入力端子の接続が逆となっており、一方
の入力端子に上記ＦＩＬ２出力の正弦波信号を入力さ
せ、他方の入力端子には固定閾値（本実施例では地気）
を供給する。比較器ＣＭＰ３の正入力端子には正弦波入
力を供給し、その出力（図２の（ｃ））を２段フリップ
フロップ回路のうち前段のＦＦ５とＦＦ７のラッチ用ク
ロックとして用いる。また、比較器ＣＭＰ４の出力（図
２の（ｄ））は後段のフリップフロップＦＦ６とＦＦ８
のラッチ用クロックとして用いる。
【００２１】後段のフリップフロップＦＦ６，８の入力
と出力はアンド回路ＡＮＤ９とＡＮＤ１０の各々の入力
となる（ＦＦ６側について図２の（ｅ），（ｆ）に示
す）。
と出力はアンド回路ＡＮＤ９とＡＮＤ１０の各々の入力
となる（ＦＦ６側について図２の（ｅ），（ｆ）に示
す）。
【００２２】該ＡＮＤ９，１０とから独立にユニポーラ
信号が発生する（図２の（ｇ），（ｈ）。この２系列の
ユニポーラ信号は受信バイポーラ信号の正パルスと負パ
ルスの系列に各々対応している。
信号が発生する（図２の（ｇ），（ｈ）。この２系列の
ユニポーラ信号は受信バイポーラ信号の正パルスと負パ
ルスの系列に各々対応している。
【００２３】この２つのユニポーラ信号はＵ／Ｂ１１に
よりバイポーラ信号に変換され平衡出力端子ＯＵＴ０と
ＯＵＴ１とから送信される（図２の（ｉ））。
よりバイポーラ信号に変換され平衡出力端子ＯＵＴ０と
ＯＵＴ１とから送信される（図２の（ｉ））。
【００２４】図２の波形図で、（ａ）の受信パルス、
、、の部分がそれぞれ（ｉ）の送信パルス，
、、の部分に対応している。
、、の部分がそれぞれ（ｉ）の送信パルス，
、、の部分に対応している。
【００２５】バイポーラ符号則として同極性のパルスを
連続して受信することはないので２段フリップフロップ
構成で、送信信号と受信信号との１，０のパターン列が
不一致を起こすことはない。
連続して受信することはないので２段フリップフロップ
構成で、送信信号と受信信号との１，０のパターン列が
不一致を起こすことはない。
【００２６】比較器は多数のトランジスタで構成されて
おり、高速ディジタル信号を入力する場合、立上り遅延
と立下り遅延とが合っていないことが一般であり、温度
や電源変動に対して遅延時間の一致を保証することは困
難である。
おり、高速ディジタル信号を入力する場合、立上り遅延
と立下り遅延とが合っていないことが一般であり、温度
や電源変動に対して遅延時間の一致を保証することは困
難である。
【００２７】しかし、本実施例では２つの比較器ＣＭＰ
３，ＣＭＰ４について立上り遅延と立下り遅延とは同一
である必要はない。
３，ＣＭＰ４について立上り遅延と立下り遅延とは同一
である必要はない。
【００２８】一例として図２の（ｃ），（ｄ）に示して
いる様に立上り遅延が小さく（早く）、立下り遅延が大
きい（遅い）ような特性であっても、立上りエッジしか
使わないため立下りエッジのタイミングは関係しない。
いる様に立上り遅延が小さく（早く）、立下り遅延が大
きい（遅い）ような特性であっても、立上りエッジしか
使わないため立下りエッジのタイミングは関係しない。
【００２９】この様に再生クロックのデューティが５０
％である必要はなく、しかも２つの比較器は互いに立上
り遅延か又は立下り遅延かのどちらかが揃っていればよ
い。（本実施例においては立上り遅延が合っていればよ
い。）比較器が同一の製造ロットであれば上記条件は容
易に成立つものである。
％である必要はなく、しかも２つの比較器は互いに立上
り遅延か又は立下り遅延かのどちらかが揃っていればよ
い。（本実施例においては立上り遅延が合っていればよ
い。）比較器が同一の製造ロットであれば上記条件は容
易に成立つものである。
【００３０】次に図３にバイポーラ／ユニポーラ変換回
路Ｂ／Ｕ１の一実施例を示す。
路Ｂ／Ｕ１の一実施例を示す。
【００３１】平衡入力端子ＩＮ０，ＩＮ１に入力したバ
イポーラ信号はトランス１０１により平衡／不平衡変換
されて２つの比較器ＣＭＰ１０２，１０３に供給され、
符号が逆の正閾値Ｖｐと負閾値Ｖｎ（一般的にＶｎ＝−
Ｖｐ）とで各々比較され、正側パルスはＡ０端子から正
パルス列のユニポーラ信号として出力し、負側パルスは
Ａ１端子からやはり正パルス列のユニポーラ信号として
出力する。
イポーラ信号はトランス１０１により平衡／不平衡変換
されて２つの比較器ＣＭＰ１０２，１０３に供給され、
符号が逆の正閾値Ｖｐと負閾値Ｖｎ（一般的にＶｎ＝−
Ｖｐ）とで各々比較され、正側パルスはＡ０端子から正
パルス列のユニポーラ信号として出力し、負側パルスは
Ａ１端子からやはり正パルス列のユニポーラ信号として
出力する。
【００３２】次に図４にユニポーラ／バイポーラ変換回
路Ｕ／Ｂ１１の一実施例を示す。
路Ｕ／Ｂ１１の一実施例を示す。
【００３３】端子Ｂ０，Ｂ１に入力した２つのユニポー
ラ信号系列が互いに異なったタイミングでトランス１１
１に入力し、不平衡／平衡変換され出力端子ＯＵＴ０，
１とからバイポーラ信号として送信される。
ラ信号系列が互いに異なったタイミングでトランス１１
１に入力し、不平衡／平衡変換され出力端子ＯＵＴ０，
１とからバイポーラ信号として送信される。
【００３４】このように、２つの比較器の一方の出力で
送信パルスを発生させ、他方の出力で該送信パルスを停
止させる方式としているため、送信パルスのデューティ
比は正確に５０％となる。
送信パルスを発生させ、他方の出力で該送信パルスを停
止させる方式としているため、送信パルスのデューティ
比は正確に５０％となる。
【００３５】
【発明の効果】以上説明したように本説明のディジタル
信号リピータは２つの比較器を互いに逆極性の出力が発
生するように構成し、一方の出力で再生パルスを発生さ
せ、他方の出力で再生パルスを停止させるようにするこ
とにより、デューティ比が５０％の送信パルスを正確に
再生し送出できる効果がある。
信号リピータは２つの比較器を互いに逆極性の出力が発
生するように構成し、一方の出力で再生パルスを発生さ
せ、他方の出力で再生パルスを停止させるようにするこ
とにより、デューティ比が５０％の送信パルスを正確に
再生し送出できる効果がある。
【図１】本発明の一実施例の構成を示す回路ブロック図
である。
である。
【図２】本発明の動作を説明するための、図１の各回路
ブロックにおける信号波形図である。
ブロックにおける信号波形図である。
【図３】バイポーラ／ユニポーラ変換回路の一実施例を
示す回路図である。
示す回路図である。
【図４】ユニポーラ／バイポーラ変換回路の一実施例を
示す回路図である。
示す回路図である。
１ バイポーラ／ユニポーラ変換回路（Ｂ／Ｕ） ２ バンドパスフィルタ（ＦＩＬ） ３，４ 比較器（ＣＭＰ）５，６，７，８ フリップフ
ロップ回路（ＦＦ） ９，１０ アンド回路（ＡＮＤ） １２，１３ 抵抗 １０１、１１１ トランス １０２，１０３ 比較器（ＣＭＰ）
ロップ回路（ＦＦ） ９，１０ アンド回路（ＡＮＤ） １２，１３ 抵抗 １０１、１１１ トランス １０２，１０３ 比較器（ＣＭＰ）
Claims (1)
- 【請求項１】 ディジタル信号を受信し、成形再生して
出力するリピータにおいて、 受信バイポーラ信号を２つのユニポーラ信号に変換する
変換手段と、受信信号からクロック成分を抽出して出力
するクロック抽出手段と、互いに逆極性信号を出力する
第１と第２の比較器と、第１と第２の２段縦続フリップ
フロップ回路を有し、 前記変換手段が作成した２つのユニポーラ信号はそれぞ
れ前記第１と第２の２段縦続フリップフロップ回路の前
段のフリップフロップ回路に入力し、 前記クロック抽出手段の出力を前記第１と第２の比較器
に入力してそれぞれ逆極性のクロック信号を作成、出力
し、 前記第１の比較器の出力で前記第１と第２の２段縦続フ
リップフロップ回路の前段のフリップフロップ回路を駆
動し、 前記第２の比較器の出力で前記第１と第２の２段縦続フ
リップフロップ回路の後段のフリップフロップ回路を駆
動し、 前記第１と第２の２段縦続フリップフロップ回路の後段
のフリップフロップ回路の入力と出力との論理積となる
信号をバイポーラ信号に変換して出力することを特徴と
するディジタル信号リピータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33590093A JP2734360B2 (ja) | 1993-12-28 | 1993-12-28 | ディジタル信号リピータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33590093A JP2734360B2 (ja) | 1993-12-28 | 1993-12-28 | ディジタル信号リピータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202953A JPH07202953A (ja) | 1995-08-04 |
| JP2734360B2 true JP2734360B2 (ja) | 1998-03-30 |
Family
ID=18293629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33590093A Expired - Fee Related JP2734360B2 (ja) | 1993-12-28 | 1993-12-28 | ディジタル信号リピータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734360B2 (ja) |
-
1993
- 1993-12-28 JP JP33590093A patent/JP2734360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202953A (ja) | 1995-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971125 |
|
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