JPH0314251B2 - - Google Patents
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- JPH0314251B2 JPH0314251B2 JP59001634A JP163484A JPH0314251B2 JP H0314251 B2 JPH0314251 B2 JP H0314251B2 JP 59001634 A JP59001634 A JP 59001634A JP 163484 A JP163484 A JP 163484A JP H0314251 B2 JPH0314251 B2 JP H0314251B2
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- circuit
- signal
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- input signal
- output
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- 238000001514 detection method Methods 0.000 claims description 32
- 238000000605 extraction Methods 0.000 claims description 21
- 230000002051 biphasic effect Effects 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バイフエーズ符号を用いたデイジタ
ル伝送方式において、受信信号系列からクロツク
信号を抽出するための回路に関するものである。
ル伝送方式において、受信信号系列からクロツク
信号を抽出するための回路に関するものである。
（従来技術とその問題点）
バイフエーズ符号（あるいはマンチエスタ符号
とも呼ばれる）は、（）その符号系列自体直流
成分が無いため低域遮断特性をもつた伝送路を用
いても誤りのない符号伝送ができる、（）符号
化・復号化がきわめて簡単である、等の利点を有
しているため、データ伝送を中心に広く使用され
いる。第１図はバイフエーズ符号の変換則を示し
たもので、原データ系列をクロツク周波数
f0NRZ（non−return−to−zero）パルスで表わ
すとき、この原データ系列の“１”をクロツク周
波数2f0のNRZパルス“10”に、又原データ系列
の“０”をクロツク周波数2f0のNRZパルス
“01”に変換するものである（もちろん逆に“１”
→“01”，“０”→“10”と対応づけても同じであ
る）。第２図は原データ系列をこの符号則により
符号化した場合の一例を示す。
とも呼ばれる）は、（）その符号系列自体直流
成分が無いため低域遮断特性をもつた伝送路を用
いても誤りのない符号伝送ができる、（）符号
化・復号化がきわめて簡単である、等の利点を有
しているため、データ伝送を中心に広く使用され
いる。第１図はバイフエーズ符号の変換則を示し
たもので、原データ系列をクロツク周波数
f0NRZ（non−return−to−zero）パルスで表わ
すとき、この原データ系列の“１”をクロツク周
波数2f0のNRZパルス“10”に、又原データ系列
の“０”をクロツク周波数2f0のNRZパルス
“01”に変換するものである（もちろん逆に“１”
→“01”，“０”→“10”と対応づけても同じであ
る）。第２図は原データ系列をこの符号則により
符号化した場合の一例を示す。
第３図は２値NRZ符号をバイフエーズ符号化
する回路の一例を示したもので、３０１はNRZ
符号入力３０２とクロツク信号（周波数f0）３０
３の排他的論理和をとる排他的論理和回路であ
る。２つの入力信号３０２，３０３の位相関係を
適切に選ぶことにより、排他的論理和回路３０１
の出力信号３０４としてバイフエーズ符号化され
た信号が得られる。フリツプフロツプ回路３０６
は出力信号３０４を整形するためのもので、周波
数てい倍回路３０７によつて２倍の周波数2f0に
てい倍されたクロツク信号３０８により駆動さ
れ、最終的なバイフエーズ符号出力３０５が得ら
れる。
する回路の一例を示したもので、３０１はNRZ
符号入力３０２とクロツク信号（周波数f0）３０
３の排他的論理和をとる排他的論理和回路であ
る。２つの入力信号３０２，３０３の位相関係を
適切に選ぶことにより、排他的論理和回路３０１
の出力信号３０４としてバイフエーズ符号化され
た信号が得られる。フリツプフロツプ回路３０６
は出力信号３０４を整形するためのもので、周波
数てい倍回路３０７によつて２倍の周波数2f0に
てい倍されたクロツク信号３０８により駆動さ
れ、最終的なバイフエーズ符号出力３０５が得ら
れる。
第４図はバイフエーズ符号を元のNRZ符号に
変換する復号回路の一例である。４０１はフリツ
プフロツプ回路であり、これにバイフエーズ符号
化された入力信号４０２と周波数f0のクロツク信
号４０３とを適切な位相関係で加えれば、出力信
号４０４として元のNRZ符号に復号された信号
が得られる。
変換する復号回路の一例である。４０１はフリツ
プフロツプ回路であり、これにバイフエーズ符号
化された入力信号４０２と周波数f0のクロツク信
号４０３とを適切な位相関係で加えれば、出力信
号４０４として元のNRZ符号に復号された信号
が得られる。
第３図、第４図の例から明らかなように、バイ
フエーズ符号の符号化、復号化はきわめて簡単な
回路で実現できる。なお、第２図の原データとバ
イフエーズ符号の対応関係からわかるように、第
４図の復号回路においてクロツク入力の位相が
180°ずれると、復号された出力４０４の極性が完
全に反転する。このような不都合を避けるために
は、バイフエーズ符号化する前の２値NRZ符号
（第３図の３０２）をあらかじめ差動符号化して
おき、バイフエーズ復号化された信号（第４図４
０４）を逆に差動復号化すればよい。
フエーズ符号の符号化、復号化はきわめて簡単な
回路で実現できる。なお、第２図の原データとバ
イフエーズ符号の対応関係からわかるように、第
４図の復号回路においてクロツク入力の位相が
180°ずれると、復号された出力４０４の極性が完
全に反転する。このような不都合を避けるために
は、バイフエーズ符号化する前の２値NRZ符号
（第３図の３０２）をあらかじめ差動符号化して
おき、バイフエーズ復号化された信号（第４図４
０４）を逆に差動復号化すればよい。
第４図の復号回路の例でもわかるように、バイ
フエーズ符号を元のNRZ符号に戻すためにはク
ロツク信号が必要である。データ伝送システムに
おいては、第３図のような符号化回路は送信装置
の中に、又第４図のような復号回路は受信装置の
中に置かれ、送信装置と受信装置は伝送路によつ
て長距離を距てて置かれるのが普通である。この
ためデータ信号とクロツク信号を別々に伝送する
よりも、データ信号だけを伝送し、そのデータ信
号自身からクロツク信号を抽出する方式をとるの
が望ましい。本発明はこのようなクロツク抽出に
関する新規な回路を提供するものである。
フエーズ符号を元のNRZ符号に戻すためにはク
ロツク信号が必要である。データ伝送システムに
おいては、第３図のような符号化回路は送信装置
の中に、又第４図のような復号回路は受信装置の
中に置かれ、送信装置と受信装置は伝送路によつ
て長距離を距てて置かれるのが普通である。この
ためデータ信号とクロツク信号を別々に伝送する
よりも、データ信号だけを伝送し、そのデータ信
号自身からクロツク信号を抽出する方式をとるの
が望ましい。本発明はこのようなクロツク抽出に
関する新規な回路を提供するものである。
バイフエーズ符号からのクロツク信号抽出方式
として公知なものに、1982年９月２日に公開され
たPCT出願第WO82／02985号に記載された方法
がある。これは第５図に示したように、バイフエ
ーズ符号化された入力信号５０１をフリツプフロ
ツプ回路５０２でNRZ符号に一旦復号し、この
復号出力５０３と抽出クロツク信号５０４を排他
的論理和回路５０５に加えて再びバイフエーズ符
号５０６を得る。このバイフエーズ符号５０６の
位相は抽出クロツク５０４の位相に応じて変化す
るので、バイフエーズ符号５０６の位相と入力バ
イフエーズ符号５０１の位相差を位相比較器５０
７で検出し、その出力信号を低域通貨フイルタ５
０８に通した後に電圧制御発振器５０９に加え
る。これによつて位相同期ループが形成され、電
圧制御発振器５０９の出力としてクロツク信号５
０４が得られる。位相比較器５０７、低域通過フ
イルタ５０８、電圧制御発振器５０９はいわゆる
位相同期発振器５１０を構成している。
として公知なものに、1982年９月２日に公開され
たPCT出願第WO82／02985号に記載された方法
がある。これは第５図に示したように、バイフエ
ーズ符号化された入力信号５０１をフリツプフロ
ツプ回路５０２でNRZ符号に一旦復号し、この
復号出力５０３と抽出クロツク信号５０４を排他
的論理和回路５０５に加えて再びバイフエーズ符
号５０６を得る。このバイフエーズ符号５０６の
位相は抽出クロツク５０４の位相に応じて変化す
るので、バイフエーズ符号５０６の位相と入力バ
イフエーズ符号５０１の位相差を位相比較器５０
７で検出し、その出力信号を低域通貨フイルタ５
０８に通した後に電圧制御発振器５０９に加え
る。これによつて位相同期ループが形成され、電
圧制御発振器５０９の出力としてクロツク信号５
０４が得られる。位相比較器５０７、低域通過フ
イルタ５０８、電圧制御発振器５０９はいわゆる
位相同期発振器５１０を構成している。
この方法はバイフエーズ復号とタイミング抽出
を同時に行なえるという利点を有しているが、反
面、抽出したクロツク（第５図５０４）で入力バ
イフエーズ符号（同５０１）を識別判定するとい
う、いわゆる判定帰還形の構成になつているた
め、初期動作時（たとえば電源投入時）や伝送路
誤りの多発時に、位相同期がはずれたり、引込み
不可能になつたりして安定なクロツク抽出ができ
ない場合がある、という欠点があつた。
を同時に行なえるという利点を有しているが、反
面、抽出したクロツク（第５図５０４）で入力バ
イフエーズ符号（同５０１）を識別判定するとい
う、いわゆる判定帰還形の構成になつているた
め、初期動作時（たとえば電源投入時）や伝送路
誤りの多発時に、位相同期がはずれたり、引込み
不可能になつたりして安定なクロツク抽出ができ
ない場合がある、という欠点があつた。
（発明の目的）
本発明は従来のクロツク抽出方式のこのような
欠点に鑑みてなされたもので、簡易な方式により
常に安定なクロツク抽出を行なわしめることを目
的としている。
欠点に鑑みてなされたもので、簡易な方式により
常に安定なクロツク抽出を行なわしめることを目
的としている。
（発明の構成）
本発明によれば、バイフエーズ符号化された入
力信号の符号変化時点を検出することにより、こ
の符号変化時点で２値の状態が交互に反転するよ
うな変化点検出信号を作る手段と、前記変化点検
出信号と前記バイフエーズ符号化された入力信号
との排他的論理和をとり、クロツク信号を発生す
る排他的論理和回路とから成るバイフエーズ符号
クロツク抽出回路が得られる。
力信号の符号変化時点を検出することにより、こ
の符号変化時点で２値の状態が交互に反転するよ
うな変化点検出信号を作る手段と、前記変化点検
出信号と前記バイフエーズ符号化された入力信号
との排他的論理和をとり、クロツク信号を発生す
る排他的論理和回路とから成るバイフエーズ符号
クロツク抽出回路が得られる。
（発明の原理）
以下、図面を参照して本発明の原理を説明す
る。第６図は本発明のクロツク抽出方式の原理を
説明する図である。同図においてａはバイフエー
ズ符号化された入力信号であり、第２図に例示し
たのと同じ符号系列を示してある。この系列の符
号変化時点は６０１，６０２，６０３，６０４等
で示した時点であるから、この時点を検出して２
値の状態が交互に反転するような変化点検出信号
を作れば同図ｂのようになる。この信号とａの入
力信号との排他的論理和をとれば、同図ｃに示し
たようなクロツク信号が得られる。なお、変化点
検出信号としては同図ｂの信号の極性を反転した
もの、すなわち同図ｄのような信号であつてもよ
い。この場合は、入力信号との排他的論理和をと
つた結果のクロツク信号として、同図ｅの波形が
得られる。これは同図ｃのクロツク信号の極性を
反転したもの（あるいは位相を180°ずらしたも
の）となつている。このように、動作の初期状態
によつて抽出クロツク信号に２種類の位相状態が
存在しうるが、前述したように、バイフエーズ符
号化する前のデータ信号をあらかじめ差動化して
おくことにより、このようなクロツク信号極性の
不確定性があつても、誤りなく原データを再生す
ることができる。
る。第６図は本発明のクロツク抽出方式の原理を
説明する図である。同図においてａはバイフエー
ズ符号化された入力信号であり、第２図に例示し
たのと同じ符号系列を示してある。この系列の符
号変化時点は６０１，６０２，６０３，６０４等
で示した時点であるから、この時点を検出して２
値の状態が交互に反転するような変化点検出信号
を作れば同図ｂのようになる。この信号とａの入
力信号との排他的論理和をとれば、同図ｃに示し
たようなクロツク信号が得られる。なお、変化点
検出信号としては同図ｂの信号の極性を反転した
もの、すなわち同図ｄのような信号であつてもよ
い。この場合は、入力信号との排他的論理和をと
つた結果のクロツク信号として、同図ｅの波形が
得られる。これは同図ｃのクロツク信号の極性を
反転したもの（あるいは位相を180°ずらしたも
の）となつている。このように、動作の初期状態
によつて抽出クロツク信号に２種類の位相状態が
存在しうるが、前述したように、バイフエーズ符
号化する前のデータ信号をあらかじめ差動化して
おくことにより、このようなクロツク信号極性の
不確定性があつても、誤りなく原データを再生す
ることができる。
このように本発明の方式はきわめて簡単であ
り、しかも判定帰還ループを有さないので、初期
動作時や伝送路が悪い時でも常に安定に動作す
る。なお本方式は簡単な論理操作のみで実現する
ため、データ伝送速度がきわめて速い場合や、伝
送路特性の影響で入力波形の歪が大きい場合に
は、抽出タイミング波形にも歪やジツタが生じる
可能性がある。このような場合には、抽出したタ
イミング信号を位相同期発振器に加えることによ
り、ジツタや波形歪を除去できる。この場合、第
５図のような従来例と異なり、位相同期発振器は
タイミング抽出回路の出力に完全に従続接続され
ているため、動作が不安定になることはない。
り、しかも判定帰還ループを有さないので、初期
動作時や伝送路が悪い時でも常に安定に動作す
る。なお本方式は簡単な論理操作のみで実現する
ため、データ伝送速度がきわめて速い場合や、伝
送路特性の影響で入力波形の歪が大きい場合に
は、抽出タイミング波形にも歪やジツタが生じる
可能性がある。このような場合には、抽出したタ
イミング信号を位相同期発振器に加えることによ
り、ジツタや波形歪を除去できる。この場合、第
５図のような従来例と異なり、位相同期発振器は
タイミング抽出回路の出力に完全に従続接続され
ているため、動作が不安定になることはない。
（実施例）
第７図は本発明のクロツク抽出方式を具現する
回路の構成を示す。同図において７０１はバイフ
エーズ符号化された入力信号７０２の“１”→
“０”の符号変化を検出する第１の符号変化検出
回路、７０３は前記バイフエーズ符号化された入
力信号７０２の“０”→“１”の符号変化を検出
する第２の符号変化検出回路、７０６は前記第１
および第２の符号変化検出回路７０１，７０３の
一方の出力信号（たとえば７０４）をセツト入力
信号とし、他方の出力信号（たとえば７０５）を
リセツト入力信号とするセツト・リセツト形フリ
ツプフロツプ回路、７０８はこのセツト・リセツ
ト形フリツプフロツプ回路の出力信号７０７と前
記バイフエーズ符号化された入力信号とを入力し
排他的論理和演算を行なう排他的論理和回路をそ
れぞれ示す。いま入力信号７０２が第８図ａに示
したように第６図ａと同じ信号であるとする時、
第７図の第１および第２の符号変化検出回路の出
力信号７０４，７０５はそれぞれ第８図ｂ、ｃの
ようになる。従つてセツト・リセツト型フリツプ
フロツプ回路の出力信号７０７は同図ｄのように
なる。第８図ｄのような変化点検出信号は回路７
０１，７０３及び７０６により得られる。第８図
ｄは第６図ｄの信号と同じであるから、排他的論
理和回路７０８の出力信号７０９として、第６図
ｅと同様、第８図ｅに示すようなクロツク信号が
得られる。なお第７図７０１，７０２の符号変化
検出回路は、たとえば第９図９０１，９０２のよ
うな簡単な回路で構成できる。同図において９０
３はインバータ、９０４および９０５は遅延時間
Ｔ／２（Ｔ＝１／f0）の遅延回路、９０６および
９０７は論理積回路である。同図において入力端
子９０８にバイフエーズ信号を加えれば、出力点
９０９，９１０にはそれぞれ第７図７０４，７０
５に相当する出力信号が得られる。
回路の構成を示す。同図において７０１はバイフ
エーズ符号化された入力信号７０２の“１”→
“０”の符号変化を検出する第１の符号変化検出
回路、７０３は前記バイフエーズ符号化された入
力信号７０２の“０”→“１”の符号変化を検出
する第２の符号変化検出回路、７０６は前記第１
および第２の符号変化検出回路７０１，７０３の
一方の出力信号（たとえば７０４）をセツト入力
信号とし、他方の出力信号（たとえば７０５）を
リセツト入力信号とするセツト・リセツト形フリ
ツプフロツプ回路、７０８はこのセツト・リセツ
ト形フリツプフロツプ回路の出力信号７０７と前
記バイフエーズ符号化された入力信号とを入力し
排他的論理和演算を行なう排他的論理和回路をそ
れぞれ示す。いま入力信号７０２が第８図ａに示
したように第６図ａと同じ信号であるとする時、
第７図の第１および第２の符号変化検出回路の出
力信号７０４，７０５はそれぞれ第８図ｂ、ｃの
ようになる。従つてセツト・リセツト型フリツプ
フロツプ回路の出力信号７０７は同図ｄのように
なる。第８図ｄのような変化点検出信号は回路７
０１，７０３及び７０６により得られる。第８図
ｄは第６図ｄの信号と同じであるから、排他的論
理和回路７０８の出力信号７０９として、第６図
ｅと同様、第８図ｅに示すようなクロツク信号が
得られる。なお第７図７０１，７０２の符号変化
検出回路は、たとえば第９図９０１，９０２のよ
うな簡単な回路で構成できる。同図において９０
３はインバータ、９０４および９０５は遅延時間
Ｔ／２（Ｔ＝１／f0）の遅延回路、９０６および
９０７は論理積回路である。同図において入力端
子９０８にバイフエーズ信号を加えれば、出力点
９０９，９１０にはそれぞれ第７図７０４，７０
５に相当する出力信号が得られる。
このように本発明の回路によれば、簡単な構成
により常に安定な動作を行なうバイフエーズ符号
クロツク抽出回路が得られる。なお本発明の回路
は第７図および第９図に示すように論理回路素子
のみで構成することができるので、論理回路が理
想に近い動作をするような比較的低速領域で使用
する場合には、第７図の基本構成のみで充分使用
に供することができる。しかし、論理回路の動作
不全（ジツタや波形劣化など）が無視できないよ
うな高速領域での動作時や、論理回路は理想的で
あつても入力バイフエーズ信号自体が伝送路によ
つて大きな波形歪を受けている場合には、第７図
の回路の出力信号７０９として、もはやジツタの
ないクロツク信号が得られなくなる。このような
場合には、たとえば第１０図に示すような、良く
知られた位相同期回路１００５を第７図の回路の
うしろに継続接続することにより、その出力信号
１００１としてジツタのない良好なクロツク信号
を得ることができる。この場合位相同期回路の帰
還ループはクロツク抽出回路と独立しているの
で、動作は常に安定である。第１０図において１
００２は位相比較器、１００３は低域通過フイル
タ、１００４は電圧制御発振器をそれぞれ示す。
により常に安定な動作を行なうバイフエーズ符号
クロツク抽出回路が得られる。なお本発明の回路
は第７図および第９図に示すように論理回路素子
のみで構成することができるので、論理回路が理
想に近い動作をするような比較的低速領域で使用
する場合には、第７図の基本構成のみで充分使用
に供することができる。しかし、論理回路の動作
不全（ジツタや波形劣化など）が無視できないよ
うな高速領域での動作時や、論理回路は理想的で
あつても入力バイフエーズ信号自体が伝送路によ
つて大きな波形歪を受けている場合には、第７図
の回路の出力信号７０９として、もはやジツタの
ないクロツク信号が得られなくなる。このような
場合には、たとえば第１０図に示すような、良く
知られた位相同期回路１００５を第７図の回路の
うしろに継続接続することにより、その出力信号
１００１としてジツタのない良好なクロツク信号
を得ることができる。この場合位相同期回路の帰
還ループはクロツク抽出回路と独立しているの
で、動作は常に安定である。第１０図において１
００２は位相比較器、１００３は低域通過フイル
タ、１００４は電圧制御発振器をそれぞれ示す。
なお、第１０図のような位相同期回路のかわり
に、中心周波数f0であるような高選択度の狭帯域
フイルタ（たとえばLCフイルタ、空胴共振器、
弾性表面波フイルタなど）を用いて、ジツタを除
去し良好なクロツク信号を得ることもできる。
に、中心周波数f0であるような高選択度の狭帯域
フイルタ（たとえばLCフイルタ、空胴共振器、
弾性表面波フイルタなど）を用いて、ジツタを除
去し良好なクロツク信号を得ることもできる。
第１１図は本発明のクロツク抽出方式を具現す
る他の回路の構成を示す。同図において１１０１
はバイフエーズ符号化された入力信号１１０２の
符号変化時点を検出する符号変化検出回路、１１
０３はこの符号変化検出回路の出力信号１１０４
を入力信号とするバイナリカウンタ、１１０５は
このバイナリカウンタの出力信号１１０６と前記
バイフエーズ符号化された入力信号１１０２とを
入力し排他的論理和演算を行なう排他的論理和回
路をそれぞれ示す。バイナリカウンタ１１０３は
たとえば同図に示したように、遅延形フリツプフ
ロツプ回路の出力をＤ入力に帰還し、Ｃ入力と
して信号を加えることにより容易に得られる。ま
た符号変化検出回路１１０１は、たとえば第１２
図に示したように、第９図の回路の２つの出力点
９０９，９１０に論理和回路１２０１を接続する
ことにより、容易に得られる。
る他の回路の構成を示す。同図において１１０１
はバイフエーズ符号化された入力信号１１０２の
符号変化時点を検出する符号変化検出回路、１１
０３はこの符号変化検出回路の出力信号１１０４
を入力信号とするバイナリカウンタ、１１０５は
このバイナリカウンタの出力信号１１０６と前記
バイフエーズ符号化された入力信号１１０２とを
入力し排他的論理和演算を行なう排他的論理和回
路をそれぞれ示す。バイナリカウンタ１１０３は
たとえば同図に示したように、遅延形フリツプフ
ロツプ回路の出力をＤ入力に帰還し、Ｃ入力と
して信号を加えることにより容易に得られる。ま
た符号変化検出回路１１０１は、たとえば第１２
図に示したように、第９図の回路の２つの出力点
９０９，９１０に論理和回路１２０１を接続する
ことにより、容易に得られる。
第１３図は、第１１図の回路の動作を説明する
のであり、入力信号１１０２としては同図ａに示
すように第６図ａあるいは第８図ａと全く同じも
のを例にとつて示す。このとき、符号検出回路１
１０１の出力信号１１０４は、第１２図に示すよ
うに“１”→“０”の符号変化検出回路の出力と
“０”→“１”の符号変化検出回路の出力の論理
和をとつたもの、すなわち第８図の波形ｂとｃの
論理和をとつたものであるから、第１３図ｂのよ
うな波形となる。従つてこのような信号を第１１
図のバイナリカウンタ１１０３に加えた時の出力
信号１１０６は第１３図ｃのようになる。第１３
図ｃのような変化点検出信号は回路１１０１及び
１１０３により得られる。第１３図ｃは第８図ｄ
の波形と全く同じであるから、入力バイフエーズ
符号と排他的論理和をとつた後の出力信号とし
て、第８図ｅと同様、第１３図ｄのクロツク信号
出力が得られる。このように第１１図に示した回
路によつても、第７図に示した回路と同様にきわ
めて簡単な構成により、常に安定にバイフエーズ
符号からクロツク信号を抽出することができる。
本回路のうしろに位相同期回路や各種の狭帯域フ
イルタを接続すれば、ジツタのほとんどないさら
に良好なクロツク信号が得られることも、第７図
の回路の場合と全く同様である。
のであり、入力信号１１０２としては同図ａに示
すように第６図ａあるいは第８図ａと全く同じも
のを例にとつて示す。このとき、符号検出回路１
１０１の出力信号１１０４は、第１２図に示すよ
うに“１”→“０”の符号変化検出回路の出力と
“０”→“１”の符号変化検出回路の出力の論理
和をとつたもの、すなわち第８図の波形ｂとｃの
論理和をとつたものであるから、第１３図ｂのよ
うな波形となる。従つてこのような信号を第１１
図のバイナリカウンタ１１０３に加えた時の出力
信号１１０６は第１３図ｃのようになる。第１３
図ｃのような変化点検出信号は回路１１０１及び
１１０３により得られる。第１３図ｃは第８図ｄ
の波形と全く同じであるから、入力バイフエーズ
符号と排他的論理和をとつた後の出力信号とし
て、第８図ｅと同様、第１３図ｄのクロツク信号
出力が得られる。このように第１１図に示した回
路によつても、第７図に示した回路と同様にきわ
めて簡単な構成により、常に安定にバイフエーズ
符号からクロツク信号を抽出することができる。
本回路のうしろに位相同期回路や各種の狭帯域フ
イルタを接続すれば、ジツタのほとんどないさら
に良好なクロツク信号が得られることも、第７図
の回路の場合と全く同様である。
なお、第７図、第１１図いずれの回路の場合で
も、フリツプフロツプ回路（第７図７０６または
第１１図１１０３）の初期状態によつて、第６図
で説明したようにクロツク信号の位相に２つの状
態が存在する（たとえば動作中に一旦電源を切り
再度投入したような場合、電源切断の前と後とで
クロツク信号の位相が180°変わることがある）。
しかし前述したように、バイフエーズ符号をあら
かじめ差動符号化しておくことにより、このよう
なクロツク位相反転に伴なう不都合（識別後のデ
ータ極性が完全に反転するため出力データがすべ
て誤りになる）を避けることができる。
も、フリツプフロツプ回路（第７図７０６または
第１１図１１０３）の初期状態によつて、第６図
で説明したようにクロツク信号の位相に２つの状
態が存在する（たとえば動作中に一旦電源を切り
再度投入したような場合、電源切断の前と後とで
クロツク信号の位相が180°変わることがある）。
しかし前述したように、バイフエーズ符号をあら
かじめ差動符号化しておくことにより、このよう
なクロツク位相反転に伴なう不都合（識別後のデ
ータ極性が完全に反転するため出力データがすべ
て誤りになる）を避けることができる。
（発明の効果）
以上詳細に説明したように、本発明の回路によ
れば、バイフエーズ符号からのクロツク信号抽出
をきわめて簡単な構成により実現することがで
き、しかもその動作を常に安定に保つことができ
る。本発明の回路は論理回路素子を主要な構成要
素としているため全体を集積回路として構成する
のも容易であり、種々のデータ伝送装置に広範囲
に利用することができる。
れば、バイフエーズ符号からのクロツク信号抽出
をきわめて簡単な構成により実現することがで
き、しかもその動作を常に安定に保つことができ
る。本発明の回路は論理回路素子を主要な構成要
素としているため全体を集積回路として構成する
のも容易であり、種々のデータ伝送装置に広範囲
に利用することができる。
第１図はバイフエーズ符号の変換則を示す図、
第２図はバイフエーズ符号則により符号化した場
合の一例を示す図、第３図はバイフエーズ符号化
回路の一例、第４図はバイフエーズ復号回路の一
例、第５図は従来のクロツク抽出方式を示す図、
第６図ａ〜ｅは本発明の方式の原理を説明する
図、第７図は本発明のクロツク抽出回路の構成を
示す図、第８図ａ〜ｅは第７図の回路における各
部波形を示す図、第９図は符号変化検出回路の一
構成例を示す図、第１０図は位相同期回路を示す
図、第１１図は本発明のクロツク抽出回路の他の
構成を示す図、第１２図は符号変化検出回路の一
構成例を示す図、第１３図ａ〜ｄは第１１図の回
路における各部波形を示す図である。 図において３０１は排他的論理和回路、３０２
はNRZ符号入力、３０３はクロツク信号、３０
４は出力信号、３０５はバイフエーズ出力信号、
３０６はフリツプフロツプ回路、３０７は周波数
てい倍回路、３０８はクロツク信号、４０１はフ
リツプフロツプ回路、４０２は入力信号、４０３
はクロツク信号、４０４は出力信号、５０１は入
力信号、５０２はフリツプフロツプ回路、５０３
は復号出力、５０４は抽出クロツク信号、５０５
は排他的論理和回路、５０６はバイフエーズ符
号、５０７は位相比較器、５０８は低域通過フイ
ルタ、５０９は電圧制御発振器、５１０は位相同
期発振器、６０１，６０２，６０３および６０４
はそれぞれ符号変化時点、７０１は第１の符号変
化検出回路、７０２は入力信号、７０３は第２の
符号変化検出回路、７０４および７０５は出力信
号、７０６はセツト・リセツト形フリツプフロツ
プ回路、７０７は出力信号、７０８は排他的論理
和回路、７０９は出力信号、９０１，９０２は符
号変化検出回路、９０３はインバータ、９０４，
９０５は遅延回路、９０６，９０７は論理積回
路、９０８は入力端子、９０９，９１０は出力
点、１００１は出力信号、１００２は位相比較
器、１００３は低域通過フイルタ、１００４は電
圧制御発振器、１００５は位相同期回路、１１０
１は符号変化検出回路、１１０２は入力信号、１
１０３はバイナリカウンタ、１１０４は出力信
号、１１０５は排他的論理和回路、１１０６は出
力信号、１２０１は論理和回路を、それぞれ示
す。
第２図はバイフエーズ符号則により符号化した場
合の一例を示す図、第３図はバイフエーズ符号化
回路の一例、第４図はバイフエーズ復号回路の一
例、第５図は従来のクロツク抽出方式を示す図、
第６図ａ〜ｅは本発明の方式の原理を説明する
図、第７図は本発明のクロツク抽出回路の構成を
示す図、第８図ａ〜ｅは第７図の回路における各
部波形を示す図、第９図は符号変化検出回路の一
構成例を示す図、第１０図は位相同期回路を示す
図、第１１図は本発明のクロツク抽出回路の他の
構成を示す図、第１２図は符号変化検出回路の一
構成例を示す図、第１３図ａ〜ｄは第１１図の回
路における各部波形を示す図である。 図において３０１は排他的論理和回路、３０２
はNRZ符号入力、３０３はクロツク信号、３０
４は出力信号、３０５はバイフエーズ出力信号、
３０６はフリツプフロツプ回路、３０７は周波数
てい倍回路、３０８はクロツク信号、４０１はフ
リツプフロツプ回路、４０２は入力信号、４０３
はクロツク信号、４０４は出力信号、５０１は入
力信号、５０２はフリツプフロツプ回路、５０３
は復号出力、５０４は抽出クロツク信号、５０５
は排他的論理和回路、５０６はバイフエーズ符
号、５０７は位相比較器、５０８は低域通過フイ
ルタ、５０９は電圧制御発振器、５１０は位相同
期発振器、６０１，６０２，６０３および６０４
はそれぞれ符号変化時点、７０１は第１の符号変
化検出回路、７０２は入力信号、７０３は第２の
符号変化検出回路、７０４および７０５は出力信
号、７０６はセツト・リセツト形フリツプフロツ
プ回路、７０７は出力信号、７０８は排他的論理
和回路、７０９は出力信号、９０１，９０２は符
号変化検出回路、９０３はインバータ、９０４，
９０５は遅延回路、９０６，９０７は論理積回
路、９０８は入力端子、９０９，９１０は出力
点、１００１は出力信号、１００２は位相比較
器、１００３は低域通過フイルタ、１００４は電
圧制御発振器、１００５は位相同期回路、１１０
１は符号変化検出回路、１１０２は入力信号、１
１０３はバイナリカウンタ、１１０４は出力信
号、１１０５は排他的論理和回路、１１０６は出
力信号、１２０１は論理和回路を、それぞれ示
す。
Claims (1)
- 【特許請求の範囲】 １ バイフエーズ符号化された入力信号の符号変
化時点を検出することにより、この符号変化時点
で２値の状態が交互に反転するような変化点検出
信号を作る手段と、前記変化点検出信号と前記バ
イフエーズ符号化された入力信号との排他的論理
和をとり、クロツク信号を発生する排他的論理和
回路とから成るバイフエーズ符号クロツク抽出回
路。 ２ 前記手段が、前記バイフエーズ符号化された
入力信号の“１”→“０”の符号変化を検出する
第１の符号変化検出回路と、前記バイフエーズ符
号化された入力信号の“０”→“１”の符号変化
を検出する第２の符号変化検出回路と、前記第１
および第２の符号変化検出回路の一方の出力信号
をセツト入力信号とし、他方の出力信号をリセツ
ト入力信号とし前記変化点検出信号を出力するセ
ツト・リセツト形フリツプフロツプ回路とで構成
された特許請求の範囲第１項記載のバイフエーズ
符号クロツク抽出回路。 ３ 前記手段が、前記バイフエーズ符号化された
入力信号の符号変化時点を検出する符号変化検出
回路と、この符号変化検出回路の出力信号を入力
信号とし前記変化点検出信号を出力するバイナリ
カウンタとで構成された特許請求の範囲第１項記
載のバイフエーズ符号クロツク抽出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001634A JPS60145745A (ja) | 1984-01-09 | 1984-01-09 | バイフェーズ符号クロック抽出回路 |
| US06/687,651 US4752942A (en) | 1984-01-09 | 1984-12-31 | Method and circuitry for extracting clock signal from received biphase modulated signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001634A JPS60145745A (ja) | 1984-01-09 | 1984-01-09 | バイフェーズ符号クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145745A JPS60145745A (ja) | 1985-08-01 |
| JPH0314251B2 true JPH0314251B2 (ja) | 1991-02-26 |
Family
ID=11506956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001634A Granted JPS60145745A (ja) | 1984-01-09 | 1984-01-09 | バイフェーズ符号クロック抽出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4752942A (ja) |
| JP (1) | JPS60145745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2230283A1 (en) | 2009-03-18 | 2010-09-22 | Konica Minolta IJ Technologies, Inc. | Actinic energy radiation curable ink-jet ink and ink-jet recording method |
| EP2236568A1 (en) | 2009-04-02 | 2010-10-06 | Konica Minolta IJ Technologies, Inc. | Actinic energy radiation curable ink-jet ink and ink-jet image forming method |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843331A (en) * | 1987-08-28 | 1989-06-27 | Hughes Aircraft Company | Coherent digital signal blanking, biphase modulation and frequency doubling circuit and methodology |
| GB2230165B (en) * | 1989-03-30 | 1993-09-15 | Plessey Co Plc | High speed asynchronous data interface |
| US5023891A (en) | 1989-07-25 | 1991-06-11 | Sf2 Corporation | Method and circuit for decoding a Manchester code signal |
| US5056114A (en) * | 1989-08-03 | 1991-10-08 | Northern Telecom Limited | Method and apparatus for decoding Manchester encoded data |
| JP2933751B2 (ja) * | 1990-08-10 | 1999-08-16 | 株式会社リコー | デジタルデータの検出回路及びその検出方法 |
| JP2859082B2 (ja) * | 1993-05-17 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | ビットクロック再生装置 |
| JP3465455B2 (ja) * | 1995-12-28 | 2003-11-10 | ソニー株式会社 | 信号伝送装置 |
| JPH09307457A (ja) * | 1996-05-14 | 1997-11-28 | Sony Corp | パラレルシリアル変換回路 |
| US5912928A (en) * | 1997-06-27 | 1999-06-15 | International Business Machines Corporation | High speed serial data transmission encoder |
| JP2005286773A (ja) * | 2004-03-30 | 2005-10-13 | Sanyo Electric Co Ltd | ネットワークシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768945A (en) * | 1980-10-16 | 1982-04-27 | Fujitsu Ltd | Timing pickup circuit for di-code |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1063719A (en) * | 1975-04-28 | 1979-10-02 | Control Data Corporation | Phase locked loop decoder |
| US4088832A (en) * | 1976-10-12 | 1978-05-09 | Motorola, Inc. | Split phase code synchronizer and demodulator |
| US4313206A (en) * | 1979-10-19 | 1982-01-26 | Burroughs Corporation | Clock derivation circuit for double frequency encoded serial digital data |
| US4513427A (en) * | 1982-08-30 | 1985-04-23 | Xerox Corporation | Data and clock recovery system for data communication controller |
| US4525848A (en) * | 1983-06-02 | 1985-06-25 | Prutec Limited | Manchester decoder |
| DE3329808A1 (de) * | 1983-08-18 | 1985-02-28 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung zur erzeugung einer impulsreihe mit konstantem tastverhaeltnis bei wechselnder impulsfolge-frequenz |
-
1984
- 1984-01-09 JP JP59001634A patent/JPS60145745A/ja active Granted
- 1984-12-31 US US06/687,651 patent/US4752942A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768945A (en) * | 1980-10-16 | 1982-04-27 | Fujitsu Ltd | Timing pickup circuit for di-code |
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|---|---|---|---|---|
| EP2230283A1 (en) | 2009-03-18 | 2010-09-22 | Konica Minolta IJ Technologies, Inc. | Actinic energy radiation curable ink-jet ink and ink-jet recording method |
| EP2236568A1 (en) | 2009-04-02 | 2010-10-06 | Konica Minolta IJ Technologies, Inc. | Actinic energy radiation curable ink-jet ink and ink-jet image forming method |
Also Published As
| Publication number | Publication date |
|---|---|
| US4752942A (en) | 1988-06-21 |
| JPS60145745A (ja) | 1985-08-01 |
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