JP2933751B2

JP2933751B2 - デジタルデータの検出回路及びその検出方法

Info

Publication number: JP2933751B2
Application number: JP3168757A
Authority: JP
Inventors: 達也藤井; 和穂坂本; 尚人白石; 良福井; 幸弘今井; 豊佐藤; 吉輝山田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-08-10
Filing date: 1991-06-13
Publication date: 1999-08-16
Anticipated expiration: 2014-08-16
Also published as: JPH04363926A; US5349610A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、他機器より出力され
たデータを入力し、内部クロックをその入力データと同
期させる位相制御ループ（以下、ＰＬＬという。）回路
を内蔵した通信装置などに用いられるデジタルデータの
検出回路及びその検出方法に関するものである。

【０００２】

【従来の技術】従来、受信データクロック再生回路とし
て、データ変化点検出回路と、カウンタと、リセット制
御回路と、で構成し、全てのデータの変化点に対してＰ
ＬＬが行なう回路が知られている。

【０００３】この回路の場合、送信クロックの周波数に
対する周波数追従性は良いが、ノイズに対しては何等対
策が講じられておらず、ノイズによる悪影響を受けると
いう欠点があった。

【０００４】そこで、ノイズの影響を排除して常に正確
なデータ変化点の検出を行うデジタルデータの検出方法
が特開昭６０−２４５３５１号公報に開示されている。
この検出方法は、デジタルデータの各ビットの間に内部
クロックに同期した時系列の複数の検出クロックを形成
し、この検出クロックのタイミングでデジタルデータの
レベルを夫々検出する。そして、この検出により得られ
た複数の検出データの多数決処理によりスパイクノイズ
の影響を排除して変化点の位置を検出する。この検出に
基づき内部クロックに同期した受信クロックの形成タイ
ミングを制御することにより、デジタルデータの検出の
同期はずれを防止するものである。

【０００５】

【発明が解決しようとする課題】通信機器に入力される
データは送信側から受信側へ伝送される回線上で、図２
に示すように、データにスパイクノイズが発生していた
り、データの変化点にジッタが発生しデータの変化点の
周期が不規則になることが多い。

【０００６】そのため、受信側装置では内部クロックと
入力データでＰＬＬをかけ、送信側のデータをエラーな
く検出する必要がある。

【０００７】上述した従来の方法においては、スパイク
ノイズの影響を削除することはできるが、ジッタの変化
点でＰＬＬのリセット回路が働いて一時的に同期はずれ
が生じデータの検出にエラーが発生するという問題があ
った。

【０００８】更に、上述した方法においては、ノイズに
対してセンシティブにするため、サンプリング数を増や
せばそれだけリセットをかけるタイミングが遅くなり周
波数追従性が悪くなる。逆に、サンプリング数を減らす
と周波数追従性は向上するが、今度は耐ノイズ性が悪く
なるという問題があった。しかも回線のノイズ状態は装
置毎又は、回線距離によって異なり、ノイズの小さい回
線、大きい回線と様々である。

【０００９】従って、上述した従来の方法では、ノイズ
の小さな回線では使用できるが大きな回線では使用でき
なかったり、ノイズの大きな回線で使用できるが小さな
回線では通信品質が落ちたりする難点があった。

【００１０】この発明は、上述した従来の難点に鑑みな
されたものにして、スパイクノイズ、ジッタの影響をな
くして、データの検出にエラー発生を生じることのない
デジタルデータの検出回路およびその検出方法を提供す
ることを課題とする。

【００１１】また、この発明は、周波数追従性と耐ノイ
ズ性のトレードオフを解消し、周波数偏差及びノイズの
どちらにも影響を受けにくい安定したＰＬＬが可能なデ
ジタルデータ検出回路を提供することをその課題とす
る。

【００１２】

【課題を解決するための手段】この発明による第１のデ
ジタルデータの検出回路は、デジタルデータのビット毎
に、内部クロックに同期した受信クロックを形成し、デ
ジタルデータの内容を検出するデジタルデータの検出回
路であって、デジタルデータが１から０あるいは０から
１へ変化する変化点を検出するデータ変化点検出回路
と、上記変化点が内部クロックと同期したタイミングで
出現しているか否か判定する同期はずれ検出回路と、同
期はずれの有無が何回出現したか計数するカウンタと、
内部クロックで同期信号を生成する同期信号生成カウン
タと、前記データ変化点検出回路及びカウンタ出力に応
じて前記同期信号生成カウンタのリセットのタイミング
を制御するリセット制御回路と、を備えたことを特徴と
する。

【００１３】又、前記カウンタの出力に応じて、０以外
のタイミングで出現した上記変化点を０のタイミングに
補正するマスク回路を上記リセット制御回路に設けたこ
とを特徴とする。

【００１４】更に、上記マスク回路を正方向に変化点の
タイミングがずれた場合にタイミング補正する正マスク
回路と、負方向に変化点のタイミングがずれた場合にタ
イミング補正する負マスク回路との２段構成にしたこと
を特徴とする。

【００１５】又、この発明の検出方法は、上記デジタル
データが１から０あるいは０から１へ変化する変化点を
検出し、この変化点が内部クロックと同期しているか否
か判定するとともに、この同期はずれの有無が何回出現
したか計数し、この計数結果に対応して、上記変化点の
位置から受信クロックを形成するタイミングを制御する
ことを特徴とする。

【００１６】この発明による第２のデジタルデータの検
出回路は、デジタルデータのビット毎に、内部クロック
に同期した受信クロックを形成し、デジタルデータの内
容を検出するデジタルデータの検出回路であって、内部
クロックで同期信号を生成する同期信号生成カウンタ
と、デジタルデータが１から０あるいは０から１へ変化
する変化点を検出するデータ変化点検出回路と、データ
変化点検出回路によって変化点が検出された時点での同
期信号生成カウンタの出力が入力され、入力信号のビッ
トをマスクするためのマスク回路と、マスク回路の入力
信号の全ビツトのうち、マスクするビットを決定するマ
スクパターン制御回路と、マスク回路の出力に基づいて
前記同期信号生成カウンタのリセットのタイミングを制
御するリセット制御回路とを備え、マスクパターン制御
回路が変化点のタイミングのずれ量に応じて、マスクす
るビットを変更するようにマスク回路を制御するもので
あることを特徴とする。

【００１７】マスクパターン制御回路としては、変化点
のタイミングのずれ量に応じてマスクするビットを変更
するための複数種類のマスクパターンを発生しうるもの
であり、所与の指定信号により指定されたマスクパター
ンにもとづいてマスク回路を制御するものでもよい。

【００１８】この発明による第３のデジタルデータの検
出回路は、内部クロックで同期信号を生成する同期信号
生成カウンタと、同期はずれが一定期間に何度出現した
か検出し、その頻度に応じた信号を出力する同期はずれ
頻度検出回路と、この回路からの出力に応じてノイズ判
定幅を変化し、この判定幅以下のパルス幅のノイズを無
視し、デジタルデータが１から０あるいは０から１へ変
化する変化点を検出する変化点検出回路と、この変化点
検出回路の出力に応じて、前記同期信号生成カウンタの
リセットのタイミングを制御するリセット制御回路と、
を備えてなるものである。

【００１９】

【作用】この発明による第１のデジタルデータの検出回
路または検出方法によれば、同期はずれの有無が何回出
現したかを計数するカウンタの出力とデータ変化点検出
回路の出力に基いて、リセットのタイミング制御するこ
とにより、ジッタ、スパイクノイズが削減される。

【００２０】又、連続した同期を受けた場合、０以外の
タイミングをマスク回路で補正することにより、ジッ
タ、スパイクノイズが削減される。

【００２１】この発明による第２のデジタルデータの検
出回路では、マスクパターン制御回路によって、変化点
のタイミングのずれ量に応じて、マスクするビットを変
更するようにマスク回路が制御される。このため、変化
点のタイミングのずれ量が、ずれ量に応じて補正され
る。したがって、ノイズによる誤動作の発生を減少させ
ることが可能となる。

【００２２】この発明による第３のデジタルデータの検
出回路では、ノイズ判定のパルス幅を同期はずれの頻度
に応じて選択することにより、ノイズの大きさに応じて
デジタルデータのサンプリング数が調整される。従っ
て、いかなる回線環境においても、安定したＰＬＬを行
うことができる。

【００２３】

【実施例】以下、この発明の実施例を図面に従い説明す
る。図１はこの発明に係るデジタルデータ検出回路の構
成を示すブロック図、図２および図３は、この発明に入
力されるデジタルデータを示すタイミングチャートであ
り、図２は任意の一定周期にあるクロックを基本にデジ
タルデータを生成し、そのデータと入力データとの関係
を示し、図３は１周期を１６分割（０〜Ｆ）した関係を
示している。

【００２４】図２に示すように、任意の一定周期の送信
クロックを基本クロックとして出力データが生成され、
そのデータが受信機に入力される。この入力データに
は、図中Δｔで示すジッタや図中ａ，ｂで示すスパイク
ノイズが発生する事がある。

【００２５】上述したように、出力データは一定周期の
クロックを基本にデジタルデータが生成されているの
で、受信機側はデジタルデータの変化点が来る周期を予
測することができる。したがって、図３に示すように、
１周期を１６分割で示すと、送信側は必ず０のタイミン
グでデータを変化させる。そこで、受信機側はＡ点でデ
ータが変化したとき、一番近い変化点はＢ点の０タイミ
ングであると予測できる。

【００２６】ここで、Ａ点に変化点が存在した後、Ｂ点
の変化点が０のタイミングであれば同期、他のタイミン
グ（１〜Ｆ）にあれば同期はずれと呼ぶ。連続した同期
する変化点の後、同期はずれの変化点があればこのデー
タ入力はジッタ或いはスパイクノイズであると考えれる
ので、この発明では、この同期はずれの変化点ではＰＬ
Ｌのリセットをかけないようにするものである。

【００２７】この発明は上述した事項に基づいて構成さ
れている。

【００２８】まず、図１に従い本発明の全体構成につい
て説明する。

【００２９】図１において、１はデータ変化点検出回路
であり、入力されるデジタルデータの１から０或いは０
から１へ変化する変化点を検出し、この結果を同期はず
れ検出回路２及びリセット制御回路５へ供給する。

【００３０】３は同期信号生成カウンタであり、入力さ
れる送信クロックと同期した内部クロックを元周期とす
るカウンタで、このクロックを任意に分周してデータの
受信クロックが作成される。このカウンタ３にリセット
がかかることにより受信データクロックが再生される。
このカウンタ３からのカウンタ値は同期はずれ検出回路
２へ与えられる。

【００３１】同期はずれ検出回路２は、データ変化点検
出回路１で変化点を検出したタイミングをラッチし、こ
の時のカウンタ３の出力により同期はずれの有無を検出
する。即ち、前述したように、変化点が０のタイミング
であれば同期、他のタイミング（１〜Ｆ）にあれば同期
はずれであるとし、その結果をアップダウンカウンタ４
へ与え、アップダウンカウンタ４は同期した場合には＋
１、同期はずれの場合−１を加算する。

【００３２】リセット制御回路５は内部クロック及びデ
ータ変化点検出回路１から変化点を検出したときのカウ
ンタ３の値とカウンタ４の値が入力される。そして、こ
の両者の信号に基づきのリセット信号を生成し、このリ
セット信号を同期信号生成カウンタ３に供給する。即
ち、同期はずれの変化点ではリセットがかからないよう
に制御する。

【００３３】又、このリセット制御回路５の内部にマス
ク回路を備えることにより、任意の連続した同期を受け
たことをカウンタ４の値により判断し、カウンタ４の値
が所定の値、例えば８回同期が存在した場合には、デー
タ変化点は０のタイミングで来ると判断し、データ変化
点を０に補正し、ジッタ、スパイクノイズを削除する。

【００３４】次に図４に従いこの発明の第１のデジタル
検出回路の実施例につき説明する。

【００３５】図４に示すように、受信側の内部クロック
を４ビットのカウンタ３およびデータ変化点検出回路１
のＤ型フリップフロップ１０のトリガ端子に供給すると
ともに、フリップフロップ１０のデータ端子（Ｄ）に受
信したデジタルデータが供給される。

【００３６】さらに、デジタルデータとフリップフロッ
プ１０のＱ出力端子の出力データとの排他的論理和を排
他的論理和回路１１により演算し、排他的論理和回路１
１から同期はずれ検出回路２のラッチ回路２１に、変化
点の位置の検出出力を出力する。

【００３７】一方、同期信号生成カウンタ３は内部クロ
ックを０から１５までカウントすることをくり返し、Ｑ
Ａ、ＱＢ、ＱＣ、ＱＤの出力端子からカウントした値の
パラレルデータを出力する。

【００３８】カウンタ３のＱＡ、ＱＢ、ＱＣ、ＱＤから
のパラレル出力は、同期はずれ検出回路２のラッチ回路
２１とリセット制御回路５の排他的論理和回路５１、５
２、５３、５４へ夫々出力される。そして、排他的論理
和回路５１にはＱＤが、排他的論理和回路５２にはＱＣ
が、排他的論理和回路５３にはＱＢが、排他的論理和回
路５４にはＱＡが夫々出力される。

【００３９】変化点検出回路１の排他的論理和回路１１
から変化点の位置検出出力がラッチ回路２１に与えられ
ると、ラッチ回路２１はその時のカウンタ３の出力をラ
ッチし、そのデータがＮＡＮＤ機能回路２２及び排他的
論理和回路５１、５２、５３、５４に出力される。ＮＡ
ＮＤ機能回路２２へはカウンタ３のＱＡ，ＱＢ，ＱＣ，
ＱＤの出力が入力される。したがって、このＮＡＮＤ機
能回路２２からはＱＡ，ＱＢ，ＱＣ，ＱＤの出力が全て
０の場合のみ、ハイが出力され、それ以外のときはロー
が出力される。即ち、変化点が内部クロックの０のタイ
ミングのときのみＮＡＮＤ機能回路２２から同期がとれ
たとして、カウンタ４を＋１カウントアップする。また
それ以外のときは同期はずれとして、カウンタ４を−１
カウントダウンする。

【００４０】一方、ラッチ回路２１からの出力ＱＡは排
他的論理和回路５１へ，ＱＢは排他的論理和回路５２
へ、ＱＣは排他的論理和回路５３へ，ＱＤは排他的論理
和回路５１へ出力される。その結果排他的論理和回路５
１ではＱＤ，ＱＡ，５２ではＱＣ，ＱＢ、５３ではＱ
Ｂ，ＱＤ，５４ではＱＡ，ＱＤの排他的論理和がとら
れ、この各回路からの出力がＯＲ機能回路５５へ出力さ
れる。このＯＲ機能回路５５からの出力がＯＲ回路５６
の１入力として与えられる。

【００４１】又、カウンタ４からのＱＤ出力がＯＲ回路
５６の他入力として与えられる。このＯＲ回路５６から
の出力が反転され、カウンタ３のリセット信号として供
給される。

【００４２】カウンタ４はこの実施例においては、同期
が８回存在した場合に、ＱＤからハイが出力される。即
ち、８回まではリセットがかかり、８回目はリセットが
かからない。又、ＯＲ機能回路５５により、変化点が０
のタイミング以外はハイが出力されるので、カウンタ４
はリセットがかからない。そして、０のタイミングのと
きのみリセットがかかるように構成されている。したが
って、ジッタやスパイクノイズによる変化点ではリセッ
トがかからない。

【００４３】次に図５に従いこの発明の第２の実施例に
ついて説明する。

【００４４】この実施例は、リセット制御回路５内に、
データ変化点を０のタイミングに補正するマスク回路７
を設けたものである。即ち、カウンタ４からのＱＤ出力
がインバータ６にて反転され、更にマスク回路７を構成
するＡＮＤ機能回路７１、７２、７３、７４の１入力と
して入力される。各ＡＮＤ機能回路の他入力はラッチ回
路２１からの出力が入力される。ＡＮＤ機能回路７１に
はＱＡが、ＡＮＤ機能回路７２にはＱＢが、ＡＮＤ機能
回路７３にはＱＣが、ＡＮＤ機能回路７４にはＱＤが夫
々入力される。

【００４５】前述した図４の構成ではリセット制御回路
５の排他的論理和回路へラッチ回路２１からの出力が入
力されていたが、この実施例ではマスク回路からの出力
が入力される。即ち、ＡＮＤ機能回路７１の出力が排他
的論理和回路５１の１入力として、ＡＮＤ機能回路７２
が排他的論理和回路５２の１入力として、ＡＮＤ機能回
路７３の出力が排他的論理和回路５３の１入力として、
ＡＮＤ機能回路７４の出力が排他的論理和回路５４の１
入力として夫々与えられる。

【００４６】そして、各排他的論理和回路５１、５２、
５３、５４で演算され、その出力が反転されてＯＲ機能
回路５５に入力される。そして、このＯＲ機能回路５５
の出力が反転され、カウンタ３のリセット信号として供
給される。

【００４７】而して、同期が８回存在した場合、データ
変化点は０のタイミングで来ると判断され、マスク回路
７でデータ変化点を０のタイミングに補正される。この
ように任意の連続した同期を受け、０以外のタイミング
がマスク回路７で補正され、ジッタ、スパイクノイズが
削除される。

【００４８】図６に従いこの発明の第３の実施例につき
説明する。

【００４９】この実施例はカウンタ４からの出力を２段
にしてマスクをかけるように構成している。即ち、カウ
ンタ４のＱＤ出力がインバータ６を介して正マスク回路
７５及び負マスク回路７６に入力されると共に、カウン
タ４のＱＤ，ＱＣ出力がＮＯＲ回路８を介して正マスク
回路７５及び負マスク回路７７に入力される。そして、
両マスク回路７５、７６の出力はセレクタ７７にて選択
され、このセレクタ７７から前述した図５のものと同様
に排他的論理和回路５１，５２，５３，５４へ夫々マス
クがかけられたデータが出力される。

【００５０】図７に正常のデータ変化点と負側にずれた
場合と正側にずれた場合のカウンタ３の出力を示す。こ
の図７に示すように、同じ１ビットのずれにしても正方
向では下位１ビットが１に変化にするだけである。これ
に対して、負方向では４ビット全てが１に変化する。し
たがって、例えば３ビットのずれだけを補正するとすれ
ば正方向であれば上位２ビットを固定し下位２ビットの
補正で対応することができるが、負方向の場合には、１
ビットずれれば４ビット全てを変化させ、２ビットずれ
た場合には３ビット変化させるようにに制御する必要が
ある。そのためこの実施例においては、正方向のマスク
回路７５と負方向のマスク回路７６を設け、変化点が正
方向にずれたか負方向にずれたかによって、夫々マスク
回路を選択して０以外のタイミングを０のタイミングに
補正している。

【００５１】図８は、この発明の第４実施例を示してい
る。

【００５２】この実施例は、リセット制御回路５内に、
マスク回路１００とマスク回路１００を制御するマスク
パターン制御回路２００とを設けたものである。

【００５３】そして、これらの回路１００および２００
によって、変化点での同期ずれ幅を次のように修正しよ
うとするものである。すなわち、表１に示すように、ス
テップ０においては、ずれ幅をそのずれ量に係わらず０
に修正する。

【００５４】ステップ１においては、ずれ幅が−４から
＋３の範囲ではずれ幅を０に修正し、ずれ幅が−５から
−８の範囲ではずれ幅を−４に修正し、ずれ幅が＋４か
ら＋７の範囲ではずれ幅を＋４に修正する。

【００５５】ステップ２においては、ずれ幅が−２から
＋１の範囲ではずれ幅を０に修正し、ずれ幅が−３から
−４の範囲ではずれ幅を−２に修正し、ずれ幅が−５か
ら−６の範囲ではずれ幅を−４に修正しずれ幅が−７か
ら−８の範囲ではずれ幅を−６に修正し、ずれ幅が＋２
から＋３の範囲ではずれ幅を＋２に修正し、ずれ幅が＋
４から＋５の範囲ではずれ幅を＋４に修正し、ずれ幅が
＋６から＋７の範囲ではずれ幅を＋６に修正する。

【００５６】ステップ３においては、ずれ幅が−１から
０の範囲ではずれ幅を０に修正し、ずれ幅が−２から−
８の範囲ではずれ幅を１ずつ修正し、ずれ幅が＋１から
＋７の範囲ではずれ幅の修正を行なわない。

【００５７】ステップ４においては、ずれ幅の修正を行
なわない。

【００５８】

【表１】

【００５９】マスク回路１００は、正マスク回路１１０
と負マスク回路１２０とからなる。正マスク回路１１０
は、４つのＡＮＤ機能回路１１１〜１１４で構成されて
いる。ＡＮＤ機能回路１１１の第１入力端子にはラッチ
回路２１の出力ＱＡが、ＡＮＤ機能回路１１２の第１入
力端子にはラッチ回路２１の出力ＱＢが、ＡＮＤ機能回
路１１３の第１入力端子にはラッチ回路２１の出力ＱＣ
が、ＡＮＤ機能回路１１４の第１入力端子にはラッチ回
路２１の出力ＱＤがそれぞれ入力されている。

【００６０】負マスク回路１２０は、４つのＯＲ回路１
２１〜１２４で構成されている。ＯＲ回路１２１の第１
入力端子には正マスク回路１１０のＡＮＤ機能回路１１
１の出力が、ＯＲ回路１２２の第１入力端子には正マス
ク回路１１０のＡＮＤ機能回路１１２の出力が、ＯＲ回
路１２３の第１入力端子には正マスク回路１１０のＡＮ
Ｄ機能回路１１３の出力が、ＯＲ回路１２４の第１入力
端子には正マスク回路１１０のＡＮＤ機能回路１１４の
出力がそれぞれ入力されている。

【００６１】マスクパターン制御回路２００は、カウン
タ４の出力ＱＡが入力するインバータ２０１、カウンタ
４の出力ＱＢが入力するインバータ２０２、カウンタ４
の出力ＱＣが入力するインバータ２０３およびカウンタ
４の出力ＱＤが入力するインバータ２０４を含んでい
る。

【００６２】インバータ２０１の出力は、ＮＡＮＤ機能
回路２１１およびインバータ２３１に入力する。インバ
ータ２０２の出力は、ＮＡＮＤ機能回路２１１、ＮＡＮ
Ｄ機能回路２１２およびインバータ２３２に入力する。
インバータ２０３の出力は、ＡＮＤ機能回路２０６の一
方の入力端子に入力する。インバータ２０４の出力は、
ＡＮＤ機能回路２０６の他方の入力端子に入力する。Ａ
ＮＤ機能回路２０６の出力は、ＮＡＮＤ機能回路２１
１、ＮＡＮＤ機能回路２１２、インバータ２１３および
インバータ２３３に入力する。

【００６３】ＮＡＮＤ機能回路２１１の出力はＮＡＮＤ
回路２２１の一方の入力端子に、ＮＡＮＤ機能回路２１
２の出力はＮＡＮＤ回路２２２の一方の入力端子に、イ
ンバータ２１３の出力はＮＡＮＤ回路２２３の一方の入
力端子に、それぞれ入力する。

【００６４】ＮＡＮＤ回路２２１、２２２および２２３
の他方の入力端子には、ＮＡＮＤ機能回路２０５の出力
が入力する。ＮＡＮＤ機能回路２０５には、ラッチ回路
２１の出力ＱＤとインバータ２０４の出力とが入力す
る。

【００６５】ＮＡＮＤ回路２２１の出力は正マスク回路
１１０のＡＮＤ機能回路１１３およびＡＮＤ機能回路１
１４の第２入力端子に入力する。ＮＡＮＤ回路２２２の
出力は正マスク回路１１０のＡＮＤ機能回路１１２の第
２入力端子に入力する。ＮＡＮＤ回路２２３の出力は正
マスク回路１１０のＡＮＤ機能回路１１１の第２入力端
子に入力する。

【００６６】インバータ２３１の出力はＮＯＲ回路２４
１に、インバータ２３２の出力はＮＯＲ回路２４１およ
びＮＯＲ回路２４２に、インバータ２３３の出力はＮＯ
Ｒ回路２４１、ＮＯＲ回路２４２およびインバータ２４
３に入力する。

【００６７】ＮＯＲ回路２４１の出力はＮＯＲ機能回路
２５１の一方の入力端子に、ＮＯＲ回路２４２の出力は
ＮＯＲ機能回路２５２の一方の入力端子に、インバータ
２４３の出力はＮＯＲ機能回路２５３の一方の入力端子
に、それぞれ入力する。

【００６８】ＮＯＲ機能回路２５１、２５２および２５
３の他方の入力端子には、ＮＡＮＤ機能回路２０５の出
力が入力する。

【００６９】ＮＯＲ機能回路２５１の出力は、負マスク
回路１２０のＯＲ回路１２３およびＯＲ回路１２４の第
２入力端子に入力する。ＮＯＲ機能回路２５２の出力
は、負マスク回路１２０のＯＲ回路１２２の第２入力端
子に入力する。ＮＯＲ機能回路２５３の出力は、負マス
ク回路１２０のＯＲ回路１２１の第２入力端子に入力す
る。

【００７０】ラツチ回路２１の出力ＱＤが「０」のとき
には、ＮＡＮＤ機能回路２０５の出力は、常に「１」と
なる。したがって、ＮＯＲ機能回路２５１〜２５３の出
力は、常に「０」となる。この結果、マスク回路１００
の出力は、正マスク回路１１０の出力となる。

【００７１】ラツチ回路２１の出力ＱＤが１でかつイン
バータ２０４の出力が「１」（カウンタ４の出力ＱＤが
０）のときには、ＮＡＮＤ機能回路２０５の出力は
「０」となる。したがって、ＮＡＮＤ回路２２１〜２２
３の出力は、常に「１」となる。この結果、負マスク回
路１２０のＯＲ回路１２１〜１２４の第１入力端子に
は、ラッチ回路２１の出力ＱＡ〜ＱＤが入力することに
なる。つまり、この場合には、マスク回路１００の出力
は、負マスク回路１２０の出力となる。

【００７２】ラツチ回路２１の出力ＱＤが「１」でかつ
インバータ２０４の出力が「０」（カウンタ４の出力Ｑ
Ｄが「１」）のときには、ＮＡＮＤ機能回路２０５の出
力は、常に「１」となる。したがって、ＮＯＲ機能回路
２５１〜２５３の出力は、常に「０」となる。この結
果、マスク回路１００の出力は、正マスク回路１１０の
出力となる。

【００７３】以下、図８の動作を、カウンタ４のカウン
ト値が０の場合（ステップ０）、１の場合（ステップ
１）、２および３の場合（ステップ２）、４〜７の場合
（ステップ３）、８以上の場合（ステップ４）に分けて
説明する。

【００７４】（１）カウンタ４のカウント値が０の場
合。

【００７５】この場合には、カウンタ４の出力ＱＡ、Ｑ
Ｂ、ＱＣおよびＱＣは、ともに「０」である。したがっ
て、インバータ２０１、２０２、２０３および２０３の
出力が全て「１」となり、ＮＡＮＤ機能回路２１１およ
び２１２ならびにインバータ２１３の出力が全て「０」
となり、ＮＡＮＤ機能回路１２１、１２２および１２３
の出力は常に「１」となる。

【００７６】また、インバータ２３１、２３２および２
３４の出力は「０」となり、ＮＯＲ回路２４１および２
４２ならびにインバータ２４３の出力は「１」となり、
ＮＯＲ機能回路２５１、２５２および２５３の出力は常
に「０」となる。したがって、この場合は、マスク回路
１００からは、ラッチ回路２１の出力ＱＡ〜ＱＤがその
まま出力され、排他的論理和回路５１〜５４に送られ
る。この結果、変化点でカウンタ３にリセツトがかけら
れる。

【００７７】（２）カウンタ４のカウント値が１の場
合。

【００７８】（２−１）ラツチ回路２１の出力ＱＤが
「０」の場合。

【００７９】ラッチ回路２１の出力ＱＤが「０」である
場合には、上述したように、マスク回路１００の出力
は、正マスク回路１１０の出力となる。

【００８０】この場合には、カウンタ４の出力ＱＡが
「１」であり、ＱＢ、ＱＣおよびＱＤは「０」である。
したがって、インバータ２０１の出力が「０」、インバ
ータ２０２、２０３および２０４の出力が「１」とな
り、ＮＡＮＤ機能回路２１１の出力が「１」、ＮＡＮＤ
機能回路２１２およびインバータ２１３の出力が「０」
となる。

【００８１】ラッチ回路２１の出力ＱＤが０である場合
には、ＮＡＮＤ機能回路２０５の出力は「１」なので、
ＮＡＮＤ回路２２１の出力が「０」、ＮＡＮＤ回路２２
２および２２３の出力が「１」となる。

【００８２】したがって、正マスク回路１１０のＡＮＤ
機能回路１１３および１１４の出力は、常に「０」とな
る。また、ＡＮＤ機能回路１１１の出力は、ラッチ回路
２１の出力ＱＡが「１」であれば「１」となり、ラッチ
回路２１の出力ＱＡが「０」であれば「０」となる。同
様に、ＡＮＤ機能回路１１２の出力は、ラッチ回路２１
の出力ＱＢが「１」であれば「１」となり、ラッチ回路
２１の出力ＱＢが「０」であれば「０」となる。

【００８３】この結果、ラッチ回路２１の出力ＱＤ〜Ｑ
Ａで表される２進数が「００００」、「０００１」、
「００１０」、「００１１」のときはマスク回路１００
の出力はそれと同じ２進数である「００００」、「００
０１」、「００１０」、「００１１」となり、カウンタ
３の出力が「００００」、「０００１」、「００１
０」、「００１１」のときカウンタ３がリセットされ
る。したがって、ラッチ回路２１の出力ＱＤ〜ＱＡで表
される２進数が「００００」、「０００１」、「００１
０」、「００１１」のときは、すなわち、その変化点で
の正方向同期ずれ幅が３以下であるときには、その変化
点での同期ずれ幅が零になるように、修正される。

【００８４】ラッチ回路２１の出力ＱＤからＱＡで表さ
れる２進数が「０１００」、「０１０１」、「０１１
０」、「０１１１」のときはマスク回路１００の出力
は、「００００」、「０００１」、「００１０」、「０
０１１」となり、カウンタ３の出力が「００００」、
「０００１」、「００１０」、「００１１」のときカウ
ンタ３がリセットされる。したがって、ラッチ回路２１
の出力ＱＤからＱＡで表される２進数が「０１００」、
「０１０１」、「０１１０」、「０１１１」のときは、
すなわち、その変化点での正方向同期ずれ幅が４以上で
あるときには、そのずれ幅が１０進数で＋４に修正され
る。

【００８５】（２−２）ラツチ回路２１の出力ＱＤが
「１」の場合。

【００８６】ラッチ回路２１の出力ＱＤが「１」である
場合には、上述したように、マスク回路１００の出力
は、負マスク回路１２０の出力となる。

【００８７】この場合には、カウンタ４の出力ＱＡが
「１」であり、ＱＢ、ＱＣおよびＱＤは「０」である。
したがって、インバータ２０１の出力が「０」、インバ
ータ２０２、２０３および２０４の出力が「１」とな
り、インバータ２３１の出力が「１」、インバータ２３
２および２３３の出力が「０」となり、ＮＯＲ回路２４
１の出力が「０」、ＮＯＲ回路２４２およびインバータ
２４３の出力が「１」となる。

【００８８】ラッチ回路２１の出力ＱＤが「１」であ
り、カウンタ４の出力ＱＤが「１」であるので、ＮＡＮ
Ｄ機能回路２０５の出力は「０」となるで、ＮＯＲ機能
回路２５１の出力が「１」、ＮＯＲ機能回路２５２およ
び２５３の出力が「０」となる。

【００８９】したがって、負マスク回路１２０のＯＲ回
路１２３および１２４の出力は、常に「１」となる。ま
た、ＯＲ回路１２１の出力は、ラッチ回路２１の出力Ｑ
Ａが「１」であれば「１」となり、ラッチ回路２１の出
力ＱＡが「０」であれば「０」となる。同様に、ＯＲ回
路１２２の出力は、ラッチ回路２１の出力ＱＢが「１」
であれば「１」となり、ラッチ回路２１の出力ＱＢが
「０」であれば「０」となる。

【００９０】この結果、ラッチ回路２１の出力ＱＤ〜Ｑ
Ａで表される２進数が「１１１１」、「１１１０」、
「１１０１」、「１１００」のときはマスク回路１００
の出力はそれと同じ２進数である「１１１１」、「１１
１０」、「１１０１」、「１１００」となり、カウンタ
３の出力が「１１１１」、「１１１０」、「１１０
１」、「１１００」のときカウンタ３がリセットされ
る。したがって、ラッチ回路２１の出力ＱＤ〜ＱＡで表
される２進数が「１１１１」、「１１１０」、「１１０
１」、「１１００」のときは、すなわち、その変化点で
の負方向同期ずれ幅が４以下であるときには、その変化
点での同期ずれ幅が零になるように、修正される。

【００９１】ラッチ回路２１の出力ＱＤからＱＡで表さ
れる２進数が「１０１１」、「１０１０」、「１００
１」、「１０００」のときはマスク回路１００の出力
は、「１１１１」、「１１１０」、「１１０１」、「１
１００」となり、カウンタ３の出力が「１１１１」、
「１１１０」、「１１０１」、「１１００」のときカウ
ンタ３がリセットされる。したがって、ラッチ回路２１
の出力ＱＤからＱＡで表される２進数が「１０１１」、
「１０１０」、「１００１」、「１０００」のときは、
すなわち、その変化点での負方向同期ずれ幅が５以上で
あるときには、そのずれ幅が−４に修正される。

【００９２】（３）カウンタ４のカウント値が２および
３の場合。

【００９３】（３−１）ラツチ回路２１の出力ＱＤが
「０」の場合。

【００９４】ラッチ回路２１の出力ＱＤが「０」である
場合には、上述したように、マスク回路１００の出力
は、正マスク回路１１０の出力となる。

【００９５】この場合には、カウンタ４の出力ＱＡが
「０」または「１」であり、ＱＢが「１」であり、ＱＣ
およびＱＤは「０」である。したがって、インバータ２
０１の出力が「０」または「１」、インバータ２０２の
出力が「０」、インバータ２０３および２０４の出力が
「１」となり、ＮＡＮＤ機能回路２１１および２１２の
出力が「１」、インバータ２１３の出力が「０」とな
る。

【００９６】ラッチ回路２１の出力ＱＤが０である場合
には、ＮＡＮＤ機能回路２０５の出力は「１」なので、
ＮＡＮＤ回路２２１および２２２の出力が「０」、ＮＡ
ＮＤ回路２２３の出力が「１」となる。

【００９７】したがって、正マスク回路１１０のＡＮＤ
機能回路１１２、１１３および１１４の出力は、常に
「０」となる。また、ＡＮＤ機能回路１１１の出力は、
ラッチ回路２１の出力ＱＡが「１」であれば「１」とな
り、ラッチ回路２１の出力ＱＡが「０」であれば「０」
となる。

【００９８】この結果、ラッチ回路２１の出力ＱＤ〜Ｑ
Ａで表される２進数が「００００」、「０００１」のと
きはマスク回路１００の出力はそれと同じ２進数である
「００００」、「０００１」となり、カウンタ３の出力
が「００００」、「０００１」のときカウンタ３がリセ
ットされる。したがって、ラッチ回路２１の出力ＱＤ〜
ＱＡで表される２進数が「００００」、「０００１」の
ときは、すなわち、その変化点での正方向同期ずれ幅が
１以下であるときには、その変化点での同期ずれ幅が零
になるように、修正される。

【００９９】ラッチ回路２１の出力ＱＤ〜ＱＡで表され
る２進数が「００１０」、「００１１」のときはマスク
回路１００の出力は「００００」、「０００１」とな
り、カウンタ３の出力が「００００」、「０００１」の
ときカウンタ３がリセットされる。したがって、ラッチ
回路２１の出力ＱＤ〜ＱＡで表される２進数が「００１
０」、「００１１」のときは、すなわち、その変化点で
の正方向同期ずれ幅が２および３のときには、その変化
点での同期ずれ幅が＋２になるように、修正される。

【０１００】ラッチ回路２１の出力ＱＤからＱＡで表さ
れる２進数が「０１００」、「０１０１」のときはマス
ク回路１００の出力は、「００００」、「０００１」と
なり、カウンタ３の出力が「００００」、「０００１」
のときカウンタ３がリセットされる。したがって、ラッ
チ回路２１の出力ＱＤからＱＡで表される２進数が「０
１００」、「０１０１」のときは、すなわち、その変化
点での正方向同期ずれ幅が４および５のときには、その
ずれ幅が＋４に修正される。

【０１０１】ラッチ回路２１の出力ＱＤからＱＡで表さ
れる２進数が「０１１０」、「０１１１」のときはマス
ク回路１００の出力は、「００００」、「０００１」と
なり、カウンタ３の出力が「００００」、「０００１」
のときカウンタ３がリセットされる。したがって、ラッ
チ回路２１の出力ＱＤからＱＡで表される２進数が「０
１１０」、「０１１１」のときは、すなわち、その変化
点での正方向同期ずれ幅が６および７のときには、その
ずれ幅が＋６に修正される。

【０１０２】（３−２）ラツチ回路２１の出力ＱＤが
「１」の場合。

【０１０３】ラッチ回路２１の出力ＱＤが「１」である
場合には、上述したように、マスク回路１００の出力
は、負マスク回路１２０の出力となる。

【０１０４】この場合には、カウンタ４の出力ＱＡが
「０」または「１」であり、ＱＢが「１」であり、ＱＣ
およびＱＤは「０」である。したがって、インバータ２
０１の出力が「０」または「１」、インバータ２０２の
出力が「０」、インバータ２０３および２０４の出力が
「１」となり、インバータ２３１の出力が「０」または
「１」、インバータ２３２の出力が「１」、インバータ
２３３の出力が「０」となり、ＮＯＲ回路２４１および
２４２の出力が「０」、インバータ２４３の出力が
「１」となる。

【０１０５】ラッチ回路２１の出力ＱＤが「１」であ
り、カウンタ４の出力ＱＤが「０」であるので、ＮＡＮ
Ｄ機能回路２０５の出力は「０」となるで、ＮＯＲ機能
回路２５１および２５２の出力が「１」、ＮＯＲ機能回
路２５３の出力が「０」となる。

【０１０６】したがって、負マスク回路１２０のＯＲ回
路１２２、１２３および１２４の出力は、常に「１」と
なる。また、ＯＲ回路１２１の出力は、ラッチ回路２１
の出力ＱＡが「１」であれば「１」となり、ラッチ回路
２１の出力ＱＡが「０」であれば「０」となる。

【０１０７】この結果、ラッチ回路２１の出力ＱＤ〜Ｑ
Ａで表される２進数が「１１１１」、「１１１０」のと
きはマスク回路１００の出力はそれと同じ２進数である
「１１１１」、「１１１０」となり、カウンタ３の出力
が「１１１１」、「１１１０」のときカウンタ３がリセ
ットされる。したがって、ラッチ回路２１の出力ＱＤ〜
ＱＡで表される２進数が「１１１１」、「１１１０」の
ときは、すなわち、その変化点での負方向同期ずれ幅が
２以下であるときには、その変化点での同期ずれ幅が零
になるように、修正される。

【０１０８】ラッチ回路２１の出力ＱＤ〜ＱＡで表され
る２進数が「１１０１」、「１１００」のときはマスク
回路１００の出力は「１１１１」、「１１１０」とな
り、カウンタ３の出力が「１１１１」、「１１１０」の
ときカウンタ３がリセットされる。したがって、ラッチ
回路２１の出力ＱＤ〜ＱＡで表される２進数が「１１０
１」、「１１００」のときは、すなわち、その変化点で
の負方向同期ずれ幅が３または４のときには、そのずれ
幅が−２に修正される。

【０１０９】ラッチ回路２１の出力ＱＤからＱＡで表さ
れる２進数が「１０１１」、「１０１０」のときはマス
ク回路１００の出力は、「１１１１」、「１１１０」と
なり、カウンタ３の出力が「１１１１」、「１１１０」
のときカウンタ３がリセットされる。したがって、ラッ
チ回路２１の出力ＱＤからＱＡで表される２進数が「１
０１１」、「１０１０」のときは、すなわち、その変化
点での負方向同期ずれ幅が５または６のときには、その
ずれ幅が−４に修正される。

【０１１０】ラッチ回路２１の出力ＱＤからＱＡで表さ
れる２進数が「１００１」、「１０００」のときはマス
ク回路１００の出力は、「１１１１」、「１１１０」と
なり、カウンタ３の出力が「１１１１」、「１１１０」
のときカウンタ３がリセットされる。したがって、ラッ
チ回路２１の出力ＱＤからＱＡで表される２進数が「１
００１」、「１０００」のときは、すなわち、その変化
点での負方向同期ずれ幅が７または８のときには、その
ずれ幅が−６に修正される。

【０１１１】（４）カウンタ４のカウント値が４〜７の
場合。

【０１１２】（４−１）ラツチ回路２１の出力ＱＤが
「０」の場合。

【０１１３】ラッチ回路２１の出力ＱＤが「０」である
場合には、上述したように、マスク回路１００の出力
は、正マスク回路１１０の出力となる。

【０１１４】この場合には、カウンタ４の出力ＱＡおよ
びＱＢが「０」または「１」であり、ＱＣが「１」であ
り、ＱＤが「０」である。したがって、インバータ２０
１および２０２の出力が「０」または「１」、インバー
タ２０３の出力が「０」、インバータ２０４の出力が
「１」となり、ＮＡＮＤ機能回路２１１および２１２な
らびにインバータ２１３の出力が「１」となる。

【０１１５】ラッチ回路２１の出力ＱＤが０である場合
には、ＮＡＮＤ機能回路２０５の出力は「１」なので、
ＮＡＮＤ回路２２１、２２２およびＮＡＮＤ回路２２３
の出力が「０」となる。

【０１１６】したがって、正マスク回路１１０のＡＮＤ
機能回路１１２、１１３、１１４および１１５の出力
は、常に「０」となる。

【０１１７】この結果、ラッチ回路２１の出力ＱＤ〜Ｑ
Ａで表される２進数が「００００」〜「０１１１」のと
きは、マスク回路１００の出力は「００００」となり、
カウンタ３の出力が「００００」のときカウンタ３がリ
セットされる。したがって、ラッチ回路２１の出力ＱＤ
〜ＱＡで表される２進数が「００００」〜「０１１１」
のときは、すなわち、その変化点での同期ずれが正方向
同期ずれであるときには、その変化点での同期ずれ幅は
修正されない。

【０１１８】（４−２）ラツチ回路２１の出力ＱＤが
「１」の場合。

【０１１９】ラッチ回路２１の出力ＱＤが「１」である
場合には、上述したように、マスク回路１００の出力
は、負マスク回路１２０の出力となる。

【０１２０】この場合には、カウンタ４の出力ＱＡおよ
びＱＢが「０」または「１」であり、ＱＣが「１」であ
り、ＱＤが「０」である。したがって、インバータ２０
１および２０２の出力が「０」または「１」、インバー
タ２０３の出力が「０」、インバータ２０４の出力が
「１」となり、インバータ２３１および２３２の出力が
「０」または「１」、インバータ２３３の出力が「１」
となり、ＮＯＲ回路２４１および２４２ならびにインバ
ータ２４３の出力が「０」となる。

【０１２１】ラッチ回路２１の出力ＱＤが「１」であ
り、カウンタ４の出力ＱＤが「０」であるので、ＮＡＮ
Ｄ機能回路２０５の出力は「０」となるで、ＮＯＲ機能
回路２５１、２５２および２５３の出力が「１」とな
る。

【０１２２】したがって、負マスク回路１２０のＯＲ回
路１２２、１２３、１２４および１２５の出力は、常に
「１」となる。

【０１２３】この結果、ラッチ回路２１の出力ＱＤ〜Ｑ
Ａで表される２進数が「１０００」〜「１１１１」のと
きはマスク回路１００の出力は「１１１１」となり、カ
ウンタ３の出力が「１１１１」のときカウンタ３がリセ
ットされる。したがって、ラッチ回路２１の出力ＱＤ〜
ＱＡで表される２進数が「１０００」〜「１１１１」の
ときは、すなわち、その変化点での同期ずれが負方向で
あるときには、その変化点での同期ずれ幅が１ずつ修正
される。

【０１２４】（５）カウンタ４のカウント値が８以上の
場合。

【０１２５】（５−１）ラツチ回路２１の出力ＱＤが
「０」の場合。

【０１２６】この場合には、カウンタ４の出力ＱＡ、Ｑ
ＢおよびＱＣが「０」または「１」となり、ＱＤが
「１」となるが、ＡＮＤ機能回路２０６の出力は「０」
となるので、上記（４−１）の動作と同じとなる。

【０１２７】したがって、ラッチ回路２１の出力ＱＤ〜
ＱＡで表される２進数が「００００」〜「０１１１」の
ときは、すなわち、その変化点での同期ずれが正方向同
期ずれであるときには、その変化点での同期ずれ幅は修
正されない。

【０１２８】（５−２）ラツチ回路２１の出力ＱＤが
「１」の場合。

【０１２９】この場合には、ＮＡＮＤ機能回路２０５の
出力が「１」となるのでＮＯＲ機能回路２５１〜２５３
の出力は、常に０となる。この結果、マスク回路１００
の出力は、正マスク回路１１０の出力となる。

【０１３０】したがって、ラッチ回路２１の出力ＱＤ〜
ＱＡで表される２進数が「１０００」〜「１１１１」の
ときも、すなわち、その変化点での同期ずれが負方向同
期ずれであるときにも、その変化点での同期ずれ幅は修
正されない。

【０１３１】この第４実施例によれば、ノイズによる誤
動作の発生を少なくし、しかも変化点の変化に同期回路
を追従させることができる。上記の例でいえば、ステッ
プ１ではずれ幅が−４から＋３の範囲で入力信号に同期
回路を追従させており、ノイズによる誤差発生幅も−４
から＋３の範囲内となる。ステップ２ではずれ幅が−２
から＋１の範囲で入力信号に同期回路を追従させてお
り、ノイズによる誤差発生幅も−２から＋１の範囲内と
なる。ステップ３ではずれ幅が−１から０の範囲で入力
信号に同期回路を追従させており、ノイズによる誤差発
生幅も−１から０の範囲内となる。

【０１３２】上述した第１〜第４の実施例までのデジタ
ルデータ検出回路は、同期信号生成カウンタのリセット
信号を供給するリセット制御回路を制御してスパイクや
ノイズジッタの影響を排除し、データの検出のエラー発
生を防止するように構成したものである。

【０１３３】この発明の第５の実施例では、データの変
化点検出回路でノイズの場合にはデータ変化点として検
出しないように制御し、ノイズの影響を排除したもので
ある。

【０１３４】この第５の実施例につき図９ないし図１３
に従い説明する。図９はこの第５の実施例に係るデジタ
ルデータ検出回路の構成を示すブロック図、図１０はこ
の第５の実施例に適用されるデータ変化点検出回路を示
す回路図、図１１は、図１０の変化点検出回路に用いら
れるモジュールの回路図である。図１２および図１３は
第５の実施例のタイミングチャートであり、図１２は同
期はずれ頻度が最大の時から夫々頻度が減少した時を示
し、図１４は同期はずれ頻度が最小の時を示す。

【０１３５】まず、図９に従いこの発明の第５の実施例
の全体構成について説明する。図９において、３は同期
信号生成カウンタであり、入力される内部クロックを元
周期とするカウンタで、このクロックを任意に分周して
データの受信クロックを作成する。このカウンタ３にリ
セットがかかることにより受信データクロックが再生さ
れる。

【０１３６】４０は同期はずれ頻度検出回路であり、前
述した第１〜第４の実施例に示す同期はずれ検出回路２
により検出した同期はずれ信号あるいはリンク接続のハ
ードまたはソフトからなるマネージャーより与えられる
同期はずれ信号に基いて、同期はずれの頻度を表わす信
号ＭＡ〜ＭＣを作成し、後述するデータ変化点検出回路
３０へ供給する。

【０１３７】この同期はずれの頻度を表わす信号ＭＡ〜
ＭＣ信号は、本実施例においては、同期はずれの頻度の
高い順に、（ＭＡ、ＭＢ、ＭＣ）＝（Ｈ、Ｈ、Ｈ）、
（Ｈ、Ｈ、Ｌ）、（Ｈ、Ｌ、Ｌ）、（Ｌ、Ｌ、Ｌ）と４
段階に変化する。ここで云う頻度とは、例えばある一定
時間に何回同期はずれを起こしたかということを計数カ
ウンタにて計数した値をモディファイしたものを用いる
ことができる。

【０１３８】データ変化点検出回路３０は内部クロック
により、入力されるデジタルデータ（ＤＩＮ）をサンプ
リングして、同期はずれ頻度検出回路４０からの出力信
号ＭＡ〜ＭＣに対応して、ノイズの判定幅を変化させ
る。そして、入力されたデータがノイズであるか受信デ
ータであるかを判定し、受信データならば、ＡＮＳ信号
が”Ｌ”→”Ｈ”又は”Ｈ”→”Ｌ”に変化し、リセッ
ト制御回路５へ供給する。

【０１３９】リセット制御回路５は内部クロック及びデ
ータ変化点検出回路３０からのＡＮＳ信号が入力され
る。そして、ＡＮＳ信号からワンショットのＬパルスの
リセット信号を生成し、このリセット信号を同期信号生
成カウンタ３に供給する。同期信号生成カウンタ１は前
述したように、このリセット信号により、リセットがか
かると、内部クロックに同期した受信データクロックを
再生し、出力する。

【０１４０】さて、この第５の実施例の特徴とするとこ
ろは、上述したデータ変化点検出回路３０の構成にあ
る。図１０ないし図１３に従いデータ変化点検出回路３
０並びにこの第５の実施例の動作について更に説明す
る。

【０１４１】尚、図１２の信号名（ＤＩＮ、内部クロッ
ク、ＡＮＳ）及びノード信号Ａ〜Ｇは図１０に示した符
号と夫々対応している。

【０１４２】データ変化点検出回路３０には、図１２
（ａ）に示す内部クロック及び図１２（ｂ）に示すデジ
タルデータ（ＤＩＮ）が入力される。この両信号はデー
タ変化点検出回路３０の第１のＤ型フリップフロップ３
１に入力される。即ち、第１のＤ型フリップフロップ３
１のＤ端子に、デジタルデータ（ＤＩＮ）が入力され、
トリガ端子に内部クロックが入力される。この第１のＤ
型フリップフロップ３１のＱ端子から図１２（ｃ）に示
すデータ信号Ａが出力される。この第１のＤ型フリップ
フロップ３１のＱ端子からの出力が第２のＤ型フリップ
フロップ３２のＤ端子に供給され、又第２のＤ型フリッ
プフロップ３２のトリガ端子に内部クロックが入力され
る。

【０１４３】この第２のＤ型フリップフロップ３２のＱ
端子からは、図１２（ｄ）に示すデータ信号Ｂが出力さ
れ、この第２のＤ型フリップフロップ３２のＱ端子出力
が第３のＤ型フリップフロップ３３のＤ端子に供給さ
れ、又第３のＤ型フリップフロップ３３のトリガ端子に
は内部クロックが入力される。

【０１４４】この第３のＤ型フリップフロップ３３のＱ
端子からは、図１２（ｅ）に示すデータ信号Ｃが出力さ
れ、この第３のＤ型フリップフロップ３３のＱ端子出力
が第４のＤ型フリップフロップ３４のＤ端子に供給さ
れ、又第４のＤ型フリップフロップ３４のトリガ端子に
は内部クロックが入力される。そして、第４のフリップ
フロップ３４のＱ端子から図１２（ｆ）に示すデータ信
号Ｄが出力される。尚、デジタルデータには図１２
（ａ）に示すように、グリッジノイズ（Ｎ）が混入して
おり、このクロックに周期したノイズ（Ｎ）も各フリッ
プフロップ３１、３２、３３、３４により伝搬される。

【０１４５】また、第１のフリップフロップ３１のＱ端
子からの出力は排他的論理和回路３５の一入力とアンド
回路３６およびノア回路３７に与えられる。

【０１４６】そして、排他的論理和回路３５の他入力に
は、変化点の検出信号ＡＮＳが与えられ、この排他的論
理和３５から図１２（ｈ）に示す信号Ｆが出力される。

【０１４７】一方、同期はずれ頻度検出回路４０からの
出力信号ＭＡ〜ＭＣは夫々モジュール回路６１、６２、
６３のＳ端子に与えられる。そして、モジュール回路６
１、６２、６３のＤＡ端子には、第２、３、４のフリッ
プフロップ３２、３３、３４のＱ端子からの出力が夫々
入力される。即ち、モジュール回路６１には第２のフリ
ップフロップ３２のＱ端子出力が、モジュール回路６２
には第３のフリップフロップ３３のＱ端子出力が、モジ
ュール回路６３には第２のフリップフロップ３４のＱ端
子出力が夫々入力される。そして、このモジュール回路
６１、６２、６３からＨＱ、ＬＱの信号が夫々出力さ
れ、各ＨＱ端子からの出力はアンド回路３６に入力さ
れ、各ＬＱ端子からの出力はノア回路３７に入力され
る。

【０１４８】モジュール回路６１、６２、６３は図１１
に示すように、２つのアンド回路６５、６６及びインバ
ータ６７により構成され、ＤＡ端子に入力された信号が
アンド回路６３へ入力されると共に、アンド回路６６へ
インバータ６７を介して、ＤＡ端子の信号の反転信号が
入力される。また、Ｓ端子に入力された信号はアンド回
路６５、６６に夫々入力される。アンド回路６５からは
ＬＱの信号が、アンド回路６６からはＨＱの信号が夫々
出力される。

【０１４９】而して、モジュール回路６１、６２、６３
のＨＱの出力は、フリップフロップからの出力が’Ｌ’
で同期はずれ頻度検出回路４０からの信号ＭＡ、ＭＢ、
又ＭＣが’Ｈ’のときに’Ｈ’となりその他の場合は’
Ｌ’となる。また、ＬＱの出力は、フリップフロップか
らの出力が’Ｈ’で同期はずれ頻度検出回路３からの信
号ＭＡ、ＭＢ、又ＭＣが’Ｈ’のときに’Ｈ’となりそ
の他の場合は’Ｌ’となる。

【０１５０】そして、アンド回路３６及びノア回路３７
の出力はオア回路３８に入力される。従って、このオア
回路３８からは図１２（ｇ）に示す同期はずれ頻度検出
回路４０からの信号に応じたパルス幅の信号Ｅが出力さ
れる。

【０１５１】このオア回路３８からの出力はアンド回路
３９に入力され、このアンド回路３９には更に排他的論
理和回路３５からの出力が入力される。このアンド回路
３９からの出力がフリップフロップ４１のＤ端子に入力
される。また、このフリップフロップ４１のトリガ端子
には内部クロックがインバータ４３を介して入力され
る。そして、このフリップフロップ４１のＱ端子から図
１２（ｉ）に示す同期はずれ頻度検出回路４０からの信
号に応じたパルス幅の信号Ｇが出力され、この信号Ｇが
フリップフロップ４２のトリガ端子に供給される。この
フリップフロップ４２のＤ端子には＊Ｑ出力が帰還入力
され、Ｑ端子より図１２（ｊ）に示す変化点検出出力Ａ
ＮＳが出力される。

【０１５２】尚、上述した各フリップフロップのリセッ
ト端子ＲＢにはリセット信号にＲＳＴＢが入力されるよ
う構成されている。

【０１５３】而して、図１２の実線で示した波形は（Ｍ
Ａ、ＭＢ、ＭＣ）＝（Ｈ、Ｈ、Ｈ）［同期はずれ頻度最
大］の時のものを示し、、点線２は、（ＭＡ、ＭＢ、Ｍ
Ｃ）＝（Ｈ、Ｌ、Ｌ）、点線３は、（ＭＡ、ＭＢ、Ｍ
Ｃ）＝（Ｈ、Ｈ、Ｌ）の時のものを夫々示すものであ
る。

【０１５４】更に、図１３には、（ＭＡ、ＭＢ、ＭＣ）
＝（Ｌ、Ｌ、Ｌ）［同期はずれ頻度最小］の時の波形が
示されている。

【０１５５】図１２から同期はずれ頻度が低くなると実
線→点線３→点線２に波形が変わり周波数追従性が良く
なる。

【０１５６】又、図１３のように同期はずれ頻度が最小
の時に、図１２に示すようなグリッジノイズ（Ｎ）が入
力されると、それを拾ってＡＮＳ信号を変化させてしま
う。そこで、この実施例では、図１２のような幅を持つ
グリッジノイズが多く入る回線ではその同期はずれ頻度
に応じて、自動的に（ＭＡ、ＭＢ、ＭＣ）＝（Ｈ、Ｌ、
Ｌ）、（ＭＡ、ＭＢ、ＭＣ）＝（Ｈ、Ｈ、Ｌ）又は（Ｍ
Ａ、ＭＢ、ＭＣ）＝（Ｈ、Ｈ、Ｈ）が選択されることに
より、ノイズの影響がなくなり安定する。

【０１５７】尚、上述した実施例においては同期はずれ
頻度検出回路４０からの出力を３ビットで構成し、４種
類の頻度の状態の場合について説明したが、更に多くの
場合分けをする場合には、出力ビット数を多くするよう
に構成すれば良い。この場合には、データ変化点検出回
路３０のフリップフロップ並びにモジュール回路をその
分だけ増やすことにより容易に対応できる。

【０１５８】

【発明の効果】以上説明したように、この発明による第
１のデジタルデータ検出回路および検出方法によれば、
同期はずれの有無が何回出現したかを計数するカウンタ
の出力とデータ変化点検出回路の出力に基いて、リセッ
トのタイミング制御することにより、ジッタ、スパイク
ノイズが削減され、安定したＰＬＬ信号を与えることが
できる。

【０１５９】又、連続した同期を受けた場合、０以外の
タイミングをマスク回路で補正することにより、ジッ
タ、スパイクノイズが削減される。

【０１６０】この発明による第２のデジタルデータの検
出回路によれば、ノイズによる誤動作の発生を少なく
し、しかも変化点の変化に同期回路を追従させることが
できる。

【０１６１】この発明による第３のデジタルデータの検
出回路によれば、ノイズ判定のパルス幅を同期はずれの
頻度に応じて選択することにより、ノイズの大きさに応
じてデジタルデータのサンプリング数が調整される。従
って、周波数追従性とノイズ除去のトレードオフが解消
され、いかなる回線環境においても使用することができ
る。

【図面の簡単な説明】

【図１】この発明に係るデジタルデータ検出回路の構成
を示すブロック図である。

【図２】任意の一定周期にある基本クロックに基づく出
力データ及び入力データの関係を示すタイミングチャー
トである。

【図３】基本クロックの１周期を１６分割にした関係を
示すタイミングチャートである。

【図４】この発明の第１の実施例を示す回路図である。

【図５】この発明の第２の実施例を示す回路図である。

【図６】この発明の第３の実施例を示す回路図である。

【図７】正常のタイミングで同期したカウンタの値と正
方向と負方向に夫々ずれた場合の関係を示す図である。

【図８】この発明の第４の実施例を示す回路図である。

【図９】この発明の第５の実施例に係るデジタルデータ
検出回路の構成を示すブロック図である。

【図１０】この発明の第５の実施例に適用されるデータ
変化点検出回路を示す回路図である。

【図１１】図１０の変化点検出回路に用いられるモジュ
ールの回路図である。

【図１２】この発明の第５の実施例において、同期はず
れ頻度が最大の時から夫々頻度が減少した時のタイミン
グチャートである。

【図１３】この発明の第５の実施例において、同期はず
れ頻度が最小の時のタイミングチャートである。

【符号の説明】

１データ変化点検出回路２同期はずれ検出回路３同期信号生成カウンタ４カウンタ５リセット制御回路３０データ変化点検出回路４０同期はずれ頻度検出回路１００マスク回路２００マスクパターン制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者福井良東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者今井幸弘東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者佐藤豊東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者山田吉輝東京都大田区中馬込１丁目３番６号株式会社リコー内 (56)参考文献特開昭60−245351（ＪＰ，Ａ) 特開平２−2716（ＪＰ，Ａ) 特開平３−45036（ＪＰ，Ａ) 特開平３−76336（ＪＰ，Ａ) 実開平３−123338（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/027

Claims

(57)【特許請求の範囲】

【請求項１】デジタルデータのビット毎に、内部クロ
ックに同期した受信クロックを形成し、デジタルデータ
の内容を検出するデジタルデータの検出回路であって、
デジタルデータが１から０あるいは０から１へ変化する
変化点を検出するデータ変化点検出回路と、上記変化点
が内部クロックと同期したタイミングで出現しているか
否か判定する同期はずれ検出回路と、同期はずれの有無
が何回出現したか計数するカウンタと、内部クロックで
同期信号を生成する同期信号生成カウンタと、前記デー
タ変化点検出回路及びカウンタ出力に応じて前記同期信
号生成カウンタのリセットのタイミングを制御するリセ
ット制御回路と、を備えてなるデジタルデータの検出回
路。
【請求項２】前記カウンタの出力に応じて、０以外の
タイミングで出現した上記変化点を０のタイミングに補
正するマスク回路を上記リセット制御回路に設けたこと
を特徴とする請求項第１に記載したデジタルデータの検
出回路。
【請求項３】上記マスク回路を正方向に変化点のタイ
ミングがずれた場合にタイミング補正する正マスク回路
と、負方向に変化点のタイミングがずれた場合にタイミ
ング補正する負マスク回路との２段構成にしたことを特
徴とする請求項第２に記載したデジタルデータの検出回
路。
【請求項４】デジタルデータのビット毎に内部クロッ
クに同期した受信クロックを形成し、この受信クロック
に基いてデジタルデータの内容を検出するデジタルデー
タの検出方法であって、上記デジタルデータが１から０
あるいは０から１へ変化する変化点を検出し、この変化
点が内部クロックと同期しているか否か判定するととも
に、この同期はずれの有無が何回出現したか計数し、こ
の計数結果に対応して、上記変化点の位置から受信クロ
ックを形成するタイミングを制御することを特徴とする
デジタルデータの検出方法。
【請求項５】デジタルデータのビット毎に、内部クロ
ックに同期した受信クロックを形成し、デジタルデータ
の内容を検出するデジタルデータの検出回路であって、
内部クロックで同期信号を生成する同期信号生成カウン
タと、デジタルデータが１から０あるいは０から１へ変
化する変化点を検出するデータ変化点検出回路と、デー
タ変化点検出回路によって変化点が検出された時点での
同期信号生成カウンタの出力が入力され、入力信号のビ
ットをマスクするためのマスク回路と、マスク回路の入
力信号の全ビツトのうち、マスクするビットを決定する
マスクパターン制御回路と、マスク回路の出力に基づい
て前記同期信号生成カウンタのリセットのタイミングを
制御するリセット制御回路とを備え、マスクパターン制
御回路が変化点のタイミングのずれ量に応じて、マスク
するビットを変更するようにマスク回路を制御するもの
であることを特徴とするデジタルデータの検出回路。
【請求項６】マスクパターン制御回路が、変化点のタ
イミングのずれ量に応じてマスクするビットを変更する
ための複数種類のマスクパターンを発生しうるものであ
り、所与の指定信号により指定されたマスクパターンに
もとづいてマスク回路を制御することを特徴とするデジ
タルデータの検出回路。
【請求項７】デジタルデータのビット毎に、内部クロ
ックに同期した受信クロックを形成し、デジタルデータ
の内容を検出するデジタルデータの検出回路であって、
内部クロックで同期信号を生成する同期信号生成カウン
タと、同期はずれが一定期間に何度出現したか検出し、
その頻度に応じた信号を出力する同期はずれ頻度検出回
路と、この回路からの出力に応じてノイズ判定幅を変化
し、この判定幅以下のパルス幅のノイズを無視し、デジ
タルデータが１から０あるいは０から１へ変化する変化
点を検出する変化点検出回路と、この変化点検出回路の
出力に応じて、前記同期信号生成カウンタのリセットの
タイミングを制御するリセット制御回路と、を備えてな
るデジタルデータの検出回路。