DE19740255C2

DE19740255C2 - Abtastschaltung für Digitalsignale mit hohen Datenraten

Info

Publication number: DE19740255C2
Application number: DE19740255A
Authority: DE
Inventors: Juergen Heiles
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-09-12
Filing date: 1997-09-12
Publication date: 2000-02-10
Anticipated expiration: 2017-09-13
Also published as: US6100737A; DE19740255A1

Description

Die Erfindung betrifft eine Abtastschaltung für Digital signale mit hohen Datenraten.

Digitalisierte Empfangssignale sollen möglichst optimal abgetastet werden, um auch bei Signalverzerrungen Fehler zu vermeiden. Aus der deutschen Offenlegungsschrift DE 44 43 416 A1 ist ein Phasendetektor bekannt, der das empfangene Datensignal mit einem Abtastsignal vergleicht und hieraus ein Regelkriterium für einen Oszillator gewinnt, der das von den Empfangsdaten abgeleitete Abtastsignal liefert.

Bei einer in der europäischen Offenlegungsschrift 0 334 194 beschriebenen Anordnung zur fortlaufenden Anpassung der Phase eines binären Datensignals an einem Takt werden Hilfstakte gleicher Frequenz und gleicher Phasenabstände erzeugt. Von diesen Hilfstakten wird jeweils der ausgewählt, der das empfangene Datensignal am optimalsten abtastet.

Aufgabe der Erfindung ist es, eine Abtastschaltung anzugeben, die nur einen einzigen Hilfstakt benötigt und rein digital realisiert werden kann.

Diese Aufgabe wird durch die in Anspruch 1 angegebene Ab tastschaltung gelöst.

Der besondere Vorteil dieser Abtastschaltung ist ihre ein fache Realisierbarkeit. Da sie rein digital arbeitet, ist kein Abgleich notwendig. Die Schaltung wird besonders ein fach, wenn sie als Restart-Synchronisierung ausgeführt wird, bei der der Oszillator von den Flanken des Digitalsignals getriggert wird. Hierdurch erfolgt eine korrekte Abtastung bereits nach der ersten ausgewerteten Flanke des Digitalsignals.

Die Schaltung kann auch für ternäre Signale verwendet werden, bei denen positive und negative Impulse separaten Abtastschaltungen zugeführt werden.

Ein Ausführungsbeispiel der Erfindung wird anhand von Figuren näher erläutert.

Es zeigen

Fig. 1 ein Prinzipschaltbild der Abtastschaltung,

Fig. 2 ein Impulsdiagramm,

Fig. 3 eine ausgeführte Schaltung,

Fig. 4 einen digitalen Oszillators und

Fig. 5 eine Abtastschaltung für ein ternäres Digitalsignal.

Die in Fig. 1 dargestellte Abtastschaltung enthält eine Reihenschaltung einer Abtaststufe ET, eines Flankendiskri minators FD und einer Taktanpassungsstufe TA. Außerdem ist ein digitaler Oszillator DTO vorgesehen, der von dem Flan kendiskriminator gesteuert wird. Den Funktionseinheiten wird ein Hilfstaktsignal HT zugeführt; der Taktanpassungsstufe wird zumindest ein vom digitalen Oszillator erzeugtes Datentaktsignal DT zusätzlich zugeführt.

Die Funktion der Abtastschaltung wird anhand des in Fig. 2 dargestellten Impulsdiagrammes näher erläutert. Das am Eingang der Abtaststufe ET anliegende binäre Digitalsignal D wird mit dem positiven Flanken des Hilfstaktsignals HT abgetastet und liegt als abgetastetes Digitalsignal D1 am Eingang des Flankendiskriminators FD an. Dieser verzögert das Digitalsignal um eine Hilfstaktperiode und erzeugt entweder bei jeder oder auch bei nur einer - beispielsweise positiven - Flanke des Digitalsignals einen Steuerimpuls SET, dessen Dauer der einer Taktperiode des Hilfstaktsignales entspricht. Am Ende des Steuerimpulses SET wird mit der folgenden positiven Flanke des Hilfstaktsignals der digitale Oszillator auf einen bestimmten Wert gesetzt, um nach einer vorbestimmten Dauer TD eine wirksame positive Flanke des Datentaktsignals DT zu erzeugen. Mit dieser Impulsflanke und den folgenden positiven Impulsflanken werden die einzelnen Datenbits des verzögerten Digitalsignal D2 etwa in der Mitte abgetastet und so ein korrekt abgetastetes Ausgangssignal DA abgeben.

In Fig. 3 ist eine einfache Schaltungsausführung der Ab tasteinrichtung dargestellt.

Die Abtaststufe ET ist in ihrer einfachsten Varante als D- Kippstufe FF1 realisiert.

Den Flankendiskriminator bildet eine D-Kippstufe FF2, an deren Dateneingang und deren Ausgang die Eingänge eines Gatters GA angeschaltet sind. Wird ein Setz-Impuls nur bei einer Flanke erzeugt, dann kann ein Gatter verwendet werden, das eine UND-Funktion oder eine ODER-Funktion realisiert; sollen dagegen beide Flanken des Datensignals den Oszillator triggern, wird ein Gatter mit einer Exklusiv-ODER-Funktion verwendet.

Dem Flankendiskriminator ist als Teil der Taktanpassungsstufe eine dritte D-Kippstufe FF3 nachgeschaltet, die lediglich als Verzögerungsglied dient. Das Datentaktsignal DT wird hier als Enable-Signals für die Abtastkippstufe FFA verwendet, die das nochmals verzögerte Digitalsignal D3 mit dem Hilfstaktsignal abtastet und das Ausgangssignal D4 (entspricht in Fig. 2 dem Ausgangssignal DA der Schaltung nach Fig. 1) abgibt.

Hierdurch kann die gesamte Abtastschaltung in synchroner Technik ausgeführt werden.

Bei diesem voll synchronen Design wird nur ein einziges Taktsignal verwendet, das Hilfstaktsignal HT. Je nach Schaltungsausführung und abhängig vom Frequenzverhältnis des Hilfstaktsignals zum Digitalsignal bzw. dem entsprechenden Datentaktsignal kann die Taktanpassungsstufe auch mehrere dem Flankendiskriminator nachgeschaltete Verzögerungsglieder enthalten, um das mehrfach verzögerte Digitalsignal in einer Abtastkippstufe FFA korrekt abzutasten.

Das Datentaktsignal DT dient zur Weiterverarbeitung der Ausgangsdaten.

In Fig. 4 ist der digitale Oszillator DTO detailliert dargestellt. Er enthält ein Speicherglied ST, dessen Dateneingang D1 die Reihenschaltung eines ersten Multiplexers MUX1, eines Addierers ADD und eines zweiten Multiplexers MUX2 vorgeschaltet ist. Der Ausgang des Speichergliedes ist mit einem zweiten Eingang des Addierers ADD und mit einem Vergleicher VG verbunden.

Der digitale Oszillator verwendet das Prinzip einer Sigma- Delta-Modulation. Dieses erlaubt das Erzeugen der nominalen Taktfrequenz des Datentaktsignals auch dann, wenn die Frequenz des Hilfstaktsignals kein ganzzahliges Vielfaches der Frequenz des Datentaktes ist.

Zunächst soll das Prinzip erläutert werden.

Beim Auftreten einer Flanke des Digitalsignals D wird ein Steuerimpuls erzeugt, der bewirkt, daß über den zweiten Multiplexer MUX2 ein Anfangswert AW in das Speicherglied übernommen wird. Mit dem nächsten Impuls des Hilfstaktsignals HT wird zum Ausgangswert A(n) des Speichergliedes ST ein erster Eingangswert W1 im Addierer ADD hinzuaddiert und der Wert A(n + 1) eingespeichert. Mit jedem weiteren Impuls des Hilstaktsignals wird erneut der erste Eingangswert W1 addiert, bis eine Schwelle überschritten wird und das Datentaktsignal auf die logische Eins geht. Dies wird von einem Vergleicher VG überwacht. Nach Überschreiten dieser Schwelle erfolgt die Subtraktion eines zweiten Eingangswertes W2, wodurch der Schwellwert wieder unterschritten wird usw. Nach dem in Fig. 2 dargestelltem Zeitdiagramm wird der Schwellwert bereits nach dem Einspeichern des Anfangswertes AW und der Addition eines Eingangswertes W1 überschritten, durch die Addition des zweiten negativen Eingangswerts wieder unterschritten, durch Addition des ersten Eingangswertes wieder überschritten usw. Die minimale Periode des Datentaktsignals T umfasst zwei Perioden des Hilfstaktsignals.

Je nach den Erfordernissen und dem Verhältnis der Hilfstaktperiode zu einer Datenbitperiode kann der erste Eingangswert und der Anfangswert so bemessen sein, daß zum Anfangswert einer oder mehrere erste Eingangswerte addiert werden müssen, bevor der Schwellwert überschritten wird und so eine mehrere Taktperioden des Hilfstaktsignals betragende Verzögerungszeit TD erzeugt wird.

Wenn das empfangene Datensignal keinen Zustandswechsel aufweist und damit kein Steuerimpuls SET erzeugt wird, wird die Addition der positiven und negativen Eingangswerte fortgesetzt und so das Datentaktsignal erzeugt.

Die Eingangswerte sind immer so bemessen, daß das Daten taktsignal im Mittel der Frequenz des Digitalsignals ent spricht. Die einzelnen Taktperioden variieren aber, da sie nur im Raster des Hilfstaktsignals auftreten können.

Der digitale Oszillator kann einfach den Erfordernissen angepaßt werden. Es wird zunächst ein ganzzahlige Verhältnis W1/W entsprechen der Frequenz eines Datentaktesignals zur Frequenz des Hilfstaktsignals f_D/f_HT festgelegt. Als Schwellwert wird W verwendet. Als erster Eingangswert W1 wird der Zähler und als zweiter Eingangswert W2 wird die Differenz W1 - W festgelegt.

Soll ein mehrere Hilfstaktperioden langes möglichst symme trisches Datentaktsignal erzeugt werden, sind zwei Schwellwerte erforderlich.

Es ist auch möglich, die erste wirksame Taktflanke des Da tentaktsignals bereits mit dem Einspeichern des Anfangswertes zu erzeugen - diese würde dann zum Abtasten des Datensignals D1 geeignet sein oder - bei einem anderen Verhältnis der Frequenzen - erst nach mehreren Hilfstaktperioden den erste Impuls des Datentaktsignals zu erzeugen.

Anstelle der Restart-Synchrionisierung kann durch den Steuerimpuls auch der Speicherinhalt korrigiert werden.

Der digitale Oszillator kann auch mit Hilfe eines um schaltbaren Zählers realisiert werden, der vom Inhalt des Speichergliedes gesteuert wird.

In Fig. 5 ist das Prinzipschaltbild einer Abtastschaltung für ternäre Signale dargestellt. Das empfangene ternäre Datensignal, z. B. ein HDB3-codiertes Signal wird in bekannter Weise zunächst in zwei binäre Datenströme DP und DN umgesetzt, die jeweils einer von zwei der vorstehend beschriebenen Abtastschaltungen ET1, FD1, TA1 und ET2, FD2, TA2 zugeführt werden. Der digitale Oszillator DTO wird von beiden Abtastschaltungen durch Setzimpulse setp, setn über ein ODER-Glied ODER gesteuert. Die abgetasteten Datenströme D41, D42 werden einem HDB3-Dekoder DEC zugeführt, der sie in binäre Ausgangsdaten DA umsetzt.

Claims

1. Anordnung zur Taktrückgewinnung, gekennzeichnet durch

1. eine Abtaststufe (ET), deren Eingang ein Digitalsignal (D1) zugeführt wird und die an ihrem Ausgang ein mit einem Hilftaktsignal abgetastetes Digitalsignal (D1) abgibt,
2. einen an den Ausgang der Abtaststufe angeschalteten Flan kendiskriminator (FK), der bei einer positiven und/oder einer negativen Flanke des abgetasteten Digitalsignals (D1) einen Steuerimpuls (SET) erzeugt,
3. einen digitalen Oszillator (DTO), dem der Steuerimpuls (SET) und ebenfalls das Hilfstaktsignal (HT) zugeführt wird und der ein Datentaktsignal (DT) erzeugt,
4. und eine Taktanpassungsstufe (TA), die das abgetastete und gegebenenfalls verzögerte Digitalsignal (D1, D2, D3) mit Hilfe des Datentaktsignals (DT) zumindest ungefähr in der Schrittmitte abtastet und als Ausgangssignal (DA, D4) abgibt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der digitale Oszillator (DTO) einen Steuereingang auf weist, über den er von den Flanken des abgetasteten Daten signals (D1) oder einem hieraus erzeugten Steuerimpuls (SET) gesteuert wird.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der digitale Oszillator (DTO) durch den Steuerimpuls (SET) auf einen Anfangswert (AW) gesetzt wird und nach einer vorbestimmten Zeitdauer (TD) einen erste wirksame Flanke des erzeugten Datentaktsignals (DT) abgibt und beim Ausbleiben von weiteren Flankenwechseln das Datentaktsignal (DT) mit der Nominalfrequenz des Digitalsignals (D) erzeugt.

4. Anordnung nach Anspruch 2 oder Anspruch 3, dadurch gekennzeichnet,
daß der digitale Oszillator (DTO) die Reihenschaltung eines ersten Multiplexers (MUX1) eines Addierers (ADD), eines zweiten Multiplexers (MUX2) und eines Speichergliedes (ST) aufweist, dessen Ausgang mit einem zweiten Eingang des Addierers verbunden ist,
daß ein Vergleicher (VG) vorgesehen ist, der den Ausgangswert (A(n)) des Speichergliedes (ST) mit mindestens einem Schwellwert vergleicht und durch Steuerung des ersten Mul tiplexers (MUX1), an dessen Eingängen unterschiedliche Eingangswerte (W1, -W2) anliegen, den Oszillator (DTO) steuert,
und daß beim Auftreten eines Steuerimpulses (SET) über den zweiten Multiplexer (MUX2) der Anfangswert (AW) in das Speicherglied (ST) übernommen wird.

5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Taktanpassungsstufe (TA) vorgesehen ist, der das Datentaktsignal (DT) als Enable-Signal und das Hilfstakt signal (HT) als Taktsignal zugeführt ist.