WO2006058853A1 - Vorrichtung und verfahren zur phasensynchronisation mit hilfe eines mikrocontrollers - Google Patents

Vorrichtung und verfahren zur phasensynchronisation mit hilfe eines mikrocontrollers Download PDF

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WO2006058853A1
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clock signal
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microcontroller
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Ingo Truppel
Klaus Bienert
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Leibnitz - Institut Für Agrartechnik Bornim E.V.
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    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Definitions

  • the invention relates to a method and a device for the phase-locked synchronization of an output clock signal with an input signal representing a continuous serial input data stream with input clock information and payload data. Furthermore, the invention relates to a receiver with such a device.
  • phase control devices are used, which are also referred to in English as the phase locked loop (PLL).
  • EP 0 556 984 B1 discloses a phase locked loop for synchronizing a serial data bit stream, in which a phase comparator has an input and a supplied by a voltage controlled oscillator bit clock signal to be supplied. Depending on the phase difference of the signals present at the inputs of the phase comparator, the latter generates an error signal which causes a downstream low-pass filter, depending on the comparison result, to increase or decrease a control voltage applied to the voltage-controlled oscillator.
  • phase control device As so-called software PLL, which is realized by a program executed by a microcontroller.
  • the microcontroller compares the timing of the synchronous clock signal applied to an input with an expected timing and modifies variable values such that the expected timing coincides with the actual synchronous clock signal.
  • the disadvantage of such a form of implementation of a PLL is that the controller, due to the time required for the execution of the program stored in it, is especially high clock frequency must work. This places special power requirements on the microcontroller, whose operation therefore requires more energy and is more complex and expensive to purchase.
  • phase control devices an unpredictable phase error on the order of a maximum of one instruction execution time of the processor occurs as a jitter source, resulting in additional phase noise.
  • the technical problem underlying the present invention is to provide a phase control device which is also suitable for input signals with respect to the processing speed of the microcontroller used, high clock frequencies, which reduces or eliminates the described disadvantages of the prior art.
  • the object is achieved by a phase control device for phase-locked synchronization of an output clock signal with an input signal representing a serial input data stream with input clock information and payload data
  • a signal detector configured to receive an externally-derived input signal containing input clock information and to output a synchronous clock signal synchronous with the input clock information
  • a voltage controlled oscillator configured to output a control clock signal having a control clock frequency that is proportional to an applied control voltage
  • a microcontroller having a clock input to which the control clock signal output from the voltage controlled oscillator is applied, and is configured to process, with the control clock frequency of the control clock signal applied to the working clock input, a program stored in the microcontroller, comprising the steps of generating and outputting an output clock signal having an output clock frequency which is at a predetermined division ratio to the control clock frequency of the control clock signal,
  • phase comparator at the inputs of which the output clock signal and the synchronous clock signal applied, and which is adapted to generate and output a DC signal which is proportional to the phase difference of the signals applied to the inputs
  • integration unit at the input of which the DC signal is applied , and which is designed to output a control voltage which is proportional to the time integral of the DC voltage signal over a predefined period of time and which is supplied to the voltage-controlled oscillator.
  • the phase control device comprises a hardware core formed by the signal detector, the voltage-controlled oscillator, the phase comparator and the integration unit, which phase-shifts the output clock signal generated by the microcontroller with the received input clock information of the input data stream by regulating the operating clock frequency of the microcontroller ,
  • the microcontroller operates with this clock a stored program with which it generates the output clock signal at an output clock frequency which is in a predetermined division ratio to the control clock frequency, which is generated by the voltage controlled oscillator and the microcontroller is specified as a working clock frequency.
  • the phase control device makes it possible to process external periodic signals, data or events with a microcontroller, wherein the software processes taking place in the microcontroller are always in phase with the periodic occurrence of these external signals, data or events.
  • the microcontroller must only be so fast that it processes the sequence of the commands of the program stored in it in the time provided for this purpose. For the process of synchronization with the input clock information in the serial input data stream, in contrast to a software PLL implementation or for interrupt-driven synchronization to an output clock signal taken from an upstream PLL, no computing time is required.
  • the integration of the microcontroller into the phase control device according to the invention makes it possible to easily adapt the phase control device to various applications because of the programmability of the microcontroller.
  • the signal detector, the voltage-controlled oscillator, the phase comparator and the integrator are designed as components separate from the microcontroller or as circuits of an integrated circuit separate from the microcontroller. In this way, a fast, low-jitter hardware core is formed around the microcontroller, which phases the output clock signal generated by the microcontroller with the input clock information of the input data stream.
  • the signal detector is designed, in the received input signal, to recognize the input clock information and to provide only the input clock information in the form of the synchronous clock signal at its output.
  • the microcontroller is designed to generate a sampling clock signal which is in fixed phase relationship with the output clock signal and whose frequency forms a predetermined multiple of the output clock signal. In this way, it is possible to synchronously sample the serial input data stream symbol by symbol. Because of the low phase jitter, the scanning of particularly narrow data signals is reliably possible.
  • the microcontroller additionally contains a data sampling device to which the sampling clock signal and the input signal are fed, and which is designed to take useful data symbols from the clock signal predetermined by the sampling clock signal and output them at an output. The output data may then be sent for further processing or playback.
  • the abtastvoriques is formed in the form of a first gate circuit having a closed state in which no signal is applied to the output, and an open state in which the input is present at the output, and the arrival of a sample signal for a predetermined period of time assumes the open state and otherwise the closed state.
  • the data sampling device is designed as a sample and hold element to which the input signal and the sampling signal are applied, and which is designed to sample the current input signal with each new sampling signal and to output the sampling result at the output until the next sampling signal arrives.
  • the phase comparator is configured to generate the DC signal with a DC voltage proportional to the phase difference of the output clock signal and the synchronous clock signal with respect to the time center of the synchronous clock signal.
  • the sampling clock signal generated by the microcontroller is considered to be in phase synchronization with the synchronous clock signal when it is centered in time on the synchronous clock signal.
  • the width of the sampling clock signal is greater than the widest expected synchronous clock signal.
  • the width of the synchronous clock signal is not constant due to disturbances in the transmission path, as is the case, for example, in wireless data transmission, in which the width is usually dependent on the reception strength of the analog transmitted signal. In this way, even with fluctuating transmission conditions, the extraction of the user data from the input data stream at the respectively optimum time is made possible. This ensures a low-error sampling of the input signal.
  • the phase comparator is additionally designed to emit an engagement signal at an output, which indicates that the phase difference between the synchronous clock signal and the output clock signal is currently disappearing or falls below a predetermined threshold value.
  • the signal detector is preceded by a second gate circuit, to which the input signal and an enable signal are fed, and which is designed
  • detection of the input clock information from the input data stream from the time of simultaneous arrival of the synchronous clock signal and the output clock signal is inhibited each for a period of slightly less than a period of the input clock frequency when the phase control apparatus is latched.
  • an active noise suppression is realized, which prevents erroneous detection of interference in the input signal or coincidentally with the input clock information similar bit strings as input clock information.
  • the input clock information is detected only when it is expected.
  • the microcontroller is supplied with a signal representing information about the value of the control voltage.
  • the integration unit may be followed by a limit value device which, with two output bits, indicates whether the phase-locked loop is in a predefined, permitted working range and in which direction there may be a deviation from the permitted working range. Both bit signals are fed to the microcontroller.
  • the program stored in the microcontroller contains an additional step of adjusting the division ratio between the control clock signal and the output clock signal as a function of the information about the magnitude of the control voltage. In this way, the capture range of the phase control device can be significantly increased without increasing the phase jitter. The achievable extension of the capture range is significantly greater than it would be possible only with the help of the voltage-controlled oscillator.
  • a receiver device comprises an antenna designed to receive input signals in the form of radio signals and a phase control device according to the first aspect of the invention, the signal detector of which is connected to the antenna.
  • a control method for synchronizing an output clock signal to be output with an input signal.
  • signal which represents a serial input data stream with input clock information and user data, with a control loop comprising the following steps:
  • clocked execution by a control clock signal of a program stored in the microcontroller comprising steps of generating and outputting an output clock signal having an output clock frequency which is in a predetermined division ratio to the control clock frequency of the control clock signal,
  • the microcontroller additionally generates a sampling clock signal in fixed phase relation with the output clock signal.
  • the frequency of the sampling signal may in one embodiment form a predetermined multiple of the output clock signal.
  • payload data symbols are taken from the input data stream of the input signal at the clock rate specified by the sampling clock signal.
  • the microcontroller outputs the phase locked sample clock signals centered in time with respect to an expected duration of an input signal representing a payload symbol.
  • a lock signal is generated when the phase difference between the synchronous clock signal and the output clock signal disappears or undershoots a predetermined threshold value.
  • information about the level of the control voltage is supplied to the microcontroller and the program stored in the microcontroller contains an additional step of adjusting the division ratio between the control clock signal and the output clock signal as a function of the applied control voltage.
  • a first limit signal is issued when the control voltage has reached an upper limit and a second limit signal is issued when the control voltage has reached a lower limit
  • the program stored in the microcontroller has additional steps of reducing the division ratio upon application of a first limit signal and increasing the division ratio upon application of a second limit signal.
  • FIG. 1 is a simplified block diagram of an embodiment of a phase control device according to the invention
  • FIG. 3 is a more detailed block diagram of the integrator circuit of FIGS. 1, and
  • FIG. 4 is a timing diagram for explaining the timing references of various internal signals generated by the phase-locked loop device of FIG. 1 to the input clock information included in a received input signal.
  • Fig. 1 shows a simplified block diagram of a phase control device 10 according to the invention.
  • the phase control device includes a phase-locked loop 12, which is also referred to below as PLL, the PLL 12 are preceded by a first gate 14 and a signal detector 16.
  • PLL phase-locked loop
  • At an output 18 of the PLL is a regenerated data clock in the form of a sample signal.
  • the scanning signal is supplied in parallel to a data sampling device in the form of a second gate circuit 20 at its first input 20.1.
  • the input signal which is also supplied in parallel to the first gate circuit 14, is applied to a second input 20.
  • the PLL 12 has a phase comparator 22, at the first input 22.1, the output signal of the signal detector 16 (synchronous clock signal) and at the second input 22.2, the output clock signal of the microcontroller 28 is applied. This is an integrator 24 downstream.
  • a voltage controlled oscillator (Voltage Controlled Oscillator, VCO) 26 is connected to the integrator 24 at its control input.
  • the output of the VCO 26 is supplied to a clock input of a programmed microcontroller 28.
  • the program contained in the microcontroller implements the function of a programmable digital frequency divider.
  • An output clock signal of the microcontroller generated with the aid of the program is applied to a NEN second input of the phase comparator 22, whereby the control loop of the PLL 12 is closed.
  • an input signal of the phase control device 10 a radio-transmitted serial data stream is selected which contains input clock information in the form of a plurality of successive synchronization features.
  • FIG. 4a an input signal E is shown in a time diagram.
  • the input signal E comprises data words, of which the data words W1 and W2 are represented as signal groups in FIG. 4a).
  • the data words W1 and W2 are generated on the transmitter side with a characteristic time structure. This time structure is used by the phase control device 10 for synchronization. Characteristic features of the time structure of the data words are:
  • pre-start bit V represented by a 14 ⁇ s long signal pulse at the beginning of each data word as well
  • the field of application of the device of FIG. 1 is of course not limited to the described signal structure, nor to the synchronization with radio-transmitted input signals.
  • the first gate 14 is initially in its open state.
  • a received signal E (see Fig. 4a) applied to its input 14.1 is applied unchanged at its output and is forwarded to the signal detector 16.
  • the signal detector 16 is designed to detect the combination of the three mentioned features of the input clock information in the input signal E.
  • the break is first recognized on the basis of its predefined time duration T break of, for example, 70 ms. If a pause has been detected, the system checks for the presence of a pre-start bit. In order to check for the presence of the pre-start bit, use is made of the information known to the receiver that the signal pulse representing the pre-start bit V alone has a duration of more than 9.8 ⁇ s (namely 14 ⁇ s). If the pre-start bit has been detected, then the start bit arriving at the input of the signal detector is sent to the output of the signal detector 16.
  • the output of the signal detector 16 forms the control clock signal supplied to the PLL 12 and is shown in Fig. 4b).
  • the control clock signal consists solely of the periodic occurring in the input signal E short signal pulse representing the respective start bits S of the incoming data words, and is always output in synchronism with this.
  • the phase comparator 22 receives the control clock signal at its input 22.1 and the output clock signal generated by the microcontroller 28 at its input 22.2.
  • the phase comparator is designed to generate and deliver at its output 22.3, a DC signal which is proportional to the phase difference of the signals present at its inputs 22.1 and 22.2.
  • the output signal of the phase comparator thus contains information about the sign and the magnitude of the phase difference of the synchronous clock signal and the output clock signal of the microcontroller 28.
  • the phase difference can be in the case of rectangular signal pulses simply by measuring the time difference of the arrival of the synchronous clock signal at the input 22.1 and Output clock signal at the input 22.2 of the phase comparator 22 determine.
  • the DC voltage signal generated by the phase comparator 22 is supplied to the integrator 24.
  • the integrator 24 forms a low-pass filter and has at its output a control voltage applied to the time integral of the am Input adjacent DC signal is proportional.
  • the control voltage is applied to the control input of the VCO 26 whose output control clock signal is changed according to the level of the control voltage.
  • the control clock signal is applied to the clock input 28.1 of the microcontroller 28.
  • the microcontroller processes a program stored in it, by means of which it implements the function of a (programmable) frequency divider within the PLL 12. For the present presentation, the programmability is initially ignored. Thus, it is first assumed that the microcontroller forms a frequency divider with a fixed division ratio. It is essential that all activities of the microcontroller are clocked by the control clock signal at the input 28.1. The microcontroller 28 generates in this way its output clock signal, which it returns via its output 28.2 to the input 22.2 of the phase comparator 22.
  • the output clock signal is a square pulse with a duration that is greater than the duration of the synchronous clock signal, which is given by the signal detector 16 to the input 22.1 of the phase comparator.
  • the synchronization is established when the output clock signal and the synchronous clock signal are centered in time in the middle. This situation is illustrated in FIG. 4c) using the output clock signal A1 as an example, which overlaps in time with the synchronous clock signal S (FIG. 4b)).
  • This has the advantage that reception-related fluctuations in the signal duration of the synchronous clock signal have no influence on the phase position of the output clock signal relative to the synchronous clock signal. If one instead synchronized to an edge of the synchronous clock signal, such an influence would be given, whereby the stability of the synchronization would be reduced.
  • FIG. 4c shows the output clock signals A2 and A3 two cases in which the synchronization is not yet established.
  • the output clock signal A2 arrives at the input 22.2 before the synchronous clock signal S2 is detected at the input 22.1 of the phase comparator 22.
  • the phase comparator 22 will apply at its output a corresponding DC voltage, which is supplied via the integrator 24 to the voltage controlled oscillator 26 and to a reduction of the control clock frequency of the voltage controlled oscilloscope.
  • lator generated control clock signal leads.
  • the microcontroller 28 will reduce the output clock frequency of the output clock signal at its output 28.2. Later output clock signals will therefore be better synchronized with the control clock signal.
  • the PLL will react with a time-delayed arrival of the output clock signal at the phase comparator 22, as illustrated by the example of the output clock signal A3 in FIG. 4c).
  • the output signal of the phase comparator 22 via the integrator and the VCO 26 will lead to an increase of the output clock frequency of the microcontroller 28. In this way, it is possible to synchronize the output clock signal of the microcontroller 28 with the synchronous clock signal and therefore with the input signal.
  • the microcontroller 28 outputs at its output 28.3 a sampling signal with a sampling clock frequency corresponding to the time interval of the individual signal pulses within the data words W1 and W2.
  • the sampling signal applied to the output 28.3 is always synchronous with the clock of the signal pulses within the received data words as long as the output clock signal is synchronous with the input clock signal.
  • the individual signal pulses received at its input 20.2 can be correctly identified and the individual user data bits contained in the data word can be detected.
  • the regenerated useful data bits are output at the output 20.3 of the second gate circuit 20 for further processing.
  • an enable signal is generated at an output 22.4 of the phase comparator 22 for the purpose of suppressing interference sources, that - applied to the input 14.2 of the first gate circuit 14 - after both the synchronous clock signal and the output clock signal have arrived, the first gate circuit 14 for a little less than the time from the end of the start bit to the beginning of the next pause in a closed state.
  • An example of a suitable time window is identified by the reference symbol F in FIG. 4a).
  • the microcontroller implements a programmable frequency divider in a development of the embodiment of FIG.
  • integration unit 24 is followed by a window discriminator, not shown here, which generates and outputs a first limit signal indicating that the control voltage has reached an upper limit and generating and outputting a second limit signal indicating that the control voltage has reached a lower limit.
  • the microcontroller 28 the first and second limit signal is supplied via inputs not shown.
  • the program stored in the microcontroller additionally contains, in addition to the described functionality, steps of reducing the division ratio when the first limit signal is applied and the division ratio is increased when the second limit signal is applied. In this way, the microcontroller 28 can extend the capture range of the PLL well beyond what is enabled by the control bandwidth of the voltage controlled oscillator.
  • Fig. 2 shows a possible use of the phase control device of Fig. 1 in the form of a diversity receiver 100. Only the deviating from the circuit of FIG. 1 or parts to be added are shown. These are the receiver part 102 and a first stage 114 of the sync signal detector.
  • the receiver part 102 contains two antennas 104 and 106 and in each case downstream receiving circuits 108 and 110, which perform tasks of demodulation and binarization in a known manner.
  • the two antennas 104 and 106 like the receivers 108 and 110, are tuned to the same transmission frequency of a transmitter.
  • the two antennas 104 and 106 are located at different receiving locations to one according to the diversity principle to allow continuous reception regardless of local cancellations of the received transmission signal by the same strong antiphase echoes thereof.
  • the signals output by both receiving circuits form two input signals of the phase control device.
  • the circuit 114 of the receiver 100 is connected upstream of the first gate circuit of the phase control device of FIG. First, two inputs 114.1 and 114.2 are provided for input signals of the two receiving circuits 108 and 110. The input signals are further linked to one another via an OR gate 16 and to another via an AND gate 118.
  • the OR operation is used to detect the state "1" for the pre-start bit and the start bit.
  • a pre-start bit is detected by the signal detector when a pre-start bit is applied from one of the receive circuits 108 or 110 or from both receive circuits 108 and 110.
  • the AND operation is used to detect the state "0" for the break. A pause is detected only if both input signals of 108 and 110 indicate the presence of a pause. This logic increases the interference tolerance of the receiver.
  • the phase comparator 22 operates on the principle of the charge pump, which is shown in its simplest form Fig. 3.
  • the synchronous clock signal 22.1 and the output clock signal 22.2 are each fed to a flip-flop and, when they arrive (the rising edge of the respective signal), are switched to their first stable state (that is, a "1" at their output).
  • flip-flop 122.1 or 122.2 is set first, thus closing switch 122.4 or 122.5. If the second signal arrives after the first, then both outputs of both flip-flops are in the state.
  • both inputs of AND gate 122.3 are set to logic 1, whereupon this gate carries a logic "1" at the output, which in turn immediately resets both flip-flops.
  • FIG. 5 shows a modification of the charge pump according to the invention. Added to this are now a further flip-flop 122.7, an inverter 122.6 and an OR gate 122.8.
  • the timing diagram in Fig. 6 shows the desired case of synchronicity, i. the output clock signal is centered in time over the synchronous clock signal.
  • the sampling clock clock must start ig nal time before the synchronous clock signal.
  • this results in a negative current flowing in the direction of the integrator initially for the time t1 (FIG. 6).
  • this In the case of the time relationships shown in FIG. 6, this must now be compensated by an equal positive current. This is ensured by flip-flop 122.7.
  • This flip-flop receives the negated by Negator 122.6 synchronous clock signal at its clock input and the output clock signal at its data input.
  • flip-flop 122.7 is set and then reset when the output clock signal goes to logic 0 (see Fig. 6)
  • a positive current flows for both outputs of flip-flop 122.1 and 122.7 or-linked to the switch 122.4
  • FIG Circuit in Fig. 5 represents.
  • flip-flop 122.2 would be set by the output clock signal, but not reset by the synchronous clock signal, and a negative current would flow permanently in the direction of the integrator.
  • the VCO would then be at its lowest frequency swing. This represents the known behavior of the flip-flop controlled charge pump and is undesirable in the present case.
  • FIG. 7 shows a further modified variant of the basic circuit from FIG. 3, which contains the elements from FIG. 6 and has been supplemented by a further flip-flop 122.9, an AND gate 122.10 functioning as a gate.
  • the function is identical under the condition that flip-flop 122.9 is not set and 122.2 initially also not identical to the function explained for the circuit of FIG.
  • the flip-flop 122.2 with its data (D) connection is no longer connected to VCC but to the negated output of flip-flop 122.2.
  • D data
  • the flip-flop 122.2 is still set when the output clock signal arrives the next time. A negative current flowed into the integrator just for a period of the output clock signal. However, the output signal of flip-flop 122.2 is now at the data input of flip-flop 122.9. The rising edge of the output clock signal when not yet cleared flip-flop 122.2 now has the consequence that the flip-flop 122.9 is set, which in turn lies with its output at the set input of flip-flop 122.1. This sets flip-flop 122.1. Now both flip-flops 122.1 and 122.2 are set and are reset via AND gate 122.3.
  • flip-flop 122.1 Since the set input of flip-flop 122.1 is still logic "1" from the still set flip-flop 122.9, flip-flop 122.1 is still set, while flip-flop 122.2 remains reset, and a positive current now flows into the integrator This condition now remains for one period of the output clock frequency. If the next rising edge of the output clock signal arrives, then flip-flop 122.9 is reset. At its D / data input is still logic "0" from the output of flip-flop 122.2, flip-flop 122.2 is set, and because now both flip-flop 122.1 and 122.2 are set, both flip-flops after Combining their output signals by AND gate 122.3 reset.

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Abstract

Die erfindungsgemässe Phasenregelvorrichtung umfasst einen von einem Signaldetektor, einem spannungsgesteuerten Oszillator, einem Phasenvergleicher und einer Integrationseinheit gebildeten Hardwarekern, der mit geringem Jitter ein von einem Mikrocontroller erzeugtes Ausgangstaktsignal mit der empfangenen Eingangstaktinformation des Eingangsdatenstroms in Phase bringt, indem er die Arbeitstaktfrequenz des Mikrocontrollers regelt. Der Mikrocontroller arbeitet mit diesem Arbeitstakt ein Programm ab, mit dem er das Ausgangstaktsignal mit einer Ausgangstaktfrequenz erzeugt, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz steht, die vom spannungsgesteuerten Oszillator erzeugt und dem Mikrocontroller als Arbeitstaktfrequenz vorgegeben wird. Auf diese Weise ermöglicht es die erfindungsgemäße Phasenregelvorrichtung, mit einem Mikrocontroller externe periodische Signale, Daten oder Ereignisse zu verarbeiten, wobei die im Mikrocontroller stattfindenden Softwareabläufe stets phasenstarr mit dem periodischen Auftreten dieser externen Signale, Daten oder Ereignisse sind.

Description

Vorrichtung und Verfahren zur Phasensynchronisation mit Hilfe eines MikroControllers
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur phasenstarren Synchronisierung eines Ausgangstaktsignals mit einem Eingangssignal, das einen kontinuierlichen seriellen Eingangsdatenstrom mit Eingangstaktinformation und Nutzdaten repräsentiert. Weiterhin betrifft die Erfindung einen Empfänger mit einer solchen Vorrichtung.
Die Übertragung eines seriellen digitalen Datenstromes von einem Sender zu einem Empfänger erfordert die Synchronisierung des Empfängers auf im übertragenen Datenstrom enthaltene Taktinformation, um die übertragenen Daten wiederherstellen zu können. Zu diesem Zweck werden Phasenregelvorrichtungen eingesetzt, die im Englischen auch als Phase Locked Loop (PLL) bezeichnet werden.
Aus der EP 0 556 984 B1 ist ein Phasenregelkreis zur Synchronisierung eines seriellen Datenbitstroms bekannt, bei dem einem Phasenvergleicher ein Ein- gangssignal und ein von einem spannungsgesteuerten Oszillator erzeugtes Bittaktsignal zugeführt werden. In Abhängigkeit von der Phasendifferenz der an den Eingängen des Phasenvergleichers anliegenden Signale erzeugt dieser ein Fehlersignal, das einen nachgeschalteten Tiefpassfilter je nach Vergleichsergeb- nis zum Erhöhen oder Erniedrigen einer am spannungsgesteuerten Oszillator anliegenden Regelspannung veranlasst.
Nachteil dieser bekannten Regelvorrichtung ist, dass eine solche Phasenregel- vorrichtung aufgrund Ihrer Ausführung in Hardware relativ unflexibel ist.
Wird an eine Taktaufbereitung, wie sie aus der EP 0 556 984 B1 bekannt ist, ein externer MikroController angekoppelt, so erfolgt die Synchronisation von darin gespeicherter und ausgeführter Software über Interrupts oder Polling (zyklische Abfrage). Dies erfordert ein aufwendiges Softwaredesign, das es ermöglichen muss, derartige Interrupts zeitnah behandeln zu können.
Ein solches Vorgehen ist aus der EP 0 840 458 B1 bekannt. Der externe Mikro- Controller steht dabei außerhalb des Phasenregelkreises und gibt einem programmierbaren Frequenzteiler entsprechend einem manuellen Eingangssignal das Teilungsverhältnis vor. Der Frequenzteiler teilt das Signal eines spannungsgesteuerten Oszillators herunter. Das Ausgangstaktsignal des Frequenzteilers wird einem Eingang eines Phasendetektors zugeführt. Am anderen Eingang des Phasendetektors liegt ein Referenztaktsignal mit einer festen Referenzfrequenz an.
Weiterhin ist es bekannt, eine Phasenregelvorrichtung als sogenannte Software- PLL auszuführen, die durch ein von einem MikroController ausgeführtes Programm realisiert wird. Der MikroController vergleicht das zeitliche Auftreten des an einem Eingang anliegenden Synchrontaktsignals mit einem erwarteten zeitlichen Auftreten und verändert variable Werte derart, dass das erwartete zeitliche Auftreten mit dem tatsächlichen Synchrontaktsignal übereinstimmt. Nachteil einer solchen Realisierungsform einer PLL ist, dass der Controller aufgrund des Zeitbedarfs für die Abarbeitung des in ihm gespeicherten Programms bei einer be- sonders hohen Taktfrequenz arbeiten muss. Dies stellt besondere Leistungsanforderungen an den MikroController, dessen Betrieb daher mehr Energie erfordert und der aufwändiger und teurer in der Anschaffung ist. Weiterhin tritt bei derartigen Phasenregelvorrichtungen ein nicht vorhersehbarer Phasenfehler in der Größenordnung maximal einer Befehlsausführungszeit des Prozessors als Jitterquelle auf , was zu einem zusätzlichen Phasenrauschen führt.
Aus der US 5,387,913 ist es schließlich bekannt, eine Phasenregelvorrichtung gemeinsam mit einem digitalen Signalprozessor, der ein manuelles Eingangssignal zur Bestimmung einer Abstimmfrequenz eines Radioempfängers liefert, in einem einzigen integrierten Schaltkreis zu implementieren.
Das der vorliegenden Erfindung zugrunde liegende technische Problem ist es, eine auch für Eingangssignale mit, bezogen auf die Verarbeitungsgeschwindigkeit des eingesetzten MikroControllers, hohen Taktfrequenzen geeignete Phasenregelvorrichtung anzugeben, die die beschriebenen Nachteile des Standes der Technik mindert oder beseitigt.
Gemäß einem ersten Aspekt der Erfindung wird die Aufgabe gelöst durch eine Phasenregelvorrichtung zur phasenstarren Synchronisierung eines Ausgangstaktsignals mit einem Eingangssignal, das einen seriellen Eingangsdatenstrom mit Eingangstaktinformation und Nutzdaten repräsentiert, mit
- einem Signaldetektor, der ausgebildet ist zum Empfang eines von extern stammenden Eingangssignals, das Eingangstaktinformation enthält, und zum Ausgeben eines Synchrontaktsignals, das zur Eingangstaktinformation synchron ist,
- einem spannungsgesteuerten Oszillator, der ausgebildet ist, ein Steuertakt- Signal mit einer Steuertaktfrequenz abzugeben, die einer anliegenden Regelspannung proportional ist,
- einem MikroController mit einem Arbeitstakt-Eingang, an dem das vom spannungsgesteuerten Oszillator ausgegebene Steuertaktsignal anliegt, und der ausgebildet ist, mit der Steuertaktfrequenz des am Arbeitstakt-Eingang anliegenden Steuertaktsignals ein im MikroController gespeichertes Programm abzuarbeiten, das Schritte des Erzeugens und Abgebens eines Ausgangstaktsignals mit einer Ausgangstaktfrequenz umfasst, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz des Steuertaktsignals steht,
- einem Phasenvergleicher, an dessen Eingängen das Ausgangstaktsignal und das Synchrontaktsignal anliegen, und der ausgebildet ist, ein Gleichspannungssignal zu erzeugen und abzugeben, das der Phasendifferenz der an den Eingängen anliegenden Signale proportional ist, und mit - einer Integrationseinheit, an deren Eingang das Gleichspannungssignal anliegt, und die ausgebildet ist, eine dem zeitlichen Integral des Gleichspannungssignals über eine vordefinierte Zeitspanne proportionale Regelspannung auszugeben, die dem spannungsgesteuerten Oszillator zugeführt ist.
Die erfindungsgemäße Phasenregelvorrichtung umfasst einen vom Signaldetek- tor, dem spannungsgesteuerten Oszillator, dem Phasenvergleicher und der Integrationseinheit gebildeten Hardwarekern, der mit geringem Jitter das vom Mik- rocontroller erzeugte Ausgangstaktsignal mit der empfangenen Eingangstaktinformation des Eingangsdatenstroms in Phase bringt, indem er die Arbeitstaktfrequenz des MikroControllers regelt.
Der MikroController arbeitet mit diesem Arbeitstakt ein gespeichertes Programm ab, mit dem er das Ausgangstaktsignal mit einer Ausgangstaktfrequenz erzeugt, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz steht, die vom spannungsgesteuerten Oszillator erzeugt und dem MikroController als Arbeitstaktfrequenz vorgegeben wird. Auf diese Weise ermöglicht es die erfin- dungsgemäße Phasenregelvorrichtung, mit einem MikroController externe periodische Signale, Daten oder Ereignisse zu verarbeiten, wobei die im Mikrocontrol- ler stattfindenden Softwareabläufe stets phasenstarr mit dem periodischen Auftreten dieser externen Signale, Daten oder Ereignisse sind. Dabei muss der Mik- rocontroller nur so schnell sein, dass er die Abfolge der Befehle des in ihm ge- speicherten Programms in der dafür vorgesehenen Zeit abarbeitet. Für den Vorgang der Synchronisierung mit der Eingangstaktinformation im seriellen Eingangsdatenstrom wird im Gegensatz zu einer Software-PLL- Implementation oder zur interruptgesteuerten Synchronisation auf ein einer vorgeschalteten PLL entnommenes Ausgangstaktsignal keine Rechenzeit benötigt.
Die Einbindung des MikroControllers in die erfindungsgemäße Phasenregelvor- richtung ermöglicht wegen der Programmierbarkeit des MikroControllers eine leicht realisierbare Adaption der Phasenregelvorrichtung an verschiedene Anwendungsfälle.
Nachfolgend werden bevorzugte Ausführungsbeispiele der erfindungsgemäßen Phasenregelvorrichtung beschrieben.
Bei einer bevorzugten Ausführungsform sind der Signaldetektor, der spannungsgesteuerte Oszillator, der Phasenvergleicher und der Integrator als vom Mikro- controller getrennte Bauelemente oder als vom MikroController getrennte Schaltkreise einer integrierten Schaltung ausgebildet. Auf diese Weise wird um den MikroController ein schneller, jitterarmer Hardwarekern gebildet, der das vom MikroController erzeugte Ausgangstaktsignal mit der Eingangstaktinformation des Eingangsdatenstroms in Phase bringt.
Bei einer bevorzugten Ausführungsform ist der Signaldetektor ausgebildet, im empfangenen Eingangssignal, die Eingangstaktinformation zu erkennen und al- lein die Eingangstaktinformation in Form des Synchrontaktsignals an seinem Ausgang bereitzustellen.
Bei einer weiteren bevorzugten Ausführungsform ist der MikroController ausgebildet, ein mit dem Ausgangstaktsignal in fester Phasenbeziehung stehendes Abtasttaktsignal zu erzeugen, dessen Frequenz ein vorbestimmtes Vielfaches des Ausgangstaktsignals bildet. Auf diese Weise wird es ermöglicht, den seriellen Eingangsdatenstrom Symbol für Symbol synchron abzutasten. Wegen des geringen Phasenjitters ist die Abtastung besonders schmaler Datensignale zuverlässig möglich. Bei einer anderen bevorzugten Ausführungsform enthält der MikroController zusätzlich eine Daten abtastvorrichtung, der das Abtasttaktsignal und das Eingangssignal zugeführt ist, und die ausgebildet ist, mit dem durch das Abtasttaktsignal vorgegebenen Takt dem Eingangsdatenstrom Nutzdatensymbole zu ent- nehmen und an einem Ausgang auszugeben. Die ausgegebenen Daten können anschließend einer weiteren Verarbeitung oder einer Wiedergabe zugeführt werden.
Bei einer weiteren bevorzugten Ausführungsform ist die Datenabtastvorrichtung in Form einer ersten Torschaltung ausgebildet, die einen geschlossenen Zustand hat, bei dem am Ausgang kein Signal anliegt, und einen geöffneten Zustand, bei dem am Ausgang das Eingangssignal anliegt, und die bei Eintreffen eines Abtastsignals für eine vorbestimmte Zeitspanne den geöffneten Zustand annimmt und ansonsten den geschlossenen Zustand.
Bei einer weiteren bevorzugten Ausführungsform ist die Datenabtastvorrichtung als Abtast- und Halteglied ausgebildet, dem das Eingangssignal und das Abtastsignal zugeführt ist, und das ausgebildet ist, mit jedem neuen Abtastsignal das aktuelle Eingangssignal abzutasten und das Abtastergebnis bis zum Eintreffen des nächsten Abtastsignals am Ausgang auszugeben.
Bei einer anderen bevorzugten Ausführungsform ist der Phasenvergleicher aus- gebildet, das Gleichspannungssignal mit einem Gleichspannungswert zu erzeugen, der proportional zur Phasendifferenz des Ausgangstaktsignals und des Synchrontaktsignals in Bezug auf die zeitliche Mitte des Synchrontaktsignals ist. Bei diesem Ausführungsbeispiel gilt das vom Mikrocontroller erzeugte Abtasttaktsignal dann als phasensynchron zum Synchrontaktsignal, wenn es zeitlich mittig über dem Synchrontaktsignal liegt.
Bevorzugt ist dabei die Breite des Abtasttaktsignals größer als das breitest zu erwartende Synchrontaktsignal. Dies ist vor allem von Vorteil, wenn die Breite des Synchrontaktsignals durch Störungen im Übertragungsweg nicht konstant ist, wie dies zum Beispiel bei der drahtlosen Datenübertragung der Fall ist, bei der die Breite meist abhängig von der Empfangsstärke des analog übertragenen Signals ist. Auf diese Weise wird auch bei schwankenden Übertragungsbedingungen die Entnahme der Nutzdaten aus dem Eingangsdatenstrom zum jeweils optimalen Zeitpunkt ermöglicht. Dies stellt eine fehlerarme Abtastung des Ein- gangssignals sicher.
Bei einer weiteren bevorzugten Ausführungsform ist der Phasenvergleicher zusätzlich ausgebildet, an einem Ausgang ein Einrastsignal abzugeben, welches anzeigt, dass momentan die Phasendifferenz zwischen Synchrontaktsignal und Ausgangstaktsignal verschwindet oder einen vorgegebenen Schwellwert unter- schreitet.
Bei einer anderen bevorzugten Ausführungsform ist dem Signaldetektor eine zweite Torschaltung vorgeschaltet, der das Eingangssignal, und ein Freigabesignal zugeführt sind, und die ausgebildet ist,
- in einem geschlossenen Zustand kein Ausgangssignal abzugeben und in ei- nem geöffneten Zustand das Eingangssignal als Ausgangssignal abzugeben,
- bei nicht anliegendem Freigabesignal den geöffneten Zustand anzunehmen und
- bei anliegendem Freigabesignal den geschlossenen Zustand anzunehmen.
Bei diesem Ausführungsbeispiel wird die Detektion der Eingangstaktinformation aus dem Eingangsdatenstrom, vom Zeitpunkt des gleichzeitigen Eintreffens von Synchrontaktsignal und Ausgangstaktsignal an gerechnet, jeweils für eine Zeitspanne von etwas weniger als eine Periodendauer der Eingangstaktfrequenz gesperrt, wenn die Phasenregelvorrichtung eingerastet ist. So wird eine aktive Störunterdrückung realisiert, die eine fälschliche Detektion von Störungen im Eingangssignal oder zufällig mit der Eingangstaktinformation ähnlichen Bitfolgen als Eingangstaktinformation verhindert. Die Eingangstaktinformation wird nur dann detektiert, wenn sie auch erwartet wird. Bei einer weiteren bevorzugten Ausführungsform ist dem MikroController ein Signal zugeführt, das Information über den Wert der Regelspannung repräsentiert. Beispielsweise kann der Integrationseinheit eine Grenzwertvorrichtung nachgeschaltet sein, die mit zwei Ausgangsbits anzeigt, ob sich der Phasenregelkreis in einem vordefinierten erlaubten Arbeitsbereich befindet, und in welcher Richtung gegebenenfalls eine Abweichung vom erlaubten Arbeitsbereich besteht. Beide Bit-Signale sind dem MikroController zugeführt. Das im MikroController gespeicherte Programm enthält einen zusätzlichen Schritt des Anpassens des Teilungsverhältnisses zwischen Steuertaktsignal und Ausgangstaktsignal in Abhän- gigkeit von der Information über die Höhe der Regelspannung. Auf diese Weise kann der Fangbereich der Phasenregelvorrichtung erheblich erhöht werden, ohne dass sich der Phasenjitter erhöht. Die erzielbare Erweiterung des Fangbereiches ist deutlich größer als sie allein mit Hilfe des spannungsgesteuerten Oszillators möglich wäre. Zur Gewinnung der Information über die Richtung der Frequenzab- läge ist es bei diesem Ausführungsbeispiel vorteilhaft, einen zweiten PLL-Zweig aus Synchronimpulsdetektor, Phasenvergleich Ladungspumpe und Diskriminator vorzusehen, der nicht die oben erwähnte Störunterdrückung enthält. Denn die Störunterdrückung verhindert die Erkennung des Zustandes „Frequenz zu hoch", weil unerwartet häufige Synchronimpulse unterdrückt werden. Wird die Hardware der PLL als ASIC (Application Specific Integrated Circuit) oder FPGA (Field Pro- grammable Gate Array, Logik-Array) ausgeführt, so ist der Aufwand für den zusätzlichen PLL-Zweig minimal.
Eine erfindungsgemäße Empfängervorrichtung umfasst eine zum Empfang von Eingangssignalen in Form von Funksignalen ausgebildete Antenne und eine Phasenregelvorrichtung gemäß dem ersten Aspekt der Erfindung, deren Signaldetektor mit der Antenne verbunden ist. Bevorzugte Ausführungsbeispiele der erfindungsgemäßen Empfängervorrichtung und deren Vorteile ergeben sich aus der vorstehenden Beschreibung von Ausführungsbeispielen der erfindungsgemäßen Phasenregelvorrichtung.
Gemäß einem zweiten Aspekt der Erfindung wird ein Regelungsverfahren zur Synchronisation eines abzugebenden Ausgangstaktsignals mit einem Eingangs- signal, das einen seriellen Eingangsdatenstrom mit Eingangstaktinformation und Nutzdaten repräsentiert, mit einer die folgenden Schritte umfassenden Regelschleife:
- Identifizieren im Eingangssignal enthaltener Eingangstaktinformation und Ausgeben eines Synchrontaktsignals, das mit der identifizierten Eingangstaktinformation synchron ist,
- durch ein Steuertaktsignal getaktetes Abarbeiten eines im MikroController gespeicherten Programms, das Schritte des Erzeugens und Abgebens eines Ausgangstaktsignals mit einer Ausgangstaktfrequenz umfasst, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz des Steuertaktsignals steht,
- Vergleichen der Phasenlagen des Ausgangstaktsignals und des Synchrontaktsignals und Erzeugen eines ihrer Phasendifferenz proportionalen Gleichspannungssignals, - Erzeugen einer dem zeitlichen Integral des Gleichspannungssignals über eine vorbestimmte Zeitspanne proportionalen Regelspannung,
- Erzeugen und Abgeben des Steuertaktsignals an den MikroController, wobei die Steuertaktfrequenz der Regelspannung proportional ist.
Die Vorteile des erfindungsgemäßen Regelungsverfahrens ergeben sich aus der oben stehenden Beschreibung der Vorteile der Phasenregelvorrichtung des ersten Aspekts der Erfindung. Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Regelungsverfahrens beschrieben.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Regelungsverfahrens erzeugt der MikroController zusätzlich ein mit dem Ausgangstaktsignal in fester Phasenbeziehung stehendes Abtasttaktsignal. Die Frequenz des Abtastsignals kann in einem Ausführungsbeispiel ein vorbestimmtes Vielfaches des Ausgangstaktsignals bilden. Bei einer weiteren bevorzugten Ausführungsform werden dem Eingangsdatenstrom des Eingangssignals mit dem durch das Abtasttaktsignal vorgegebenen Takt Nutzdatensymbole entnommen.
Bei einer anderen bevorzugten Ausführungsform gibt der MikroController die pha- senstarren Abtasttaktsignale zeitlich mittig in Bezug auf eine erwartete Dauer eines ein Nutzdatensymbol repräsentierenden Eingangssignals ab.
Bei einer weiteren bevorzugten Ausführungsform wird ein Einrastsignal erzeugt, wenn momentan die Phasendifferenz zwischen Synchrontaktsignal und Ausgangstaktsignal verschwindet oder einen vorgegebenen Schwellwert unterschrei- tet.
Bei einer anderen bevorzugten Ausführungsform ist dem MikroController eine Information über die Höhe der Regelspannung zugeführt und enthält das im Mik- rocontroller gespeicherte Programm einen zusätzlichen Schritt des Anpassens des Teilungsverhältnisses zwischen Steuertaktsignal und Ausgangstaktsignal in Abhängigkeit von der anliegenden Regelspannung.
Bei einem weiteren bevorzugten Ausführungsbeispiel, das insbesondere eine Konkretisierung der zuletzt beschriebenen Ausführungsform darstellt,
- wird ein erstes Grenzwertsignal abgegeben, wenn die Regelspannung einen oberen Grenzwert erreicht hat, und ein zweites Grenzwertsignal abgegeben, wenn die Regelspannung einen unteren Grenzwert erreicht hat, und
- weist das im MikroController gespeicherte Programm zusätzliche Schritte des Verringerns des Teilungsverhältnisses bei Anliegen eines ersten Grenzwertsignals und des Erhöhens des Teilungsverhältnisses bei Anliegen eines zweiten Grenzwertsignals auf.
Nachfolgend werden weitere bevorzugte Ausführungsbeispiele der erfindungsgemäßen Phasenregelvorrichtung mit Bezug auf die Figuren näher beschrieben. Es zeigen: Fig. 1 ein vereinfachtes Blockschaltbild eines Ausführungsbeispiels einer Pha- senregelvorrichtung gemäß der Erfindung,
Fig. 2 ein Detail eines Diversity-Empfängers mit einer Phasenregelvorrichtung gemäß der Erfindung,
Fig. 3 ein detaillierteres Blockschaltbild der Integratorschaltung aus Fig. 1 , und
Fig. 4 ein Zeitdiagramm zur Erläuterung der zeitlichen Bezüge verschiedener von der Phasenregelvorrichtung der Fig. 1 erzeugter interner Signale zur Eingangstaktinformation, die in einem empfangenen Eingangssignal enthalten ist.
Fig. 1 zeigt ein vereinfachtes Blockschaltbild einer Phasenregelvorrichtung 10 gemäß der Erfindung. Die Phasenregelvorrichtung enthält eine phasenstarre Regelschleife 12, die nachfolgend auch kurz als PLL bezeichnet wird, der PLL 12 vorgeschaltet sind eine erste Torschaltung 14 und ein Signaldetektor 16. An einem Ausgang 18 der PLL liegt ein regenerierter Datentakt in Form eines Abtast- Signals an. Das Abtastsignal ist parallel einer Datenabtastvorrichtung in Form einer zweiten Torschaltung 20 an deren ersten Eingang 20.1 zugeführt. An der zweiten Torschaltung 20 liegt an einem zweiten Eingang 20.2 das parallel auch der ersten Torschaltung 14 zugeführte Eingangssignal an.
Nachfolgend wird der Aufbau der PLL 12 näher erläutert. Die PLL 12 hat einen Phasenvergleicher 22, an dessen ersten Eingang 22.1 das Ausgangssignal des Signaldetektors 16 (Synchrontaktsignal) und an dessen zweiten Eingang 22.2 das Ausgangstaktsignal des MikroControllers 28 anliegt. Diesem ist ein Integrator 24 nachgeschaltet. Ein spannungsgesteuerter Oszillator (Voltage Controlled Oszillator, VCO) 26 ist an seinem Steuereingang mit dem Integrator 24 verbunden. Der Ausgang des VCO 26 ist einem Takteingang eines programmierten Mikro- controllers 28 zugeführt. Das im MikroController enthaltene Programm implementiert die Funktion eines programmierbaren digitalen Frequenzteilers. Ein mit Hilfe des Programms erzeugtes Ausgangstaktsignal des MikroControllers wird an ei- nen zweiten Eingang des Phasenvergleichers 22 zurückgeführt, womit die Regelschleife der PLL 12 geschlossen ist.
Nachfolgend wird die Funktionsweise der Phasenregelvorrichtung 10 während ihres Betriebs erläutert. Für die Zwecke der nachfolgenden Beschreibung wird als Beispiel eines Eingangssignals der Phasenregelvorrichtung 10 ein funktechnisch übertragener serieller Datenstrom gewählt, der Eingangstaktinformationen in Form mehrerer aufeinanderfolgender Synchronmerkmale enthält. Zur näheren Erläuterung wird auf Fig. 4a) verwiesen. Dort ist in einem Zeitdiagramm ein Eingangssignal E dargestellt. Das Eingangssignal E umfasst Datenworte, von denen in Fig. 4a) die Datenworte W1 und W2 als Signalgruppen dargestellt sind. Die Datenworte W1 und W2 werden senderseitig mit einer charakteristischen Zeitstruktur erzeugt. Diese Zeitstruktur wird von der Phasenregelvorrichtung 10 zur Synchronisierung herangezogen. Charakteristische Merkmale der Zeitstruktur der Datenworte sind:
- ein zeitlicher Abstand TPause der Datenworte W1 und W2 (sowie aller weiteren Datenworte) von einander
- ein durch einen 14 μs langen Signalimpuls repräsentiertes Vorstart-Bit V am Beginn jedes Datenwortes sowie
- ein in jedem Datenwort auf das jeweilige Vorstart-Bit V folgendes Start-Bit S, das durch einen Signalimpuls von 4,5 μs Dauer repräsentiert wird und anhand seiner geringeren Zeitdauer vom Vorstart-Bit unterscheidbar ist.
Das Anwendungsgebiet der Vorrichtung der Fig. 1 ist jedoch selbstverständlich nicht auf die beschriebene Signalstruktur, noch auf die Synchronisierung mit funktechnisch übertragenen Eingangssignalen beschränkt.
Die erste Torschaltung 14 ist zunächst in ihrem geöffneten Zustand. Ein an ihrem Eingang 14.1 anliegendes Empfangssignal E (vgl. Fig. 4a) liegt unverändert an ihrem Ausgang an und wird an den Signaldetektor 16 weitergeleitet. Der Signaldetektor 16 ist ausgebildet, die Kombination der drei genannten Merkmale der Eingangstaktinformation im Eingangssignal E zu erkennen. Dabei wird zunächst die Pause anhand ihrer vordefinierten Zeitdauer TPause von beispielsweise 70 ms erkannt. Wurde eine Pause erkannt, wird anschließend auf das Vor- liegen eines Vorstart-Bits geprüft. Zur Prüfung auf das Vorliegen des Vorstart-Bits wird von der dem Empfänger vorbekannten Information Gebrauch gemacht, dass allein der Signalimpuls, der das Vorstart-Bit V repräsentiert, eine Dauer von mehr als 9,8 μs (nämlich 14 μs) hat. Wurde das Vorstart-Bit erkannt, wird anschließend das am Eingang des Signaldetektors eintreffende Start-Bit an den Ausgang des Signaldetektors 16 geleitet.
Das Ausgangssignal des Signaldetektors 16 bildet das der PLL 12 zugeführte Steuertaktsignal und ist in Fig. 4b) dargestellt. Das Steuertaktsignal besteht allein aus dem periodisch im Eingangssignal E auftretenden kurzen Signalimpuls, der das jeweilige Start-Bits S der eintreffenden Datenworte repräsentiert, und wird stets synchron mit diesem ausgegeben.
In der PLL 12 empfängt der Phasenvergleicher 22 an seinem Eingang 22.1 das Steuertaktsignal und an seinem Eingang 22.2 das vom MikroController 28 erzeugte Ausgangstaktsignal. Der Phasenvergleicher ist ausgebildet, an seinem Ausgang 22.3, ein Gleichspannungssignal zu erzeugen und abzugeben, das der Phasendifferenz der an seinen Eingängen 22.1 und 22.2 anliegenden Signale proportional ist. Das Ausgangssignal des Phasenvergleichers enthält also Informationen über das Vorzeichen und den Betrag der Phasendifferenz des Synchrontaktsignals und des Ausgangstaktsignals des MikroControllers 28. Die Phasendifferenz lässt sich im Fall von Rechteck-Signalimpulsen einfach durch mes- sen der Zeitdifferenz des Eintreffens des Synchrontaktsignals am Eingang 22.1 und des Ausgangstaktsignals am Eingang 22.2 des Phasenvergleichers 22 bestimmen.
Das vom Phasenvergleicher 22 erzeugte Gleichspannungssignal wird dem Integrator 24 zugeleitet. Der Integrator 24 bildet ein Tiefpassfilter und hat an sei- nem Ausgang eine Regelspannung anliegen, die dem zeitlichen Integral des am Eingang anliegenden Gleichspannungssignals proportional ist. Die Regelspannung liegt am Steuereingang des VCO 26 an, dessen ausgegebenes Steuertaktsignal entsprechend der Höhe der Regelspannung verändert wird.
Das Steuertaktsignal liegt am Takteingang 28.1 des MikroControllers 28 an. Der MikroController arbeitet ein in ihm gespeichertes Programm ab, durch das er innerhalb der PLL 12 die Funktion eines (programmierbaren) Frequenzteilers implementiert. Für die vorliegende Darstellung soll die Programmierbarkeit zunächst außer Acht bleiben. Es wird also zunächst angenommen, dass der Mikrocontrol- ler einen Frequenzteiler mit festem Teilungsverhältnis bildet. Wesentlich ist, dass alle Aktivitäten des MikroControllers vom Steuertaktsignal am Eingang 28.1 getaktet werden. Der MikroController 28 erzeugt auf diese Weise sein Ausgangstaktsignal, das er über seinen Ausgang 28.2 an den Eingang 22.2 des Phasen- vergleichers 22 zurückführt. Das Ausgangstaktsignal ist ein Rechteckimpuls mit einer Dauer, die größer ist als die Dauer des Synchrontaktsignals, das vom Sig- naldetektor 16 an den Eingang 22.1 des Phasenvergleichers gegeben wird. Die Synchronisierung ist dann hergestellt, wenn das Ausgangstaktsignal und das Synchrontaktsignal zeitlich mittig übereinander liegen. Diese Situation ist in Figur 4c) am Beispiel des Ausgangstaktsignals A1 dargestellt, das mit dem Synchrontaktsignal S (Fig. 4b)) zeitlich mittig überlappt. Dies hat den Vorteil, dass emp- fangsbedingte Schwankungen der Signaldauer des Synchrontaktsignals keinen Einfluss auf die Phasenlage des Ausgangstaktsignals relativ zum Synchrontaktsignal haben. Würde man stattdessen auf eine Flanke des Synchrontaktsignals synchronisieren, wäre ein solcher Einfluss gegeben, wodurch die Stabilität der Synchronisation verringert würde.
Figur 4c) zeigt mit den Ausgangstaktsignalen A2 und A3 zwei Fälle, in denen die Synchronisation noch nicht hergestellt ist. Das Ausgangstaktsignal A2 trifft am Eingang 22.2 ein, bevor das Synchrontaktsignal S2 am Eingang 22.1 des Phasenvergleichers 22 detektiert wird. In diesem Fall wird der Phasenvergleicher 22 an seinem Ausgang eine entsprechende Gleichspannung anlegen, die über den Integrator 24 dem Spannungsgesteuerten Oszillator 26 zugeführt wird und zu einer Verringerung der Steuertaktfrequenz des vom spannungsgesteuerten Oszil- lator erzeugten Steuertaktsignals führt. Dementsprechend wird der Mikrocontrol- ler 28 die Ausgangstaktfrequenz des Ausgangstaktsignals an seinem Ausgang 28.2 verringern. Spätere Ausgangstaktsignale werden daher besser mit dem Steuertaktsignal synchronisiert sein. Entsprechend, jedoch mit umgekehrten Vor- zeichen, wird der PLL bei einem zeitlich verzögerten Eintreffen des Ausgangstaktsignals beim Phasenvergleicher 22 reagieren, wie es am Beispiel des Ausgangstaktsignals A3 in Figur 4c) dargestellt ist. In diesem Fall wird das Ausgangssignal des Phasenvergleichers 22 über den Integrator und den VCO 26 zu einer Erhöhung der Ausgangstaktfrequenz des MikroControllers 28 führen. Auf diese Weise gelingt es, das Ausgangstaktsignal des MikroControllers 28 mit dem Synchrontaktsignal und daher mit dem Eingangssignal zu synchronisieren.
Der MikroController 28 gibt an seinem Ausgang 28.3 ein Abtastsignal mit einer Abtasttaktfrequenz aus, die dem zeitlichen Abstand der einzelnen Signalimpulse innerhalb der Datenworte W1 und W2 entspricht. Das am Ausgang 28.3 anlie- gende Abtastsignal ist immer synchron mit dem Takt der Signalimpulse innerhalb der empfangenen Datenworte solange das Ausgangstaktsignal synchron mit dem Eingangstaktsignal ist. Auf diese Weise können mit Hilfe der zweiten Torschaltung 20 die an ihrem Eingang 20.2 empfangenen einzelnen Signalimpulse korrekt identifiziert und die einzelnen im Datenwort enthaltenen Nutzdatenbits detektiert werden. Die regenerierten Nutzdatenbits werden am Ausgang 20.3 der zweiten Torschaltung 20 zur weiteren Verarbeitung ausgegeben.
In der Phasenregelvorrichtung der Figur 1 wird zur Unterdrückung von Störquellen an einem Ausgang 22.4 des Phasenvergleichers 22 ein Freigabesignal erzeugt, dass - angelegt an den Eingang 14.2 der ersten Torschaltung 14 - nach- dem sowohl Synchrontaktsignal als auch Ausgangstaktsignal eingetroffen sind, die erste Torschaltung 14 für etwas weniger als die Zeit vom Ende des Startbits bis zum Beginn der nächsten Pause in einen geschlossenen Zustand versetzt. Ein Beispiel eines geeigneten Zeitfensters ist in Figur 4a) mit dem Bezugszeichen F gekennzeichnet. Auf diese Weise wird verhindert, dass zufällige Ähnlich- keiten von Eingangssignalimpulsen im Datenstrom als Eingangstaktinformation interpretiert werden und die Regelspannung verfälschen. So wird eine aktive Störaustastung realisiert. Steuerinformation für die Torsteuerung wird unter Verwendung der Information "eine Synchronsequenz abgeschlossen" aus den Signalen der Eingangstaktabtrennung und der Phasenvergleichsschaltung gewonnen.
Der MikroController implementiert in einer Weiterbildung des Ausführungsbeispiels der Fig. 1 einen programmierbaren Frequenzteiler. Bei dieser Weiterbildung ist der Integrationseinheit 24 ein hier nicht dargestellter Fensterdiskrimina- tor nachgeschaltet, der ein erstes Grenzwertsignal erzeugt und abgibt, das anzeigt, dass die Regelspannung einen oberen Grenzwert erreicht hat, und ein zweites Grenzwertsignal erzeugt und abgibt, das anzeigt, dass die Regelspannung einen unteren Grenzwert erreicht hat. Dem MikroController 28 wird das erste und zweite Grenzwertsignal über nicht dargestellte Eingänge zugeführt. Das im MikroController gespeicherte Programm enthält über die beschriebene Funktionalität hinaus zusätzlich Schritte des Verringerns des Teilungsverhältnisses bei Anliegen des ersten Grenzwertsignals und des Erhöhens des Teilungsverhältnisses bei Anliegen des zweiten Grenzwertsignals. Auf diese Weise kann der Mikro- controller 28 den Fangbereich der PLL deutlich über das Maß hinaus erweitern, das durch die Steuerbandbreite des spannungsgesteuerten Oszillators ermöglicht wird.
Fig. 2 zeigt eine Einsatzmöglichkeit der Phasenregelvorrichtung der Fig. 1 in Form eines Diversity-Empfängers 100. Lediglich die von der Schaltung der Fig. 1 abweichenden oder ihr hinzuzufügenden Teile sind dargestellt. Hierbei handelt es sich um den Empfängerteil 102 und eine erste Stufe 114 des Synchronsignaldetektors .
Der Empfängerteil 102 enthält zwei Antennen 104 und 106 sowie jeweils nachgeschaltete Empfangsschaltungen 108 und 1 10, die in bekannter Weise Aufgaben der Demodulation und Binarisierung wahrnehmen. Die beiden Antennen 104 und 106 sind wie die Empfänger 108 und 110 auf ein- und dieselbe Sendefrequenz eines Senders abgestimmt. Die beiden Antennen 104 und 106 befinden sich an verschiedenen Empfangsorten, um gemäß dem Diversity-Prinzip einen kontinuierlichen Empfang unabhängig von lokalen Auslöschungen des empfangenen Sendesignals durch gleichstarke gegenphasige Echos desselben zu ermöglichen. Die von beiden Empfangsschaltungen ausgegebenen Signale bilden zwei Eingangssignale der Phasenregelvorrichtung.
Die Schaltung 114 des Empfängers 100 ist der ersten Torschaltung der Phasenregelvorrichtung der Fig. 1 vorgeschaltet. Zunächst sind zwei Eingänge 114.1 und 114.2 für Eingangssignale der beiden Empfangsschaltungen 108 und 1 10 vorgesehen. Die Eingangssignale werden weiterhin zum einen über ein Oder- Gatter 1 16 und zum anderen über ein Und-Gatter 118 mit einander verknüpft. Die ODER-Verknüpfung dient der Detektion des Zustandes "1 " für das Vorstartbit und das Startbit. Ein Vorstartbit wird vom Signaldetektor detektiert, wenn von einer der Empfangsschaltungen 108 oder 110 oder von beiden Empfangsschaltungen 108 und 1 10 her ein Vorstartbit anliegt. Die UND-Verknüpfung dient der Detektion des Zustandes "0" für die Pause. Eine Pause wird nur dann detektiert, wenn beide Eingangssignale der 108 und 110 das Vorliegen einer Pause anzeigen. Durch diese Logik ist die Störungstoleranz des Empfängers erhöht.
Der Phasenvergleicher 22 funktioniert nach dem Prinzip der Ladungspumpe, die in ihrer einfachsten Form Fig. 3 dargestellt ist. Synchrontaktsignal 22.1 und Ausgangstaktsignal 22.2 werden jeweils einem Flip-Flop zugeführt und schalten die- ses bei ihrem Eintreffen (ansteigende Flanke des jeweiligen Signals) jeweils in seinen ersten stabilen Zustand (gesetzt, d.h. eine "1 " an seinem Ausgang). Je nach dem, welches der beiden Signale 22.1 oder 22.2 zuerst ankommt wird Flip- Flop 122.1 oder 122.2 zuerst gesetzt und schließt damit den Schalter 122.4 oder 122.5. Trifft nun nach dem ersten, das zweite Signal ein, so sind beide Ausgänge beider Flip-Flops im Zustand gesetzt. Damit sind aber beide Eingänge des Und- Gatters 122.3 auf logisch 1 gesetzt, worauf dieses Gatter eine logische „1 " am Ausgang führt, was wiederum augenblicklich beide Flip-Flops zurücksetzt.
Je nach dem welches Taktsignal 22.1 oder 22.2 zuerst eintrifft, kann ein positiver oder ein negativer Strom in den Integrator 24 fließen, der durch das Eintreffen des jeweils verspäteten Taktsignals beendet wird und dessen Dauer von der Zeitdifferenz des Eintreffens abhängt, also von der aktuellen Phasenlage. Treffen beide Taktsignale gleichzeitig ein, so fließt kein Strom in Richtung des Integrators 24, da die Flip-Flops augenblicklich mittels UND-Gatter 122.3 gelöscht werden. Wie zu erkennen ist, befinden sich bei einer Schaltung nach Fig. 3 die Signale in Phase, wenn die Vorderflanken beider Taktsignale zeitlich aufeinander liegen, d.h. wenn beide Taktsignale zur gleichen Zeit beginnen.
Fig. 5 zeigt eine im Sinne der Erfindung modifizierte Variante der Ladungspumpe. Hinzugekommen sind nun ein weiteres Flip-Flop 122.7, ein Inverter 122.6 und ein Oder-Gatter 122.8. Das Impulsdiagramm in Fig. 6 zeigt den gewünschten Fall der Synchronität, d.h. das Ausgangstaktsignal liegt zeitlich mittig über dem Synchrontaktsignal. Dazu muss das Abtasttakttakts ig nal zeitlich vor dem Synchrontaktsignal beginnen. Dies hat gemäß obiger Erklärung zur Folge, dass zunächst für die Zeit t1 (Fig. 6) ein negativer Strom in Richtung Integrator fließt. Dieser muss nun für den Fall der in Fig. 6 dargestellten zeitlichen Verhältnisse durch einen gleich- großen positiven Strom kompensiert werden. Dafür sorgt Flip-Flop 122.7. Dieses Flip-Flop erhält das durch Negator 122.6 negierte Synchrontaktsignal an seinem Takteingang und das Ausgangstaktsignal an seinem Dateneingang. Für den Fall, dass bei fallender Flanke des Synchrontaktsignals das Ausgangstaktsignal noch den Zustand logisch „1 " führt, wird nun Flip-Flop 122.7 gesetzt. Anschließend wird es rückgesetzt, wenn das Ausgangstaktsignal auf logisch 0 geht (siehe Fig. 6). Da die beiden Ausgänge von Flip-Flop 122.1 und 122.7 Oder-verknüpft dem Schalter 122.4 zugeführt werden, fließt für diese Zeitdauer ein positiver Strom. Somit stellt die in Fig. 6 dargestellte zeitliche Abfolge der beiden Signale Synchrontakt und Ausgangstakt den Zustand "PLL eingerastet" für die Schaltung in Fig. 5 dar.
Wenn das Synchrontaktsignal fehlt, beispielsweise wegen Störungen im Übertragungsweg vom Datensender zum Datenempfänger, so würde Flip-Flop 122.2 zwar durch das Ausgangstaktsignal gesetzt, aber nicht durch das Synchrontaktsignal rückgesetzt, und es würde dauerhaft ein negativer Strom in Richtung In- tegrator fließen. Der VCO würde daraufhin auf seiner niedrigsten Frequenz schwingen. Dies stellt das bekannte Verhalten der Flip-Flop-gesteuerten Ladungspumpe dar und ist im vorliegenden Fall unerwünscht.
Fig. 7 zeigt eine weitere modifizierte Variante der Grundschaltung aus Fig. 3, die die Elemente aus Fig. 6 enthält und um ein weiteres Flip-Flop 122.9, ein als Tor fungierendes Und-Gatter 122.10 ergänzt wurde. Die Funktion ist unter der Bedingung, dass Flip-Flop 122.9 nicht gesetzt ist und 122.2 anfangs ebenso nicht, mit der zur Schaltung der Fig.6 erläuterten Funktion identisch. Neu ist, dass das Flip- Flop 122.2 mit seinem Daten (D-) Anschluss nicht mehr mit VCC verbunden ist sondern mit dem negierten Ausgang von Flip-Flop 122.2. Das hat zur Folge, dass bei steigender Flanke am Takteingang das Flip-Flop 122.2 der jeweils andere als der gerade vorhandene Zustand eingenommen wird (das Flip-Flop toggelt). Bei vorhandenem Synchrontaktsignal stellt dies zunächst kein geändertes Verhalten gegenüber der Schaltung nach Fig. 6 dar. Denn das Flip-Flop 122.2 wird immer durch das UND-Gatter 122.3 zurückgesetzt, wenn nacheinander Ausgangstakt- signal und Synchrontaktsignal eingetroffen sind.
Fehlt nun aber das Synchrontaktsignal, (Signalschema nach Fig. 8), so ist das Flip-Flop 122.2 noch immer gesetzt, wenn das Ausgangstaktsignal das nächste Mal eintrifft. Es floss gerade für die Zeit einer Periode des Ausgangstaktsignals ein negativer Strom in den Integrator. Das Ausgangssignal von Flip-Flop 122.2 liegt nun aber am Dateneingang von Flip-Flop 122.9. Die steigende Flanke des Ausgangstaktsignals bei noch nicht gelöschtem Flip-Flop 122.2 hat nun zur Folge, dass das Flip-Flop 122.9 gesetzt wird, das seinerseits mit seinem Ausgang am Setzeingang von Flip-Flop 122.1 liegt. Damit wird Flip-Flop 122.1 gesetzt. Nun sind beide Flip-Flops 122.1 und 122.2 gesetzt und werden über UND-Gatter 122.3 rückgesetzt. Da am Setzeingang von Flip-Flop 122.1 immer noch logisch „1 " vom noch immer gesetzten Flip-Flop 122.9 liegt, ist Flip-Flop 122.1 auch noch gesetzt, während Flip-Flop 122.2 rückgesetzt bleibt. Es fließt nun ein positiver Strom in den Integrator. Dieser Zustand bleibt nun für eine Periode der Ausgangstaktfrequenz bestehen. Trifft nun die nächste steigende Flanke des Ausgangstaktsignals ein, so wird Flip-Flop 122.9 rückgesetzt. An seinem D-/Daten-Eingang ist ja noch logisch „0" vom Ausgang von Flip-Flop 122.2. Flip-Flop 122.2 wird gesetzt, und weil nun sowohl Flip-Flop 122.1 als auch 122.2 gesetzt sind, werden beide Flip-Flops nach Verknüpfung ihrer Ausgangssignale durch UND-Gatter 122.3 rückgesetzt.
Für die nun folgende Periode des Ausgangstaktsignals fließt kein Strom in den Integrator. Wie der obigen Erklärung zu entnehmen ist, fließt bei fehlendem Synchrontaktsignal für eine Periode des Ausgangstaktsignals zunächst ein negativer Strom, dann für die nächste Periode ein positiver Strom und wiederum für die nächste Periode kein Strom in den Integrator. Sind die Ströme gut balanciert, so bleibt bei fehlendem Synchrontaktsignal, der Ladezustand des Integrators unverändert und damit die Frequenz des VCO konstant. Der Impulslängendetektor 122.11 überwacht den Ausgang des Flip-Flops 122.2 und erzeugt für den Fall, dass die Dauer eines negativen Stromflusses in den Integrator einen bestimmten Wert überschreitet, einen Austastimpuls von etwa der Länge des Ausgangstaktsignals, der dem UND-Gatter 122.10 zugeführt wird und über dieses für eben diese Zeit die Weiterleitung des Synchrontaktsignals sperrt. Damit wird gewährleistet, dass die oben beschriebene Abfolge von gleichlangem positivem und negativem Stromfluss nicht durch dazwischen eintreffende Synchrontaktsignale gestört wird. Dieses Prinzip hat sich im praktischen Einsatz als außerordentlich störungsresistent erwiesen.

Claims

Ansprüche
Phasenregelvorrichtung zur phasenstarren Synchronisierung eines Ausgangstaktsignals mit einem Eingangssignal, das einen seriellen Eingangsdatenstrom mit Eingangstaktinformation und Nutzdaten repräsentiert, mit - einem Signaldetektor, der ausgebildet ist zum Empfang eines von extern stammenden Eingangssignals, das Eingangstaktinformation enthält, und zum Ausgeben eines Synchrontaktsignals, das zur Eingangstaktinformation synchron ist,
- einem spannungsgesteuerten Oszillator, der ausgebildet ist, ein Steuer- taktsignal mit einer Steuertaktfrequenz abzugeben, die einer anliegenden Regelspannung proportional ist,
- einem MikroController mit einem Arbeitstakt-Eingang, an dem das vom spannungsgesteuerten Oszillator ausgegebene Steuertaktsignal anliegt, und der ausgebildet ist, mit der Steuertaktfrequenz des am Arbeitstakt- Eingang anliegenden Steuertaktsignals ein im MikroController gespeichertes Programm abzuarbeiten, das Schritte des Erzeugens und Ab- gebens eines Ausgangstaktsignals mit einer Ausgangstaktfrequenz um- fasst, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz des Steuertaktsignals steht, - einem Phasenvergleicher, an dessen Eingängen das Ausgangstaktsignal und das Synchrontaktsignal anliegen, und der ausgebildet ist, ein Gleichspannungssignal zu erzeugen und abzugeben, das der Phasendifferenz der an den Eingängen anliegenden Signale proportional ist, und - einer Integrationseinheit, an deren Eingang das Gleichspannungssignal anliegt, und die ausgebildet ist, eine dem zeitlichen Integral des Gleichspannungssignals über eine vordefinierte Zeitspanne proportionale Regelspannung auszugeben, die dem spannungsgesteuerten Oszillator zugeführt ist.
2. Vorrichtung nach Anspruch 1 , bei der der Signaldetektor, der spannungsgesteuerte Oszillator, der Phasenvergleicher und der Integrator als vom MikroController getrennte Bauelemente oder als vom MikroController getrennte Schaltkreise einer integrierten Schaltung ausgebildet sind.
3. Vorrichtung nach Anspruch 1 , bei der der MikroController ausgebildet ist, ein mit dem Ausgangstaktsignal in fester Phasenbeziehung stehendes Abtasttaktsignal zu erzeugen.
4. Vorrichtung nach Anspruch 3, die zusätzlich eine Datenabtastvorrichtung enthält, der das Abtasttaktsignal und das Eingangssignal zugeführt ist, und die ausgebildet ist, mit dem durch das Abtasttaktsignal vorgegebenen Takt dem Eingangsdatenstrom Nutzdatensymbole zu entnehmen und an einem Ausgang auszugeben.
5. Vorrichtung nach Anspruch 4, bei der die Datenabtastvorrichtung in Form einer ersten Torschaltung ausgebildet ist, die einen geschlossenen Zustand hat, bei dem am Ausgang kein Signal anliegt, und einen geöffneten Zustand, bei dem am Ausgang das Eingangssignal anliegt, und die den ge- öffneten Zustand bei Eintreffen eines Abtastsignals für eine vorbestimmte
Zeitspanne annimmt und ansonsten den geschlossenen Zustand annimmt.
6. Vorrichtung nach Anspruch 4, bei der die Datenabtastvorrichtung als Abtast- und Halteglied ausgebildet ist, dem das Eingangssignal und das Ab- tastsignal zugeführt ist, und das ausgebildet ist, mit jedem neuen Abtastsignal das aktuelle Eingangssignal zu übernehmen und bis zum Eintreffen des nächsten Abtastsignals am Ausgang auszugeben.
7. Vorrichtung nach Anspruch 5 oder 6, bei der der MikroController ausgebil- det ist, die phasenstarren Abtasttaktsignale zeitlich mittig in Bezug auf eine erwartete Dauer eines ein Nutzdatensymbol repräsentierenden Eingangssignals abzugeben.
8. Vorrichtung nach einem der vorstehenden Ansprüche, bei der der Phasen- vergleicher zusätzlich ausgebildet ist, an einem Ausgang ein Einrastsignal abzugeben, welches anzeigt, dass momentan die Phasendifferenz zwischen Synchrontaktsignal und Ausgangstaktsignal verschwindet oder einen vorgegebenen Schwellwert unterschreitet.
9. Vorrichtung nach Anspruch 8, bei der dem Signaldetektor eine zweite Torschaltung vorgeschaltet ist, der das Eingangssignal und ein Freigabesignal zugeführt werden, wobei das Freigabesignal nach Eintreffen von Synchron- taktsignal UND Ausgangstaktsignal am Phasenvergleicher für eine Zeit von weniger als einer Periode der Frequenz des Synchrontaktsignals unterdrückt wird, um fehlerhaftes Synchronisieren auf der Synchroninformation ähnliche Signalanteile im Eingangssignal zu vermeiden, und die ausgebildet ist, - in einem geschlossenen Zustand kein Ausgangssignal abzugeben und in einem geöffneten Zustand das Eingangssignal als Ausgangssignal abzugeben,
10. Vorrichtung nach einem der vorstehenden Ansprüche, bei der dem Mikro- Controller eine Information über die Höhe der Regelspannung zugeführt ist, und bei der das im MikroController gespeicherte Programm einen zusätzlichen Schritt des Anpassens des Teilungsverhältnisses zwischen Steuertaktsignal und Ausgangstaktsignal in Abhängigkeit von der anliegenden Regelspannung enthält.
1 1. Vorrichtung nach einem der vorstehenden Ansprüche, bei der
- der Integrationseinheit eine Anordnung nachgeschaltet ist, die ausgebildet ist, ein erstes Grenzwertsignal zu erzeugen und abzugeben, das anzeigt, dass die Regelspannung einen oberen Grenzwert erreicht hat, und ein zweites Grenzwertsignal zu erzeugen und abzugeben, das anzeigt, dass die Regelspannung einen unteren Grenzwert erreicht hat,
- dem MikroController das erste und zweite Grenzwertsignal zugeführt sind, und - bei der das im MikroController gespeicherte Programm zusätzliche Schritte des Verringerns des Teilungsverhältnisses bei Anliegen eines ersten Grenzwertsignals und des Erhöhens des Teilungsverhältnisses bei Anliegen eines zweiten Grenzwertsignals aufweist.
12. Empfängervorrichtung, mit einer zum Empfang Eingangssignalen in Form von Funksignalen ausgebildeten Antenne, und einer Phasenregelvorrich- tung nach einem der vorstehenden Ansprüche, deren Signaldetektor mit der Antenne verbunden ist.
13. Regelungsverfahren zur Synchronisation eines abzugebenden Ausgangstaktsignals mit einem Eingangssignal, das einen seriellen Eingangsdatenstrom mit Eingangstaktinformation und Nutzdaten repräsentiert, mit einer die folgenden Schritte umfassenden Regelschleife: - Identifizieren im Eingangssignal enthaltener Eingangstaktinformation und Ausgeben eines Synchrontaktsignals, das mit der identifizierten Eingangstaktinformation synchron ist,
- durch ein Steuertaktsignal getaktetes Abarbeiten eines im Mikrocontrol- ler gespeicherten Programms, das Schritte des Erzeugens und Abge- bens eines Ausgangstaktsignals mit einer Ausgangstaktfrequenz um- fasst, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz des Steuertaktsignals steht,
- Vergleichen der Phasenlagen des Ausgangstaktsignals und des Synchrontaktsignals und Erzeugen eines ihrer Phasendifferenz proportiona- len Gleichspannungssignals,
- Erzeugen einer dem zeitlichen Integral des Gleichspannungssignals über eine vorbestimmte Zeitspanne proportionalen Regelspannung,
- Erzeugen und Abgeben des Steuertaktsignals an den MikroController, wobei die Steuertaktfrequenz der Regelspannung proportional ist.
14. Verfahren nach Anspruch 13, bei dem der MikroController zusätzlich ein mit dem Ausgangstaktsignal in fester Phasenbeziehung stehendes Abtasttaktsignal erzeugt.
15. Verfahren nach Anspruch 14, bei dem dem Eingangsdatenstrom des Eingangssignals mit dem durch das Abtasttaktsignal vorgegebenen Takt Nutzdatensymbole entnommen werden.
16. Verfahren nach Anspruch 15, bei dem der MikroController die phasenstarren Abtasttaktsignale zeitlich mittig in Bezug auf eine erwartete Dauer eines ein Nutzdatensymbol repräsentierenden Eingangssignals abgibt.
17. Verfahren einem der Ansprüche 13 bis 16, bei dem ein Einrastsignal erzeugt wird, wenn momentan die Phasendifferenz zwischen Synchrontaktsignal und Ausgangstaktsignal verschwindet oder einen vorgegebenen Schwellwert unterschreitet.
18. Verfahren nach einem der Ansprüche 13 bis 17, bei dem MikroController die Regelspannung zugeführt ist, und bei der das im MikroController gespeicherte Programm einen zusätzlichen Schritt des Anpassens des Teilungsverhältnisses zwischen Steuertaktsignal und Ausgangstaktsignal in Abhängigkeit von der anliegenden Regelspannung enthält.
19. Verfahren nach einem der Ansprüche 13 bis 18, bei dem
- ein erstes Grenzwertsignal abgegeben wird, wenn die Regelspannung einen oberen Grenzwert erreicht hat, und ein zweites Grenzwertsignal abgegeben wird, wenn die Regelspannung einen unteren Grenzwert er- reicht hat,
- und bei dem das im MikroController gespeicherte Programm zusätzliche Schritte des Verringerns des Teilungsverhältnisses bei Anliegen eines ersten Grenzwertsignals und des Erhöhens des Teilungsverhältnisses bei Anliegen eines zweiten Grenzwertsignals aufweist.
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