Das
der vorliegenden Erfindung zugrunde liegende technische Problem
ist es, eine auch für Eingangssignale
mit, bezogen auf die Verarbeitungsgeschwindigkeit des eingesetzten
Mikrocontrollers, hohen Taktfrequenzen geeignete Phasenregelvorrichtung
anzugeben, die die beschriebenen Nachteile des Standes der Technik
mindert oder beseitigt.
Gemäß einem
ersten Aspekt der Erfindung wird die Aufgabe gelöst durch eine Phasenregelvorrichtung
zur phasenstarren Synchronisierung eines Ausgangstaktsignals mit
einem Eingangssignal, das einen seriellen Eingangsdatenstrom mit
Eingangstaktinformation und Nutzdaten repräsentiert, mit
- – einem
Signaldetektor, der ausgebildet ist zum Empfang eines von extern
stammenden Eingangssignals, das Eingangstaktinformation enthält, und
zum Ausgeben eines Synchrontaktsignals, das zur Eingangstaktinformation
synchron ist,
- – einem
spannungsgesteuerten Oszillator, der ausgebildet ist, ein Steuertaktsignal
mit einer Steuertaktfrequenz abzugeben, die einer anliegenden Regelspannung
proportional ist,
- – einem
Mikrocontroller mit einem Arbeitstakt-Eingang, an dem das vom spannungsgesteuerten Oszillator
ausgegebene Steuertaktsignal anliegt, und der ausgebildet ist, mit
der Steuertaktfrequenz des am Arbeitstakt-Eingang anlie genden Steuertaktsignals
ein im Mikrocontroller gespeichertes Programm abzuarbeiten, das
Schritte des Erzeugens und Abgebens eines Ausgangstaktsignals mit
einer Ausgangstaktfrequenz umfasst, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz
des Steuertaktsignals steht,
- – einem
Phasenvergleicher, an dessen Eingängen das Ausgangstaktsignal
und das Synchrontaktsignal anliegen, und der ausgebildet ist, ein Gleichspannungssignal
zu erzeugen und abzugeben, das der Phasendifferenz der an den Eingängen anliegenden
Signale proportional ist, und mit
- – einer
Integrationseinheit, an deren Eingang das Gleichspannungssignal
anliegt, und die ausgebildet ist, eine dem zeitlichen Integral des
Gleichspannungssignals über
eine vordefinierte Zeitspanne proportionale Regelspannung auszugeben,
die dem spannungsgesteuerten Oszillator zugeführt ist.
Die
erfindungsgemäße Phasenregelvorrichtung
umfasst einen vom Signaldetektor, dem spannungsgesteuerten Oszillator,
dem Phasenvergleicher und der Integrationseinheit gebildeten Hardwarekern,
der mit geringem Jitter das vom Mikrocontroller erzeugte Ausgangstaktsignal
mit der empfangenen Eingangstaktinformation des Eingangsdatenstroms in
Phase bringt, indem er die Arbeitstaktfrequenz des Mikrocontrollers
regelt.
Der
Mikrocontroller arbeitet mit diesem Arbeitstakt ein gespeichertes
Programm ab, mit dem er das Ausgangstaktsignal mit einer Ausgangstaktfrequenz
erzeugt, die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz
steht, die vom spannungsgesteuerten Oszillator erzeugt und dem Mikrocontroller
als Arbeitstaktfrequenz vorgegeben wird. Auf diese Weise ermöglicht es
die erfindungsgemäße Phasenregelvorrichtung,
mit einem Mikrocontroller externe periodische Signale, Daten oder Ereignisse
zu verarbeiten, wobei die im Mikrocontroller stattfindenden Softwareabläufe stets
phasenstarr mit dem periodischen Auftreten dieser externen Signale,
Daten oder Ereignisse sind. Dabei muss der Mikrocontroller nur so
schnell sein, dass er die Abfolge der Befehle des in ihm gespeicherten
Programms in der dafür
vorgesehenen Zeit abarbeitet.
Für den Vorgang
der Synchronisierung mit der Eingangstaktinformation im seriellen
Eingangsdatenstrom wird im Gegensatz zu einer Software-PLL-Implementation oder
zur interruptgesteuerten Synchronisation auf ein einer vorgeschalteten
PLL entnommenes Ausgangstaktsignal keine Rechenzeit benötigt.
Die
Einbindung des Mikrocontrollers in die erfindungsgemäße Phasenregelvorrichtung
ermöglicht
wegen der Programmierbarkeit des Mikrocontrollers eine leicht realisierbare
Adaption der Phasenregelvorrichtung an verschiedene Anwendungsfälle.
Nachfolgend
werden bevorzugte Ausführungsbeispiele
der erfindungsgemäßen Phasenregelvorrichtung
beschrieben.
Bei
einer bevorzugten Ausführungsform
sind der Signaldetektor, der spannungsgesteuerte Oszillator, der
Phasenvergleicher und der Integrator als vom Mikrocontroller getrennte
Bauelemente oder als vom Mikrocontroller getrennte Schaltkreise
einer integrierten Schaltung ausgebildet. Auf diese Weise wird um
den Mikrocontroller ein schneller, jitterarmer Hardwarekern gebildet,
der das vom Mikrocontroller erzeugte Ausgangstaktsignal mit der
Eingangstaktinformation des Eingangsdatenstroms in Phase bringt.
Bei
einer bevorzugten Ausführungsform
ist der Signaldetektor ausgebildet, im empfangenen Eingangssignal,
die Eingangstaktinformation zu erkennen und allein die Eingangstaktinformation
in Form des Synchrontaktsignals an seinem Ausgang bereitzustellen.
Bei
einer weiteren bevorzugten Ausführungsform
ist der Mikrocontroller ausgebildet, ein mit dem Ausgangstaktsignal
in fester Phasenbeziehung stehendes Abtasttaktsignal zu erzeugen,
dessen Frequenz ein vorbestimmtes Vielfaches des Ausgangstaktsignals
bildet. Auf diese Weise wird es ermöglicht, den seriellen Eingangsdatenstrom
Symbol für
Symbol synchron abzutasten. Wegen des geringen Phasenjitters ist
die Abtastung besonders schmaler Datensignale zuverlässig möglich.
Bei
einer anderen bevorzugten Ausführungsform
enthält
der Mikrocontroller zusätzlich
eine Datenabtastvorrichtung, der das Abtasttaktsignal und das Eingangssignal
zugeführt
ist, und die ausgebildet ist, mit dem durch das Abtasttaktsignal
vorgegebenen Takt dem Eingangsdatenstrom Nutzdatensymbole zu entnehmen
und an einem Ausgang auszugeben. Die ausgegebenen Daten können anschließend einer
weiteren Verarbeitung oder einer Wiedergabe zugeführt werden.
Bei
einer weiteren bevorzugten Ausführungsform
ist die Datenabtastvorrichtung in Form einer ersten Torschaltung
ausgebildet, die einen geschlossenen Zustand hat, bei dem am Ausgang
kein Signal anliegt, und einen geöffneten Zustand, bei dem am
Ausgang das Eingangssignal anliegt, und die bei Eintreffen eines
Abtastsignals für
eine vorbestimmte Zeitspanne den geöffneten Zustand annimmt und
ansonsten den geschlossenen Zustand.
Bei
einer weiteren bevorzugten Ausführungsform
ist die Datenabtastvorrichtung als Abtast- und Halteglied ausgebildet,
dem das Eingangssignal und das Abtastsignal zugeführt ist,
und das ausgebildet ist, mit jedem neuen Abtastsignal das aktuelle Eingangssignal
abzutasten und das Abtastergebnis bis zum Eintreffen des nächsten Abtastsignals
am Ausgang auszugeben.
Bei
einer anderen bevorzugten Ausführungsform
ist der Phasenvergleicher ausgebildet, das Gleichspannungssignal
mit einem Gleichspannungswert zu erzeugen, der proportional zur
Phasendifferenz des Ausgangstaktsignals und des Synchrontaktsignals
in Bezug auf die zeitliche Mitte des Synchrontaktsignals ist. Bei
diesem Ausführungsbeispiel
gilt das vom Mikrocontroller erzeugte Abtasttaktsignal dann als
phasensynchron zum Synchrontaktsignal, wenn es zeitlich mittig über dem
Synchrontaktsignal liegt.
Bevorzugt
ist dabei die Breite des Abtasttaktsignals größer als das breitest zu erwartende
Synchrontaktsignal. Dies ist vor allem von Vorteil, wenn die Breite
des Synchrontaktsignals durch Störungen im Übertragungsweg
nicht konstant ist, wie dies zum Beispiel bei der drahtlosen Datenübertragung
der Fall ist, bei der die Breite meist abhängig von der Empfangsstärke des
analog übertragenen
Signals ist. Auf diese Weise wird auch bei schwankenden Übertragungsbedingungen
die Entnahme der Nutzdaten aus dem Eingangsdatenstrom zum jeweils
optimalen Zeitpunkt ermöglicht.
Dies stellt eine fehlerarme Abtastung des Eingangssignals sicher.
Bei
einer weiteren bevorzugten Ausführungsform
ist der Phasenvergleicher zusätzlich
ausgebildet, an einem Ausgang ein Einrastsignal abzugeben, welches
anzeigt, dass momentan die Phasendifferenz zwischen Synchrontaktsignal
und Ausgangstaktsignal verschwindet oder einen vorgegebenen Schwellwert
unterschreitet.
Bei
einer anderen bevorzugten Ausführungsform
ist dem Signaldetektor eine zweite Torschaltung vorgeschaltet, der
das Eingangssignal, und ein Freigabesignal zugeführt sind, und die ausgebildet
ist,
- – in
einem geschlossenen Zustand kein Ausgangssignal abzugeben und in
einem geöffneten Zustand
das Eingangssignal als Ausgangssignal abzugeben,
- – bei
nicht anliegendem Freigabesignal den geöffneten Zustand anzunehmen
und
- – bei
anliegendem Freigabesignal den geschlossenen Zustand anzunehmen.
Bei
diesem Ausführungsbeispiel
wird die Detektion der Eingangstaktinformation aus dem Eingangsdatenstrom,
vom Zeitpunkt des gleichzeitigen Eintreffens von Synchrontaktsignal
und Ausgangstaktsignal an gerechnet, jeweils für eine Zeitspanne von etwas
weniger als eine Periodendauer der Eingangstaktfrequenz gesperrt,
wenn die Phasenregelvorrichtung eingerastet ist. So wird eine aktive
Störunterdrückung realisiert,
die eine fälschliche Detektion
von Störungen
im Eingangssignal oder zufällig
mit der Eingangstaktinformation ähnlichen
Bitfolgen als Eingangstaktinformation verhindert. Die Eingangstaktinformation
wird nur dann detektiert, wenn sie auch erwartet wird.
Bei
einer weiteren bevorzugten Ausführungsform
ist dem Mikrocontroller ein Signal zugeführt, das Information über den
Wert der Regelspannung repräsentiert.
Beispielsweise kann der Integrationseinheit eine Grenzwertvorrichtung
nachgeschaltet sein, die mit zwei Ausgangsbits anzeigt, ob sich der
Phasenregelkreis in einem vordefinierten erlaubten Arbeitsbereich
befindet, und in welcher Richtung gegebenenfalls eine Abweichung
vom erlaubten Arbeitsbereich besteht. Beide Bit-Signale sind dem
Mikrocontroller zugeführt.
Das im Mikrocontroller gespeicherte Programm enthält einen
zusätzlichen Schritt
des Anpassens des Teilungsverhältnisses zwischen
Steuertaktsignal und Ausgangstaktsignal in Abhängigkeit von der Information über die
Höhe der Regelspannung.
Auf diese Weise kann der Fangbereich der Phasenregelvorrichtung
erheblich erhöht werden,
ohne dass sich der Phasenjitter erhöht. Die erzielbare Erweiterung
des Fangbereiches ist deutlich größer als sie allein mit Hilfe
des spannungsgesteuerten Oszillators möglich wäre. Zur Gewinnung der Information über die
Richtung der Frequenzablage ist es bei diesem Ausführungsbeispiel
vorteilhaft, einen zweiten PLL-Zweig aus Synchronimpulsdetektor,
Phasenvergleich Ladungspumpe und Diskriminator vorzusehen, der nicht
die oben erwähnte
Störunterdrückung enthält. Denn
die Störunterdrückung verhindert
die Erkennung des Zustandes „Frequenz zu
hoch", weil unerwartet
häufige
Synchronimpulse unterdrückt
werden. Wird die Hardware der PLL als ASIC (Application Specific
Integrated Circuit) oder FPGA (Field Programmable Gate Array, Logik-Array) ausgeführt, so
ist der Aufwand für
den zusätzlichen PLL-Zweig
minimal.
Eine
erfindungsgemäße Empfängervorrichtung
umfasst eine zum Empfang von Eingangssignalen in Form von Funksignalen
ausgebildete Antenne und eine Phasenregelvorrichtung gemäß dem ersten Aspekt
der Erfindung, deren Signaldetektor mit der Antenne verbunden ist.
Bevorzugte Ausführungsbeispiele
der erfindungsgemäßen Empfängervorrichtung
und deren Vorteile ergeben sich aus der vorstehenden Beschreibung
von Ausführungsbeispielen der
erfindungsgemäßen Phasenregelvorrichtung.
Gemäß einem
zweiten Aspekt der Erfindung wird ein Regelungsverfahren zur Synchronisation
eines abzugebenden Ausgangstaktsignals mit einem Eingangs signal,
das einen seriellen Eingangsdatenstrom mit Eingangstaktinformation
und Nutzdaten repräsentiert,
mit einer die folgenden Schritte umfassenden Regelschleife:
- – Identifizieren
im Eingangssignal enthaltener Eingangstaktinformation und Ausgeben
eines Synchrontaktsignals, das mit der identifizierten Eingangstaktinformation
synchron ist,
- – durch
ein Steuertaktsignal getaktetes Abarbeiten eines im Mikrocontroller
gespeicherten Programms, das Schritte des Erzeugens und Abgebens
eines Ausgangstaktsignals mit einer Ausgangstaktfrequenz umfasst,
die in einem vorbestimmten Teilungsverhältnis zur Steuertaktfrequenz
des Steuertaktsignals steht,
- – Vergleichen
der Phasenlagen des Ausgangstaktsignals und des Synchrontaktsignals und
Erzeugen eines ihrer Phasendifferenz proportionalen Gleichspannungssignals,
- – Erzeugen
einer dem zeitlichen Integral des Gleichspannungssignals über eine
vorbestimmte Zeitspanne proportionalen Regelspannung,
- – Erzeugen
und Abgeben des Steuertaktsignals an den Mikrocontroller, wobei
die Steuertaktfrequenz der Regelspannung proportional ist.
Die
Vorteile des erfindungsgemäßen Regelungsverfahrens
ergeben sich aus der oben stehenden Beschreibung der Vorteile der
Phasenregelvorrichtung des ersten Aspekts der Erfindung. Nachfolgend
werden Ausführungsbeispiele
des erfin dungsgemäßen Regelungsverfahrens
beschrieben.
Bei
einer bevorzugten Ausführungsform
des erfindungsgemäßen Regelungsverfahren
erzeugt der Mikrocontroller zusätzlich
ein mit dem Ausgangstaktsignal in fester Phasenbeziehung stehendes
Abtasttaktsignal. Die Frequenz des Abtast signals kann in einem Ausführungsbeispiel
ein vorbestimmtes Vielfaches des Ausgangstaktsignals bilden.
Bei
einer weiteren bevorzugten Ausführungsform
werden dem Eingangsdatenstrom des Eingangssignals mit dem durch
das Abtasttaktsignal vorgegebenen Takt Nutzdatensymbole entnommen.
Bei
einer anderen bevorzugten Ausführungsform
gibt der Mikrocontroller die phasenstarren Abtasttaktsignale zeitlich
mittig in Bezug auf eine erwartete Dauer eines ein Nutzdatensymbol
repräsentierenden
Eingangssignals ab.
Bei
einer weiteren bevorzugten Ausführungsform
wird ein Einrastsignal erzeugt, wenn momentan die Phasendifferenz
zwischen Synchrontaktsignal und Ausgangstaktsignal verschwindet
oder einen vorgegebenen Schwellwert unterschreitet.
Bei
einer anderen bevorzugten Ausführungsform
ist dem Mikrocontroller eine Information über die Höhe der Regelspannung zugeführt und
enthält
das im Mikrocontroller gespeicherte Programm einen zusätzlichen
Schritt des Anpassens des Teilungsverhältnisses zwischen Steuertaktsignal
und Ausgangstaktsignal in Abhängigkeit
von der anliegenden Regelspannung.
Bei
einem weiteren bevorzugten Ausführungsbeispiel,
das insbesondere eine Konkretisierung der zuletzt beschriebenen
Ausführungsform darstellt,
- – wird
ein erstes Grenzwertsignal abgegeben, wenn die Regelspannung einen
oberen Grenzwert erreicht hat, und ein zweites Grenzwertsignal abgegeben,
wenn die Regelspannung einen unteren Grenzwert erreicht hat, und
- – weist
das im Mikrocontroller gespeicherte Programm zusätzliche Schritte des Verringerns
des Teilungsverhältnisses
bei Anliegen eines ersten Grenzwertsignals und des Erhöhens des
Teilungsverhältnisses
bei Anliegen eines zweiten Grenzwertsignals auf.
Nachfolgend
werden weitere bevorzugte Ausführungsbeispiele
der erfindungsgemäßen Phasenregelvorrichtung
mit Bezug auf die Figuren näher beschrieben.
Es zeigen:
1 ein
vereinfachtes Blockschaltbild eines Ausführungsbeispiels einer Phasenregelvorrichtung
gemäß der Erfindung,
2 ein
Detail eines Diversity-Empfängers mit
einer Phasenregelvorrichtung gemäß der Erfindung,
3 ein
detaillierteres Blockschaltbild der Integratorschaltung aus 1,
und
4 ein
Zeitdiagramm zur Erläuterung
der zeitlichen Bezüge
verschiedener von der Phasenregelvorrichtung der 1 erzeugter
interner Signale zur Eingangstaktinformation, die in einem empfangenen
Eingangssignal enthalten ist.
1 zeigt
ein vereinfachtes Blockschaltbild einer Phasenregelvorrichtung 10 gemäß der Erfindung.
Die Phasenregelvorrichtung enthält
eine phasenstarre Regelschleife 12, die nachfolgend auch kurz
als PLL bezeichnet wird, der PLL 12 vorgeschaltet sind
eine erste Torschaltung 14 und ein Signaldetektor 16.
An einem Ausgang 18 der PLL liegt ein regenerierter Datentakt
in Form eines Abtastsignals an. Das Abtastsignal ist parallel einer
Datenabtastvorrichtung in Form einer zweiten Torschaltung 20 an deren
ersten Eingang 20.1 zugeführt. An der zweiten Torschaltung 20 liegt
an einem zweiten Eingang 20.2 das parallel auch der ersten
Torschaltung 14 zugeführte
Eingangssignal an.
Nachfolgend
wird der Aufbau der PLL 12 näher erläutert. Die PLL 12 hat
einen Phasenvergleicher 22, an dessen ersten Eingang 22.1 das
Ausgangssignal des Signaldetektors 16 (Synchrontaktsignal)
und an dessen zweiten Eingang 22.2 das Ausgangstaktsignal
des Mikrocontrollers 28 anliegt. Diesem ist ein Integrator 24 nachgeschaltet.
Ein spannungsgesteuerter Oszillator (Voltage Controlled Oszillator,
VCO) 26 ist an seinem Steuereingang mit dem Integrator 24 verbunden.
Der
Ausgang des VCO 26 ist einem Takteingang eines programmierten
Mikrocontrollers 28 zugeführt. Das im Mikrocontroller
enthaltene Programm implementiert die Funktion eines programmierbaren digitalen
Frequenzteilers. Ein mit Hilfe des Programms erzeugtes Ausgangstaktsignal
des Mikrocontrollers wird an einen zweiten Eingang des Phasenvergleichers 22 zurückgeführt, womit
die Regelschleife der PLL 12 geschlossen ist.
Nachfolgend
wird die Funktionsweise der Phasenregelvorrichtung 10 während ihres
Betriebs erläutert.
Für die
Zwecke der nachfolgenden Beschreibung wird als Beispiel eines Eingangssignals der
Phasenregelvorrichtung 10 ein funktechnisch übertragener
serieller Datenstrom gewählt,
der Eingangstaktinformationen in Form mehrerer aufeinanderfolgender
Synchronmerkmale enthält.
Zur näheren
Erläuterung
wird auf 4a) verwiesen. Dort ist in
einem Zeitdiagramm ein Eingangssignal E dargestellt. Das Eingangssignal
E umfasst Datenworte, von denen in 4a)
die Datenworte W1 und W2 als Signalgruppen dargestellt sind. Die
Datenworte W1 und W2 werden senderseitig mit einer charakteristischen
Zeitstruktur erzeugt. Diese Zeitstruktur wird von der Phasenregelvorrichtung 10 zur
Synchronisierung herangezogen. Charakteristische Merkmale der Zeitstruktur
der Datenworte sind:
- – ein zeitlicher Abstand TPause der Datenworte W1 und W2 (sowie aller
weiteren Datenworte) von einander
- – ein
durch einen 14 μs
langen Signalimpuls repräsentiertes
Vorstart-Bit V am Beginn jedes Datenwortes sowie
- – ein
in jedem Datenwort auf das jeweilige Vorstart-Bit V folgendes Start-Bit
S, das durch einen Signalimpuls von 4,5 μs Dauer repräsentiert wird und anhand seiner
geringeren Zeitdauer vom Vorstart-Bit unterscheidbar ist.
Das
Anwendungsgebiet der Vorrichtung der 1 ist jedoch
selbstverständlich
nicht auf die beschriebene Signalstruktur, noch auf die Synchronisierung
mit funktechnisch übertragenen
Eingangssignalen beschränkt.
Die
erste Torschaltung 14 ist zunächst in ihrem geöffneten
Zustand. Ein an ihrem Eingang 14.1 anliegendes Empfangssignal
E (vgl. 4a) liegt unverändert an
ihrem Ausgang an und wird an den Signaldetektor 16 weitergeleitet.
Der
Signaldetektor 16 ist ausgebildet, die Kombination der
drei genannten Merkmale der Eingangstaktinformation im Eingangssignal
E zu erkennen. Dabei wird zunächst
die Pause anhand ihrer vordefinierten Zeitdauer TPause von
beispielsweise 70 ms erkannt. Wurde eine Pause erkannt, wird anschließend auf
das Vorliegen eines Vorstart-Bits geprüft. Zur Prüfung auf das Vorliegen des
Vorstart-Bits wird von der dem Empfänger vorbekannten Information
Gebrauch gemacht, dass allein der Signalimpuls, der das Vorstart-Bit
V repräsentiert,
eine Dauer von mehr als 9,8 μs
(nämlich
14 μs) hat.
Wurde das Vorstart-Bit erkannt, wird anschließend das am Eingang des Signaldetektors
eintreffende Start-Bit an den Ausgang des Signaldetektors 16 geleitet.
Das
Ausgangssignal des Signaldetektors 16 bildet das der PLL 12 zugeführte Steuertaktsignal und
ist in 4b) dargestellt. Das Steuertaktsignal besteht
allein aus dem periodisch im Eingangssignal E auftretenden kurzen
Signalimpuls, der das jeweilige Start-Bits S der eintreffenden Datenworte
repräsentiert,
und wird stets synchron mit diesem ausgegeben.
In
der PLL 12 empfängt
der Phasenvergleicher 22 an seinem Eingang 22.1 das
Steuertaktsignal und an seinem Eingang 22.2 das vom Mikrocontroller 28 erzeugte
Ausgangstaktsignal. Der Phasenvergleicher ist ausgebildet, an seinem
Ausgang 22.3, ein Gleichspannungssignal zu erzeugen und
abzugeben, das der Phasendifferenz der an seinen Eingängen 22.1 und 22.2 anliegenden
Signale proportional ist. Das Ausgangssignal des Phasenvergleichers enthält also
Informationen über
das Vorzeichen und den Betrag der Phasendifferenz des Synchrontaktsignals
und des Ausgangstaktsignals des Mikrocontrollers 28. Die
Phasendifferenz lässt
sich im Fall von Rechteck-Signalimpulsen einfach durch messen der Zeitdifferenz
des Eintreffens des Synchrontaktsignals am Eingang 22.1 und
des Ausgangstaktsignals am Eingang 22.2 des Phasenvergleichers 22 bestimmen.
Das
vom Phasenvergleicher 22 erzeugte Gleichspannungssignal
wird dem Integrator 24 zugeleitet. Der Integrator 24 bildet
ein Tiefpassfilter und hat an seinem Ausgang eine Regelspannung
anliegen, die dem zeitlichen Integral des am Eingang anliegenden
Gleichspannungssignals proportional ist. Die Regelspannung liegt
am Steuereingang des VCO 26 an, dessen ausgegebenes Steuertaktsignal entsprechend
der Höhe
der Regelspannung verändert
wird.
Das
Steuertaktsignal liegt am Takteingang 28.1 des Mikrocontrollers 28 an.
Der Mikrocontroller arbeitet ein in ihm gespeichertes Programm ab, durch
das er innerhalb der PLL 12 die Funktion eines (programmierbaren)
Frequenzteilers implementiert. Für
die vorliegende Darstellung soll die Programmierbarkeit zunächst außer Acht
bleiben. Es wird also zunächst
angenommen, dass der Mikrocontroller einen Frequenzteiler mit festem
Teilungsverhältnis
bildet. Wesentlich ist, dass alle Aktivitäten des Mikrocontrollers vom
Steuertaktsignal am Eingang 28.1 getaktet werden. Der Mikrocontroller 28 erzeugt
auf diese Weise sein Ausgangstaktsignal, das er über seinen Ausgang 28.2 an
den Eingang 22.2 des Phasenvergleichers 22 zurückführt. Das
Ausgangstaktsignal ist ein Rechteckimpuls mit einer Dauer, die größer ist
als die Dauer des Synchrontaktsignals, das vom Signaldetektor 16 an
den Eingang 22.1 des Phasenvergleichers gegeben wird. Die
Synchronisierung ist dann hergestellt, wenn das Ausgangstaktsignal
und das Synchrontaktsignal zeitlich mittig übereinander liegen. Diese Situation
ist in 4c) am Beispiel des Ausgangstaktsignals
A1 dargestellt, das mit dem Synchrontaktsignal S (4b))
zeitlich mittig überlappt.
Dies hat den Vorteil, dass empfangsbedingte Schwankungen der Signaldauer
des Synchrontaktsignals keinen Einfluss auf die Phasenlage des Ausgangstaktsignals
relativ zum Synchrontaktsignal haben. Würde man stattdessen auf eine
Flanke des Synchrontaktsignals synchronisieren, wäre ein solcher
Einfluss gegeben, wodurch die Stabilität der Synchronisation verringert
würde.
4c) zeigt mit den Ausgangstaktsignalen A2
und A3 zwei Fälle,
in denen die Synchronisation noch nicht hergestellt ist. Das Ausgangstaktsignal
A2 trifft am Eingang 22.2 ein, bevor das Synchrontaktsignal
S2 am Eingang 22.1 des Phasenvergleichers 22 detektiert
wird. In diesem Fall wird der Phasenvergleicher 22 an seinem
Ausgang eine entsprechende Gleichspannung anlegen, die über den
Integrator 24 dem Spannungsgesteuerten Oszillator 26 zugeführt wird
und zu einer Verringerung der Steuertaktfrequenz des vom spannungsgesteuerten
Oszillator erzeugten Steuertaktsignals führt. Dementsprechend wird der
Mikrocontroller 28 die Ausgangstaktfrequenz des Ausgangstaktsignals
an seinem Ausgang 28.2 verringern. Spätere Ausgangstaktsignale werden
daher besser mit dem Steuertaktsignal synchronisiert sein. Entsprechend,
jedoch mit umgekehrten Vorzeichen, wird der PLL bei einem zeitlich
verzögerten
Eintreffen des Ausgangstaktsignals beim Phasenvergleicher 22 reagieren,
wie es am Beispiel des Ausgangstaktsignals A3 in 4c)
dargestellt ist. In diesem Fall wird das Ausgangssignal des Phasenvergleichers 22 über den
Integrator und den VCO 26 zu einer Erhöhung der Ausgangstaktfrequenz
des Mikrocontrollers 28 führen. Auf diese Weise gelingt es,
das Ausgangstaktsignal des Mikrocontrollers 28 mit dem
Synchrontaktsignal und daher mit dem Eingangssignal zu synchronisieren.
Der
Mikrocontroller 28 gibt an seinem Ausgang 28.3 ein
Abtastsignal mit einer Abtasttaktfrequenz aus, die dem zeitlichen
Abstand der einzelnen Signalimpulse innerhalb der Datenworte W1
und W2 entspricht. Das am Ausgang 28.3 anliegende Abtastsignal
ist immer synchron mit dem Takt der Signalimpulse innerhalb der
empfangenen Datenworte solange das Ausgangstaktsignal synchron mit
dem Eingangstaktsignal ist. Auf diese Weise können mit Hilfe der zweiten
Torschaltung 20 die an ihrem Eingang 20.2 empfangenen
einzelnen Signalimpulse korrekt identifiziert und die einzelnen
im Datenwort enthaltenen Nutzdatenbits detektiert werden. Die regenerierten
Nutzdatenbits werden am Ausgang 20.3 der zweiten Torschaltung 20 zur
weiteren Verarbeitung ausgegeben.
In
der Phasenregelvorrichtung der 1 wird zur
Unterdrückung
von Störquellen
an einem Ausgang 22.4 des Phasenvergleichers 22 ein
Freigabesignal erzeugt, dass – angelegt
an den Eingang 14.2 der ersten Torschaltung 14 – nachdem
sowohl Synchrontaktsignal als auch Ausgangstaktsignal eingetroffen
sind, die erste Torschaltung 14 für etwas weniger als die Zeit
vom Ende des Startbits bis zum Beginn der nächsten Pause in einen geschlossenen Zustand
versetzt. Ein Beispiel eines geeigneten Zeitfensters ist in 4a) mit dem Bezugszei chen F gekennzeichnet.
Auf diese Weise wird verhindert, dass zufällige Ähnlichkeiten von Eingangssignalimpulsen im
Datenstrom als Eingangstaktinformation interpretiert werden und
die Regelspannung verfälschen.
So wird eine aktive Störaustastung
realisiert. Steuerinformation für
die Torsteuerung wird unter Verwendung der Information "eine Synchronsequenz
abgeschlossen" aus
den Signalen der Eingangstaktabtrennung und der Phasenvergleichsschaltung
gewonnen.
Der
Mikrocontroller implementiert in einer Weiterbildung des Ausführungsbeispiels
der 1 einen programmierbaren Frequenzteiler. Bei dieser Weiterbildung
ist der Integrationseinheit 24 ein hier nicht dargestellter
Fensterdiskriminator nachgeschaltet, der ein erstes Grenzwertsignal
erzeugt und abgibt, das anzeigt, dass die Regelspannung einen oberen
Grenzwert erreicht hat, und ein zweites Grenzwertsignal erzeugt
und abgibt, das anzeigt, dass die Regelspannung einen unteren Grenzwert erreicht
hat. Dem Mikrocontroller 28 wird das erste und zweite Grenzwertsignal über nicht
dargestellte Eingänge
zugeführt.
Das im Mikrocontroller gespeicherte Programm enthält über die
beschriebene Funktionalität
hinaus zusätzlich
Schritte des Verringerns des Teilungsverhältnisses bei Anliegen des ersten
Grenzwertsignals und des Erhöhens
des Teilungsverhältnisses
bei Anliegen des zweiten Grenzwertsignals. Auf diese Weise kann
der Mikrocontroller 28 den Fangbereich der PLL deutlich über das Maß hinaus
erweitern, das durch die Steuerbandbreite des spannungsgesteuerten
Oszillators ermöglicht wird.
2 zeigt
eine Einsatzmöglichkeit
der Phasenregelvorrichtung der 1 in Form
eines Diversity-Empfängers 100.
Lediglich die von der Schaltung der 1 abweichenden
oder ihr hinzuzufügenden Teile
sind dargestellt. Hierbei handelt es sich um den Empfängerteil 102 und
eine erste Stufe 114 des Synchronsignaldetektors.
Der
Empfängerteil 102 enthält zwei
Antennen 104 und 106 sowie jeweils nachgeschaltete Empfangsschaltungen 108 und 110,
die in bekannter Weise Aufgaben der Demodulation und Binarisierung wahrnehmen.
Die beiden Antennen 104 und 106 sind wie die Empfänger 108 und 110 auf
ein- und dieselbe Sendefrequenz eines Senders abgestimmt. Die beiden
Antennen 104 und 106 befinden sich an verschiedenen
Empfangsorten, um gemäß dem Diversity-Prinzip
einen kontinuierlichen Empfang unabhängig von lokalen Auslöschungen
des empfangenen Sendesignals durch gleichstarke gegenphasige Echos
desselben zu ermöglichen.
Die von beiden Empfangsschaltungen ausgegebenen Signale bilden zwei
Eingangssignale der Phasenregelvorrichtung.
Die
Schaltung 114 des Empfängers 100 ist der
ersten Torschaltung der Phasenregelvorrichtung der 1 vorgeschaltet.
Zunächst
sind zwei Eingänge 114.1 und 114.2 für Eingangssignale
der beiden Empfangsschaltungen 108 und 110 vorgesehen.
Die Eingangssignale werden weiterhin zum einen über ein Oder-Gatter 116 und
zum anderen über
ein Und-Gatter 118 mit einander verknüpft. Die ODER-Verknüpfung dient
der Detektion des Zustandes "1" für das Vorstartbit
und das Startbit. Ein Vorstartbit wird vom Signaldetektor detektiert,
wenn von einer der Empfangsschaltungen 108 oder 110 oder von
beiden Empfangsschaltungen 108 und 110 her ein
Vorstartbit anliegt. Die UND-Verknüpfung dient der Detektion des
Zustandes "0" für die Pause.
Eine Pause wird nur dann detektiert, wenn beide Eingangssignale
der 108 und 110 das Vorliegen einer Pause anzeigen.
Durch diese Logik ist die Störungstoleranz
des Empfängers
erhöht.
Der
Phasenvergleicher 22 funktioniert nach dem Prinzip der
Ladungspumpe, die in ihrer einfachsten Form 3 dargestellt
ist. Synchrontaktsignal 22.1 und Ausgangstaktsignal 22.2 werden
jeweils einem Flip-Flop zugeführt
und schalten dieses bei ihrem Eintreffen (ansteigende Flanke des
jeweiligen Signals) jeweils in seinen ersten stabilen Zustand (gesetzt,
d.h. eine "1" an seinem Ausgang).
Je nach dem, welches der beiden Signale 22.1 oder 22.2 zuerst
ankommt wird Flip-Flop 122.1 oder 122.2 zuerst gesetzt
und schließt
damit den Schalter 122.4 oder 122.5. Trifft nun
nach dem ersten, das zweite Signal ein, so sind beide Ausgänge beider
Flip-Flops im Zustand gesetzt. Damit sind aber beide Eingänge des Und-Gatters 122.3 auf
logisch 1 gesetzt, worauf dieses Gatter eine logische „1" am Ausgang führt, was wiederum
augenblicklich beide Flip-Flops zurücksetzt.
Je
nach dem welches Taktsignal 22.1 oder 22.2 zuerst
eintrifft, kann ein positiver oder ein negativer Strom in den Integrator 24 fließen, der
durch das Eintreffen des jeweils verspäteten Taktsignals beendet wird
und dessen Dauer von der Zeitdifferenz des Eintreffens abhängt, also
von der aktuellen Phasenlage. Treffen beide Taktsignale gleichzeitig
ein, so fließt
kein Strom in Richtung des Integrators 24, da die Flip-Flops
augenblicklich mittels UND-Gatter 122.3 gelöscht werden.
Wie zu erkennen ist, befinden sich bei einer Schaltung nach 3 die
Signale in Phase, wenn die Vorderflanken beider Taktsignale zeitlich
aufeinander liegen, d.h. wenn beide Taktsignale zur gleichen Zeit
beginnen.
5 zeigt
eine im Sinne der Erfindung modifizierte Variante der Ladungspumpe.
Hinzugekommen sind nun ein weiteres Flip-Flop 122.7, ein
Inverter 122.6 und ein Oder-Gatter 122.8. Das
Impulsdiagramm in 6 zeigt den gewünschten
Fall der Synchronität,
d.h. das Ausgangstaktsignal liegt zeitlich mittig über dem
Synchrontaktsignal. Dazu muss das Abtasttakttaktsignal zeitlich
vor dem Synchrontaktsignal beginnen. Dies hat gemäß obiger
Erklärung
zur Folge, dass zunächst
für die
Zeit t1 (6) ein negativer Strom in Richtung
Integrator fließt.
Dieser muss nun für
den Fall der in 6 dargestellten zeitlichen Verhältnisse
durch einen gleichgroßen
positiven Strom kompensiert werden. Dafür sorgt Flip-Flop 122.7.
Dieses Flip-Flop erhält
das durch Negator 122.6 negierte Synchrontaktsignal an
seinem Takteingang und das Ausgangstaktsignal an seinem Dateneingang.
Für den
Fall, dass bei fallender Flanke des Synchrontaktsignals das Ausgangstaktsignal noch
den Zustand logisch „1" führt, wird
nun Flip-Flop 122.7 gesetzt. Anschließend wird es rückgesetzt, wenn
das Ausgangstaktsignal auf logisch 0 geht (siehe 6).
Da die beiden Ausgänge
von Flip-Flop 122.1 und 122.7 Oder-verknüpft dem
Schalter 122.4 zugeführt
werden, fließt
für diese
Zeitdauer ein positiver Strom. Somit stellt die in 6 dargestellte
zeitliche Abfolge der beiden Signale Synchrontakt und Ausgangstakt
den Zustand "PLL
eingerastet" für die Schaltung
in 5 dar.
Wenn
das Synchrontaktsignal fehlt, beispielsweise wegen Störungen im Übertragungsweg vom
Datensender zum Datenempfänger,
so würde Flip-Flop 122.2 zwar
durch das Ausgangstaktsignal gesetzt, aber nicht durch das Synchrontakt signal rückgesetzt,
und es würde
dauerhaft ein negativer Strom in Richtung Integrator fließen. Der
VCO würde daraufhin
auf seiner niedrigsten Frequenz schwingen. Dies stellt das bekannte
Verhalten der Flip-Flop-gesteuerten Ladungspumpe dar und ist im vorliegenden
Fall unerwünscht.
7 zeigt
eine weitere modifizierte Variante der Grundschaltung aus 3,
die die Elemente aus 6 enthält und um ein weiteres Flip-Flop 122.9, ein
als Tor fungierendes Und-Gatter 122.10 ergänzt wurde.
Die Funktion ist unter der Bedingung, dass Flip-Flop 122.9 nicht
gesetzt ist und 122.2 anfangs ebenso nicht, mit der zur
Schaltung der 6 erläuterten Funktion identisch.
Neu ist, dass das Flip-Flop 122.2 mit
seinem Daten (D-) Anschluss nicht mehr mit VCC verbunden ist sondern
mit dem negierten Ausgang von Flip-Flop 122.2. Das hat
zur Folge, dass bei steigender Flanke am Takteingang das Flip-Flop 122.2 der
jeweils andere als der gerade vorhandene Zustand eingenommen wird
(das Flip-Flop toggelt). Bei vorhandenem Synchrontaktsignal stellt dies
zunächst
kein geändertes
Verhalten gegenüber der
Schaltung nach 6 dar. Denn das Flip-Flop 122.2 wird
immer durch das UND-Gatter 122.3 zurückgesetzt, wenn nacheinander
Ausgangstaktsignal und Synchrontaktsignal eingetroffen sind.
Fehlt
nun aber das Synchrontaktsignal, (Signalschema nach 8),
so ist das Flip-Flop 122.2 noch immer gesetzt, wenn das
Ausgangstaktsignal das nächste
Mal eintrifft. Es floss gerade für
die Zeit einer Periode des Ausgangstaktsignals ein negativer Strom
in den Integrator. Das Ausgangssignal von Flip-Flop 122.2 liegt
nun aber am Dateneingang von Flip-Flop 122.9. Die steigende
Flanke des Ausgangstaktsignals bei noch nicht gelöschtem Flip-Flop 122.2 hat
nun zur Folge, dass das Flip-Flop 122.9 gesetzt wird, das
seinerseits mit seinem Ausgang am Setzeingang von Flip-Flop 122.1 liegt.
Damit wird Flip-Flop 122.1 gesetzt. Nun sind beide Flip-Flops 122.1 und 122.2 gesetzt
und werden über
UND-Gatter 122.3 rückgesetzt.
Da am Setzeingang von Flip-Flop 122.1 immer noch logisch „1" vom noch immer gesetzten
Flip-Flop 122.9 liegt, ist Flip-Flop 122.1 auch
noch gesetzt, während
Flip-Flop 122.2 rückgesetzt
bleibt. Es fließt
nun ein positiver Strom in den Integrator. Dieser Zustand bleibt
nun für
eine Periode der Ausgangstaktfrequenz bestehen.
Trifft
nun die nächste
steigende Flanke des Ausgangstaktsignals ein, so wird Flip-Flop 122.9 rückgesetzt.
An seinem D-/Daten-Eingang ist ja noch logisch „0" vom Ausgang von Flip-Flop 122.2. Flip-Flop 122.2 wird
gesetzt, und weil nun sowohl Flip-Flop 122.1 als auch 122.2 gesetzt
sind, werden beide Flip-Flops nach Verknüpfung ihrer Ausgangssignale
durch UND-Gatter 122.3 rückgesetzt.
Für die nun
folgende Periode des Ausgangstaktsignals fließt kein Strom in den Integrator. Wie
der obigen Erklärung
zu entnehmen ist, fließt
bei fehlendem Synchrontaktsignal für eine Periode des Ausgangstaktsignals
zunächst
ein negativer Strom, dann für
die nächste
Periode ein positiver Strom und wiederum für die nächste Periode kein Strom in
den Integrator. Sind die Ströme
gut balanciert, so bleibt bei fehlendem Synchrontaktsignal, der
Ladezustand des Integrators unverändert und damit die Frequenz des
VCO konstant. Der Impulslängendetektor 122.11 überwacht
den Ausgang des Flip-Flops 122.2 und erzeugt für den Fall,
dass die Dauer eines negativen Stromflusses in den Integrator einen
bestimmten Wert überschreitet,
einen Austastimpuls von etwa der Länge des Ausgangstaktsignals,
der dem UND-Gatter 122.10 zugeführt wird und über dieses
für eben diese
Zeit die Weiterleitung des Synchrontaktsignals sperrt. Damit wird
gewährleistet,
dass die oben beschriebene Abfolge von gleichlangem positivem und negativem
Stromfluss nicht durch dazwischen eintreffende Synchrontaktsignale
gestört
wird. Dieses Prinzip hat sich im praktischen Einsatz als außerordentlich
störungsresistent
erwiesen.