DE3839875A1 - Vorrichtung zum synchronisieren eines taktgebers mit einem digitalen eingangssignal, insbesondere mit hoher uebertragungsgeschwindigkeit - Google Patents

Description

Die Erfindung bezieht sich auf eine Vorrichtung zur Verarbeitung eines digitalen Eingangssignals, welches als Träger von durch eine Folge hoher und/oder niedriger Pegelwerte kodierten Nachrichten diese einem Übertragungstaktgeber zuführt, welche einen Signaleingang für das eintreffende digitale Signal aufweist, sowie eine Einstellstufe für den Taktgeber, die einen einstellbaren Haupttaktgeber umfaßt, dessen Sollfrequenz mit der Frequenz des Übertragungstaktgebers gekoppelt ist, sowie einen Takteingang für den Haupttaktgeber, welcher mit dem Signaleingang verbindbar ist.

Ganz allgemein bezieht sie sich auf eine Vorrichtung zur Verarbeitung eines digitalen Eingangssignals mit dem Ziel, zwischen einem Taktsignal und dem digitalen Eingangssignal eine Synchronisierung herbeizuführen. Die Erfindung findet bei Übertragungsvorgängen mit Basisband Anwendung und eignet sich insbesondere für den Einsatz bei hoher Über­ tragungsleistung, d. h. einer Übertragung von mehr als 1 MB pro Sekunde, auch wenn sie bei geringerer Übertragungsgeschwindigkeit einsetzbar ist.

Die Übertragung einer binär verschlüsselten Nachricht im Basisband erfolgt mit Hilfe eines Über­ tragungs-Taktsignals. Hierbei werden Pegelwechsel bzw. Übergänge in einer vom Taktgeber festgelegten zeitlichen Abfolge und in Abhängigkeit vom binären Inhalt der Nachricht sowie vom verwendeten Leitungscode geschaffen. Beispielsweise besteht der Zweiphasen-Code in der Übertragung eines hohen Signalpegels für ein der "logischen Eins" entsprechendes Bit, und anschließend eines niedrigen Pegelwertes, wobei die Übergänge im Takt der Taktgeberimpulse erfolgen; die umgekehrte Folge gilt natürlich für die Übertragung eines der "logischen Null" entsprechenden Bits. Dem Fachmann ist bekannt, daß sich in der Abfolge des übertragenen Signals bei Veränderung des Nachrichtenbits daraus ein Fehlen eines Pegelwechsels ergibt. Und so bezieht sich die Erfindung ganz allgemein auf jede digitale Nachricht, die durch eine Folge hoher und/oder niedriger Pegelwerte kodiert ist.

Zur Verwertung der übertragenen digitalen Nachrichten muß beim Empfang über ihr Taktsignal verfügt werden können. In der Mehrzahl der Fälle wird zu diesem Zweck eine Taktgeber-Nachstellstufe eingesetzt, welche in einer Schleife mit Phasenverriegelung arbeitet.

Diese Schleife weist in herkömmlicher Weise einen Oszillator auf, welcher das Taktsignal erzeugt und der nachstehend als Haupttaktgeber bezeichnet wird, sowie Einrichtungen, um diesen Taktgeber mit dem digitalen Eingangssignal während des gesamten Übertragungsvorgangs zu synchronisieren. Nach Abschluß der Synchronisierung liefert die Schleife ebenfalls eine Abfolge von verschiedenen Zuständen des Eingangssignals, aus welcher dann die Nachricht entnommen werden kann. Damit der synchronisierte Zustand leichter erreicht werden kann, beginnt die Übertragung digitaler Daten grundsätzlich mit einer Folge von abwechselnd hohen und niedrigen Pegelwerten, die üblicherweise als Präambel oder Nachrichtenvorsatz bezeichnet wird.

Die Dauer dieses bei Übertragungsbeginn stattfindenden Synchronisiervorgangs hängt vom zeitlichen Versatz zwischen dem Taktsignal des Haupttaktgebers und dem digitalen Signal ab. Liegt dieser Versatz nahe Null, wird der Taktgeber rasch synchronisiert. Liegt der Versatz jedoch nahe dem absoluten Wert einer Halbperiode des Taktgebers, so befindet sich die Schleife mit Phasenverriegelung in einem instabilen Bereich, während es doch recht lange dauert, bis ein synchroner Betriebszustand erreicht ist. Und folglich muß der Nachrichtenvorsatz entsprechend länger sein. Dies ist insbesondere bei Übertragung mit hoher Geschwindigkeit ein deutlich spürbarer Nachteil. Diese Erscheinung der verlängerten Synchronisierungsstörung, die auch unter der englischen Bezeichnung "hang-up" bekannt ist, wird nachstehend als "Aufhängen" bezeichnet.

Eine Möglichkeit, mit dieser "Aufhängung" fertig zu werden, besteht darin, direkt auf die Phasenverriegelungsschleife einzuwirken. Dies kann dadurch geschehen, daß die typischen Kennwerte in rascher Folge verändert werden, beispielsweise indem die hohen und niedrigen Pegelwerte aufeinanderfolgender Zustände des Haupttaktgebersignals abrupt invertiert werden (und damit wird die Phasenlage des Taktgebers invertiert). Diese Vorgehensweise ist unter Umständen bei einer Übertragungsgeschwindigkeit von maximal 1 MB pro Sekunde noch hinnehmbar, doch ist sie bei sehr viel höheren Geschwindigkeiten, beispielsweise in der Größenordnung von 32 MB/s, nicht mehr angezeigt: hierbei treten nun insbesondere Probleme mit der Erkennung der aufeinanderfolgenden hohen und/oder niedrigen Pegelstufen des Signals nach der groben Invertierung der Taktgeberphase auf.

Nach der Synchronisierung tritt beim Empfang digitaler Nachrichten noch ein weiteres Problem im Zusammenhang mit den herkömmlichen Einrichtungen zur Phasenerfassung in der Phasenverriegelungsschleife auf. Die Kodierung der Nachricht durch eine Abfolge hoher und/oder niedriger Pegelwerte läßt tatsächlich schon von ihrer Art her die Pegelwechsel im digitalen Eingangssignal verschwinden. Unter diesen Bedingungen funktionieren die allgemein bekannten Phasenverriegelungsschleifen relativ schlecht, da sie häufig ein solches Fehlen eines Übergangs bzw. Pegelwechsels als ganz erheblichen zeitlichen Versatz zwischen dem Taktsignal und dem digitalen Signal interpretieren. Diese Fehlinterpretation schlägt sich in einem Spannungsstoß bei der Steuerspannung für den Oszillator nieder, der die Phasenverriegelungsschleife steuert, so daß die Stabilität dieser Schleife beeinträchtigt wird.

Der Erfindung liegt nun die Aufgabe zugrunde, diese Nachteile zu beseitigen, indem sie eine Vorverarbeitung des digitalen Signals vor dessen Eingang in die Taktgeber-Nachstellung vorsieht, so daß anschließend an den Taktgeber ein vorverarbeitetes Signal abgegeben werden kann, das sich zur raschen Synchronisierung des Signals des Haupttaktgebers eignet.

Eine weitere Aufgabe der Erfindung besteht darin, daß bei Verwendung einer Schleife mit Phasenverriegelung dem das Haupttaktsignal abgebenden Oszillator ein Steuersignal zugeführt wird, das bei Fehlen eines Pegelwechsels des vorbehandelten Signals im wesentlichen Null ist, so daß die Schleife nicht in einen instabilen Zustand gerät.

Diese Aufgabe wird erfindungsgemäß mit einer Vorrichtung der eingangs genannten Art dadurch gelöst, daß sie außerdem eine Einrichtung zur Vorverarbeitung aufweist, zu welcher folgende Einrichtungen gehören:

• - ein Schalter mit drei Zuständen, bei denen jeweils sein erster, zweiter und dritter Eingang mit dem Takteingang verbunden ist,
• - eine zwischen den Signaleingang und den Schalter geschaltete Verzögerungseinrichtung, die zur Abgabe mindestens eines Paares verschiedener Rückmeldungen auf das Eingangssignal jeweils zum zweiten und dritten Eingang des Schalters vorgesehen ist, wobei die beiden Rückmeldungen zeitlich gegeneinander um einen Bruchteil der Periode des Haupttaktgebers versetzt sind,
• - ein Nebentaktgeber, welcher mit einer vorgegebenen Frequenz arbeitet, die so wählbar ist, daß sein Taktsignal an den ersten Eingang des Schalters zur Synchronisierung des Haupttaktgebers anlegbar ist,

sowie eine Steuereinrichtung, welche auf das Vorliegen eines digitalen Eingangssignals anspricht, wobei:

• - bei Fehlen eines Eingangssignals der Schalter in seinen ersten Zustand setzbar ist und dabei der Haupttaktgeber mit dem Nebentaktgeber synchron läuft, während
• - bei Vorliegen eines Eingangssignals der Schalter in Abhängigkeit von der zeitlichen Verschiebung zwischen dem Nebentaktgeber und dem Eingangssignal in seinen zweiten bzw. dritten Zustand setzbar ist.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung kann das digitale Eingangssignal mit einer Folge von abwechselnd hohen und niedrigen Pegelwerten beginnen.

Bei einem anderen Ausführungsbeispiel schaltet bei Fehlen des Eingangssignals die Steuereinrichtung den Schalter in dessen zweiten bzw. dritten Zustand, je nach zeitlichem Versatz zwischen dem Nebentaktgeber und dem ersten Paar Rückmeldungen.

Bei einem bevorzugten Ausführungsbeispiel ist die Verzögerungseinrichtung so ausgelegt, daß sie ein zweites Paar Rückmeldungen auf das Eingangssignal hin abgibt, wobei diese Rückmeldungen anders als die dem ersten Paar zugehörigen sind und außerdem ebenfalls um den Bruchteil der Periode des Haupt­ taktgebers gegeneinander versetzt sind, wobei die eine Rückmeldung dieses zweiten Paares zeitlich gegenüber jeder der beiden Rückmeldungen des ersten Paares im wesentlichen um die Hälfte dieses Bruchteils der Periode des Haupttaktgebers versetzt ist.

Liegt ein Eingangssignal an, so schaltet die Steuereinrichtung vorteilhafterweise den Schalter in dessen zweiten bzw. dritten Zustand, je nachdem, wie der zeitliche Versatz zwischen dem Nebentaktsignal und dem zweiten Paar Rückmeldungen des Eingangssignals ist.

Die Steuereinrichtung weist vorteilhafterweise einerseits eine Abtasteinrichtung auf, mit welcher mit der Frequenz des Nebentaktsignals jede der Rückmeldungen des Paares gleichzeitig und einzeln abgetastet wird, welches als Bezugsgröße bei der Festlegung des zeitlichen Versatzes des Nebentaktsignals dient, während zum anderen eine Vergleichseinrichtung für diese abgetasteten Rückmeldungen vorgesehen ist, welche ein Vergleichssignal abgibt, das für die Werte der entsprechenden Rückmeldungen repräsentativ ist.

Die Steuereinrichtung weist vorzugsweise außerdem eine Steuerlogik auf, welche mit der Nebentaktfrequenz gesteuert wird, sowie eine Speichereinrichtung zum Abspeichern des jeweiligen Wertes der beiden Rückmeldungen aus dem Paar, das als Bezugswert bei der Festlegung des zeitlichen Versatzes des Nebentaktsignals dient, wobei der Ausgang dieser Speichereinrichtung und ein Eingang der Steuerlogik Teil eines Steuersignals zur Steuerung des Schalters sind.

Bei einem bevorzugten Ausführungsbeispiel weisen die Abtasteinrichtung, die Speichereinrichtung und die Steuerlogik Speicher-Flipflops auf.

Vorteilhafterweise ist eine Erfasssungseinrichtung vorgesehen, die feststellt, ob ein Eingangssignal anliegt oder nicht, und die zwei separate Rückmeldungen empfängt.

Diese Erfassungseinrichtung weist vorzugsweise eine zusätzliche Vergleichseinrichtung auf, in welcher die beiden Rückmeldungen eingehen und de­ ren Ausgang mit einer erneut auslösbaren monostabilen Schaltung verbunden ist, deren Mindestdauer zumindest gleich der Höchstdauer zwischen zwei aufeinanderfolgenden Pegelwechseln des digitalen Eingangssignals ist.

Bei einem besonders vorteilhaften Ausführungsbeispiel wird die Nachstellstufe für den Taktgeber mit einer Schleife mit Phasenverriegelung betrie­ ben.

Diese Nachstellstufe für den Taktgeber kann nun eine Phasenerfassungsstufe mit einem ersten Eingang aufweisen, der mit dem Takteingang verbunden ist, und mit einem Ausgang, an dem ein Taktgeber- Steuersignal anliegt, dessen mittlerer Wert im wesentlichen proportional zum zeitlichen Versatz zwischen dem Haupttaktsignal und dem am Takteingang anliegenden digitalen Signal ist, während seine Amplitude im wesentlichen Null ist, wenn bei dem am Takteingang anliegenden digitalen Signal kein Pegelwechsel vorliegt.

Vorteilhafterweise weist die Phasenerfassungsstufe eine zusätzliche Verzögerungseinrichtung auf, die mit dem ersten Eingang verbunden ist und eine Rückmeldung des am Takteingang anliegenden digitalen Signals abgibt, allerdings im wesentlichen um eine Periode des Haupttaktsignals versetzt; die Phasenerfassungsstufe weist außerdem vorzugsweise eine erste Abtasteinrichtung zur Abfrage des am Takteingang anliegenden digitalen Signals und eine zweite Abtasteinrichtung auf, welche das Ausgangssignal von der ersten Abtasteinrichtung abfragt, wobei die Rückmeldung einerseits mit dem Ausgangssignal von der ersten Abtasteinrichtung und andererseits mit dem Ausgangssignal aus der zweiten Abtasteinrichtung verglichen wird, worauf die Differenz der Werte aus diesen beiden Vergleichsvorgängen das Signal zur Taktgebersteuerung liefert.

Bei einem weiteren Ausführungsbeispiel der Erfindung ist es möglich, das digitale Eingangssignal durch Verwendung von nur zwei Rückmeldungen desselben zu verarbeiten, wobei der Nebentaktgeber eine Frequenzquelle aufweist, deren Frequenz ein Mehrfaches der Frequenz des Nebentaktgebers bei nachgeschalteter Divisionsstufe beträgt.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachstehenden ausführlichen Beschreibung eines Ausführungsbeispiels unter Bezugnahme auf die beigefügte Zeichnung. Es zeigen:

Fig. 1 ein Schaltschema der erfindungsgemäßen Verarbeitungsvorrichtung,

Fig. 2 ein Zeitschema, in welchem ein digitales Eingangssignal mit seiner Kodierung relativ zu einem Taktsignal gezeigt ist;

Fig. 3 ein Schaltschema der Vorverarbeitungseinrichtung der in Fig. 1 dargestellten Ver­ arbeitungsvorrichtung;

Fig. 4 ein Schaltschema der Steuereinrichtung für die Vorverarbeitungseinrichtung aus Fig. 3;

Fig. 5 ein Schaltschema der Nachstellstufe für den Taktgeber der Verarbeitungsvorrichtung aus Fig. 1;

Fig. 6 verschiedene Zeitdiagramme, in der ein Betriebsfall der Verarbeitungsvorrichtung aus Fig. 1 ersichtlich ist;

Fig. 7A bis 7F jeweils Zeitdiagramme, aus denen verschiedene Betriebsfälle bei der Steuereinrichtung aus Fig. 4 ersichtlich sind, und

Fig. 8A bis 8C jeweils Zeitdiagramme mit der Darstellung verschiedener Betriebsfälle in der Nachstellstufe für den Taktgeber aus Fig. 5.

Da in der Zeichnung im wesentlichen nur Schaltungselemente mit bestimmter Charakteristik dargestellt sind, kann diese nicht nur zum besseren Verständnis der nachstehenden ausführlichen Beschreibung dienen, sondern auch gegebenenfalls zur Abgrenzung der Erfindung selbst.

Die aus Fig. 1 ersichtliche Verarbeitungsvorrichtung weist einen Signaleingang 1 auf, über den ein digitales Eingangssignal S empfangen wird. Diese Verarbeitungsvorrichtung weist außerdem eine Stufe 2 zur Nachstellung bzw. Wiederherstellung des Taktgebers auf, die ihrerseits einen Haupttaktgeber 3, der ein Haupttaktsignal CKP liefert, um einen Takt- bzw. Synchronisiereingang ES für diesen Haupttaktgeber umfaßt. Zu dieser Nachführstufe 2 für den Taktgeber gehört außerdem eine Synchronisiereinrichtung 4 für den Taktgeber, die ebenfalls zwei Eingänge aufweist, wovon der eine mit dem Synchronisiereingang ES verbunden ist, während über den anderen das Taktsignal CKP eingeht. Auf diese Weise arbeitet in nachstehend noch näher beschriebener Weise die Taktgeber-Nachstellstufe so, daß sie eine Schleife mit Phasenverriegelung bildet und das mit dem Signal CKP synchron laufende Signal SSY abgibt.

Die Verarbeitungsvorrichtung weist außerdem eine Einrichtung 5 zur Vorverarbeitung des digitalen Eingangssignals S auf. Diese besitzt einen Eingang SST, der mit dem Synchronisiereingang ES verbunden ist und ein vorverarbeitetes Signal ST abgibt.

Aus Fig. 2 ist ersichtlich, daß das digitale Eingangssignal aus einer Abfolge hoher (SYH) und niedriger (SYB) Pegelwerte aufgebaut ist, die mit der Frequenz des Taktgebers für den Übertragungsvorgang einlaufen. Im folgenden wird davon ausgegangen, daß das digitale Signal S zweiphasig kodiert sei, auch wenn sich die Erfindung für jedes digitale Signal einsetzen läßt, das durch eine Folge von hohen und/oder niedrigen Pegelwerten kodiert ist. Grundsätzlich beginnt das Signal S mit einer Abfolge von abwechselnd hohen und niedrigen Pegelwerten, die eine Präambel bzw. einen Nachrichtenvorsatz darstellt.

Wie bereits vorstehend ausgeführt, erfolgt die Übertragung einer binär kodierten Information (bei Zweiphasen-Kodierung) durch Übertragung einer Abfolge von zwei Zuständen mit unterschiedlichem Wert. Um nun eine Binärinformation IB 1 gleich 0 (bzw. gleich 1) zu übertragen, wird nacheinander zunächst ein niedriger Pegelwert SYB (bzw. hoher Pegelwert SYH) und dann ein hoher Pegelwert SYH (bzw. ein niedriger Pegelwert SYB) übermittelt. Auch hier wird angenommen, daß die in Fig. 2 dargestellten Binärinformationen IB 1, IB 2 einen Teil des Nachrichtenvorsatzes des Signals S darstellen, der zur Synchronisierung des Taktsignals CKP dient. Diese Binärinformationen IB 1 und IB 2 sind identisch und gleich Null, so daß in der Präambel ein Pegelwechsel nicht unterdrückt wird. Die eigentliche Nachricht, deren Träger das Signal S ist und die auf den Vorsatz folgt, baut sich ebenfalls aus einer Abfolge von Binärinformationen auf, wie sie beispielsweise in Fig. 2 dargestellt sind.

Das Haupttaktsignal CKP hat eine Sollfrequenz, die mit der des Taktsignals für die Übertragung des Signals S gekoppelt ist. Im vorliegenden Fall ist die Frequenz des Haupttaktgebers gleich 32 MHertz, und so entspricht seine Periode TH 31,25 ns. Die Übertragungsfrequenz bei der Übermittlung hoher (SYH) und/oder niedriger (SYB) Pegelwerte beträgt ebenfalls 32 MHertz. Somit beträgt die Geschwindigkeit, mit der die Binärinformationen IB übermittelt werden, "16 Mega-Informationen pro Sekunde".

Wie bereits vorstehend erläutert wurde, beeinflußt der zeitliche Versatz zwischen dem Taktsignal CKP und dem digitalen Signal S die Synchronisierungszeit dieses Signals CKP gegenüber dem Signal S. Dieser zeitliche Versatz DT macht sich bei der Bewertung der Verschiebung zwischen dem Mittelpunkt I eines Intervalls mit hohem Pegelwert SYH (bzw. niedrigem Pegelwert SYB) und der nächstgelegenen ansteigenden Wellenfront FRM (Impuls) des Taktsignals CKP bemerkbar. Wenn diese Verschiebung Null ist, so sind die beiden Signale phasengleich. Liegt der Punkt I nahe an der absteigenden Wellenfront FRD 2 (bzw. FRD 1), die auf die ansteigende Wellenfront FRM folgt (bzw. dieser vorausgeht), so liegt beim Eingangssignal S gegenüber dem Taktsignal S Nacheilung (bzw. Voreilung) vor, während der zeitliche Versatz DT bei einer Halbperiode TH/ 2 des Taktsignals CKP (bzw. bei -TH/ 2) liegt.

Insbesondere aus Fig. 3 wird deutlich, daß die Einrichtung 5 zur Vorverarbeitung des digitalen Eingangsignals S eine Verzögerungseinrichtung 6 am Signaleingang 1 der Verarbeitungsvorrichtung aufweist. Diese Verzögerungseinrichtung besitzt vier Ausgänge S 1, S 2, S 3, S 4, die jeweils vier Rückmeldungen R 1, R 2, R 3, R 4 des digitalen Ein­ gangssignals S abgeben, wobei diese Rückmeldungen unterschiedlich sind und nacheinander im wesentlichen um eine Viertelperiode des Haupttaktgebers gegeneinander versetzt sind. Dieser Versatz be­ trägt somit rund 7,81 ns. Selbstverständlich ist eine gewisse Toleranz bei diesem Versatz zulässig, die rund ±2 ns beträgt.

Die erste Rückmeldung R 1 kann das Signal S selbst bzw. gegebenenfalls eine Rückmeldung auf das Signal S hin sein, die entweder aufgrund des Durchgangs durch die Verbindung ab dem Signaleingang 1 oder infolge des Durchlaufs durch Verstärkerbauelemente (sog. "Puffer") verzögert ist. Die Rückmeldungen R 1 und R 3 bilden ein erstes Paar Rückmeldungen und sind nun zueinander im wesentlichen um eine halbe Periode des Haupttaktsignals versetzt. Das gleiche gilt für die beiden Rückmeldungen R 2 und R 4, die zusammen ein weiteres Paar bilden.

Die Verzögerungseinrichtung 6 kann aus einer optischen Faser oder auch aus einer herkömmlichen kapazitiv-induktiven Verzögerungsschaltung, oder auch aus einem Koaxialkabel bestehen.

Die beiden Rückmeldungen R 1 und R 3 werden dazu eingesetzt, das Eingangssignal S festzustellen. Die entsprechenden Ausgänge S 1, S 3 sind tatsächlich mit den beiden Eingängen einer exklusiv-ODER- Schaltung 15 mit nachgeschalteter wieder-auslösbarer monostabiler Schaltung 16 verbunden. Für diese monostabile Schaltung 16 gilt eine Mindestdauer, die zumindest gleich dem Doppelten der Übertragungsperiode eines hohen oder niedrigen Signalpegels, also 62,50 ns, ist. Die Zeit wird ganz allgemein an die Kodierung auf dem verwendeten Übertragungsweg angepaßt, um so zumindest die maximale Zeit zwischen zwei aufeinanderfolgenden Pegelwechseln des Eingangssignals S abzudecken. Der Ausgang dieser monostabilen Schaltung 16 gibt ein Erfassungssignal ENVSR ab, das nun den Wert 1 ab Eingang des Signals S annimmt. Die gesamte Schaltung (logisches Gatter 15 und monostabile Schaltung 16) bildet die Erfassungseinrichtung 14.

Die Vorverarbeitungseinrichtung 5 weist außerdem einen Schalter 8 mit drei Eingängen EA, EB, EC und mit einem Ausgang ab, der der Ausgangsklemme SST der Vorverarbeitungseinrichtung 5 entspricht. Die drei Eingänge entsprechen jeweils drei Zuständen ET 1, ET 2, ET 3. Diese Vorverarbeitungseinrichtung 5 ist außerdem mit einem Nebentaktgeber 7 ausgestattet, der mit einer Frequenz arbeitet, die im wesentlichen der halben Frequenz des Haupt­ taktgebers 3 entspricht. Somit arbeitet der Nebentaktgeber 7 mit rund 16 MHertz, wobei die Abweichungstoleranz rund ±1% beträgt.

Dieser Nebentaktgeber 7 gibt ein Nebentaktsignal CKA ab, das dem ersten Eingang EA des Schalters 8 zugeführt wird. An den beiden anderen Eingängen EB und EC liegen jeweils die beiden Rückmeldungen R 1 und R 3 an.

Die Einrichtung 5 zur Vorverarbeitung umfaßt schließlich noch eine Steuereinrichtung 9 zur Steuerung des Schalters 8. Diese Steuereinrichtung 9 empfängt das Signal ENVSR, die beiden Rückmeldungen R 2 und R 4, sowie das Nebentaktsignal CKA. Sie geben an den Schalter 8 ein Steuersignal SCO ab und schalten diesen damit entweder in den Zustand ET 1 oder in den Zustand ET 2 oder ET 3, um das vorbehandelte digitale Signal ST an die Nachstelleinrichtung 2 für den Taktgeber zu leiten. Bei diesem Signal ST handelt es sich entweder um das Nebentaktsignal CKA oder um eine Rückmeldung auf das Eingangssignal S, das gegenüber dem Eingangssignal S zeitlich mehr oder weniger stark verschoben ist.

Nachstehend wird besonders auf Fig. 4 Bezug genommen, aus der ersichtlich ist, daß die Steuereinrichtung 9 eine Signalabtasteinrichtung 10, einen sogenannten "Sampler", aufweist, der aus zwei Flipflops D BD 2 und BD 4 aufgebaut ist, die jeweils über ihren Eingang D die beiden Rückmeldungen R 2 und R 4 empfangen. Diese beiden Flipflops BD 2 und BD 4 erhalten über den Eingang CK das Nebentaktsignal CKA. Die Ausgänge Q dieser beiden Flipflops BD 2 und BD 4 geben jeweils zwei abgetastete Rückmeldungen RE 2 und RE 4 ab, die in einer exklusiv- ODER-Schaltung 11 miteinander verglichen werden. Das von dieser Schaltung 11 abgegebene Vergleichssignal COM ist dem Zustand ETA eines Schalters 30 mit zwei Zuständen ETA, ETB zugeordnet, dessen Ausgang mit dem Eingang D eines weiteren Flipflops D 13 verbunden ist. Auf diese Weise stellt, wie nachstehend noch weiter erläutert werden wird, dieser Flipflop 13 eine Speichereinrichtung dar, in welcher der Wert des Signals COM gespeichert wird. Über den Eingang CK dieses Flipflops 13 geht außerdem das Nebentaktsignal CKA ein, während am Ausgang Q dieses Flipflops 13 ein Vergleichssignal SCOM anliegt, das eine der Komponenten des Steuersignals SCO darstellt. Der zweite Zustand ETB des Schalters 30 ist direkt mit dem Ausgang Q des Flipflops 13 verbunden und entspricht außerdem einem Ruhezustand, während der Zustand ETA als Betriebszustand definiert ist.

Die Steuereinrichtung 9 weist außerdem eine Steuerlogik 12 auf, die aus einem Schieberegister mit vier Flipflops D BDA, BDB, BDC bzw. BDD besteht. Der Eingang CK jedes dieser Flipflops BDA bis BDD empfängt das Nebentaktsignal CKA, während über den -Eingang jedes dieser Flipflops BDA bis BDD das Erfassungssignal ENVSR eingeht. Der Eingang D des ersten Flipflops BDA wird mit 5 V Gleichstrom versorgt. Der Ausgang QA dieses Flipflops liefert ein Signal QAS an den Eingang D des Flipflops BDB; das gleiche gilt für den Ausgang QB des Flipflops BDB, der ein Signal QBS an den Eingang D des Flipflops BDC abgibt, und für den Flipflop BDC, von dem ein Signal QCS an den Eingang D des Flipflops BDD geht. Der Ausgang QD des Flipflops BDD gibt ein Steuerlogiksignal SCO ab. Die Signale QBS und der Flipflops BDB und BDC werden auf die beiden Eingänge einer logischen NICHT- UND-Schaltung 31 geführt, die an ihrem Ausgang ein Signal SCET zur Umschaltung des zweistufigen Schalters 30 in einen der beiden Zustände ETA oder ETB abgibt.

Aus Fig. 5 ist nun ersichtlich, daß die Synchronisiereinrichtung 4 für die Nachführstufe 2 des Haupttaktgebers eine erste Stufe 20 mit zwei Eingängen E 1 und E 2, sowie einen Ausgang SO aufweist, der mit einer Filterstufe 27 verbunden ist, deren Ausgangssignal einem spannungsgesteuerten Oszillator 3 zugeführt wird, welcher an die Eingangsklemme E 2 der ersten Stufe 20 das Haupttaktsignal CKP abgibt. Der spannungsgesteuerte Oszillator und der Haupttaktgeber tragen hier absichtlich dasselbe Bezugszeichen, während im folgenden nur noch der Begriff "Haupttaktgeber" verwendet wird.

Der Eingang E 1 dieser ersten Stufe 20 ist mit dem Synchronisier- bzw. Takteingang ES verbunden, wobei diese Stufe tatsächlich eine Phasenerfassungsstufe darstellt, die das vorverarbeitete Signal ST empfängt. Diese Stufe weist eine zusätzliche Verzögerungseinrichtung 21 auf, die mit dem Eingang E 1 verbunden ist und eine Rückmeldung RST 1 auf das vorbehandelte digitale Signal ST abgibt, welche zeitlich um einen Betrag versetzt ist, der einer Periode des Haupttaktgebers 3, also 31,25 ns, entspricht (wobei der Toleranzbereich bei diesem Versatz in der Größenordnung von ±5 ns liegt). Das vorverarbeitete digitale Signal ST wird an den Eingang D eines ersten Flipflops D 22 geführt, welcher eine erste Abtasteinrichtung darstellt. Der Ausgang Q dieses Flipflops 22 liefert ein Abtastsignal STE 1 an den Eingang D eines zweiten Flipflops D 22, welcher eine zweite Abtasteinrichtung bildet. Der Ausgang Q dieser zweiten Abtasteinrichtung 23 liefert ein Abtastsignal STE 2. Der Eingang CK jedes der beiden Flipflops 22 und 23 empfängt das Haupttaktsignal CKP. Das Abtastsignal STE 1 wird mit der versetzten Rückmeldung RST 1 des Signals ST in einer exklusiv-ODER- Schaltung 24 verglichen, während in der exklusiv- ODER-Schaltung 25 ein Vergleich des Abtastsignals STE 2 mit der versetzten Rückmeldung RST 1 abläuft. Die beiden Gatter 24 und 25 geben jeweils zwei Vergleichssignale C 1 und C 2 ab, die wiederum jeweils einem Differentialverstärker 26 zugeführt werden, dessen Ausgang mit dem Ausgang SO der ersten Stufe verbunden ist und der ein Steuersignal SCD zur Steuerung des Haupttaktgebers abgibt. Der Fachmann wird feststellen, daß die aufeinanderfolgenden Zustände des Eingangssignals nach Synchronisierung (Signal SSY) durch das Abtastsignal STE 1 weitergeleitet werden.

Die Filterstufe 27 besteht in herkömmlicher Weise aus einem RC-Glied, und mit dem gefilterten Steuersignal SCDF wird eine leistungsfähige Steuerung des Haupttaktgebers 3 erreicht.

Zur Beschreibung der Funktionsweise dieser Verarbeitungsvorrichtung wird nun insbesondere auf Fig. 6 verwiesen, welche verschiedene Zeitdiagramme zeigt, aus denen sich die Funktion der Vorverarbeitungseinrichtung 5 besser ersehen läßt. Das Funktionsprinzip beruht dabei auf der Verwendung des Nebentaktsignals CKA zur Abtastung des Eingangs­ signals S. Wie bereits dargelegt, wird der zeitliche Versatz zwischen dem Haupttaktsignal CKP und dem digitalen Signal S dann deutlich, wenn man den Abstand zwischen einem Mittelpunkt I eines Signalzustands S und einer ansteigenden Wellenfront des Taktsignals CKP untersucht. Da jedoch der Nebentaktgeber 7 synchron zum Haupttaktgeber 3 arbeitet, ist der zeitliche Versatz zwischen den beiden Taktsignalen bekannt. Auf diese Weise ließe sich bei Heranziehung des Nebentaktsignals zur Abtastung des digitalen Signals S der zeitliche Versatz zwischen dem Haupttaktsignal CKP und dem digitalen Signal S ermitteln. Eben aus diesem Grunde folgen die Bestandteile der Vorverarbeitungseinrichtung 5 dem Rhythmus der ansteigenden Wellenfronten im Nebentaktgeber 7.

Es ist von Vorteil, wenn dieser Nebentaktgeber 7 phasengleich mit dem Haupttaktgeber läuft, d. h. wenn die ansteigenden Wellenfronten des Haupttaktsignals CKP mit dem Mittelpunkt I zwischen einer ansteigenden und einer absteigenden Front des Nebentaktsignals CKA zusammenfallen. Wenn kein digitales Signal S anliegt bzw. vor jeder Umschaltentscheidung wird der Schalter 8 in seinen Zustand ET 1 geschaltet. Der Eingang EA dieses Schalters ist dabei mit dem Ausgang SST der Steuereinrichtung und damit auch mit dem Synchronisiereingang ES verbunden. Bei diesem Zustand ET 1 spielt somit das Nebentaktsignal CKA die Rolle des digitalen Eingangssignals, während der zeitliche Versatz zwischen dem Haupttaktsignal CKP und dem Neben­ taktsignal CKA Null ist. Die Phasenverriegelungsschleife befindet sich dabei in stabiler Gleichgewichtslage. Ein weiterer Vorteil dieser Steuerung des Haupttaktgebers über den Nebentaktgeber besteht darin, daß eine Frequenzabweichung des Haupttaktgebers 3 vermieden wird.

Bei dem in Fig. 6 dargestellten Fall ist der zeitliche Versatz DT zwischen dem Signal CKP und dem Signal S negativ und liegt bei einer Halbperiode des Taktsignals CKP. Geht das digitale Signal S am Eingang der Verzögerungseinrichtung 6 ein, so beeinflussen die beiden Rückmeldungen R 1 und R 3 dieses Signals den Anstieg des Signals ENVSR auf 1. Die vier Flipflops BDA bis BDD, die auf Null gesteuert wurden, solange das Signal ENVSR Null war, nehmen einen anderen Wert an, sobald das Signal ENVSR auf 1 umgeschaltet wurde. An der ersten ansteigenden Wellenfront des Taktsignals CKA, das auf den Anstieg des Signals ENVSR folgt, nimmt das Signal QAS am Flipflop BDA den Wert 1 an. Der Schalter 30 befindet sich nun in seinem Ruhezustand ETB. Bei der auf das Taktsignal CKA folgenden ansteigenden Wellenfront schaltet das vom Flipflop BDB abgegebene Signal auf 1 um. Da das Signal gleich 1 ist, schaltet das am Ausgang der logischen NICHT-UND-Schaltung 31 anliegende Signal SCET nun auf 0 um und führt den Schalter 30 in seinen Betriebszustand ETA über, bei welchem das Vergleichssignal COM dem Eingang D des Flipflops 13 zugeführt wird. Bei der nachfolgenden ansteigenden Wellenfront schaltet das vom Flipflop BDC abgegebene Signal auf 1 um. Der Wert des Vergleichssignals COM wird im Flipflop 13 gespeichert und ist am Ausgang dieses Flipflops in Form des Signals SCOM verfügbar. Das Signal schaltet auf 0 zurück, während der Schalter 30, der unter Einfluß des Signals SCET wieder auf 1 umgesetzt wurde, wieder in seinen Ruhezustand ETB zurückkehrt. Bei der nächsten ansteigenden Wellenfront des Taktsignals geht das am Ausgang QD des Flipflops BDD abgegebene Signal auf 1 und aufgrund der gemeinsamen Einwirkung dieses Signals SLC und des Wertes des Signals SCOM, das den Wert des Steuersignals SCO festlegt, geht der Schalter 8 entweder in seinen Zustand ET 2 oder in seinen Zustand ET 3 über. Danach bleibt der Schalter endgültig in diesem angesteuerten Zustand.

Ob der Schalter 8 in den Zustand ET 2 oder ET 3 gesteuert wird, hängt von der Abtastung der Rückmeldungen R 2 und R 4 des Eingangssignals S in den Flipflops BD 2 und BD 4, sowie vom Ergebnis dieses Vergleichs COM am Ausgang der logischen Schaltung 11 ab. Zum besseren Verständnis dieser Ansteuerung wird nun auf das in Fig. 7A bis 7D wiedergegebene Zeitdiagramm Bezug genommen.

Fig. 7A zeigt eine Rückmeldung R 2 des Signals S in Nacheilung gegenüber dem Haupttaktsignal CKP. Der zeitliche Versatz zwischen diesem Taktsignal CKP und der Rückmeldung R 2 ist positiv und liegt bei einer Halbperiode TH/ 2 des Taktsignals CKP. Die Rückmeldung R 4 ist gegenüber der Rückmeldung R 2 um eine Halbperiode des Haupttaktsignals verzögert. Bei dieser Konstellation ist es natürlich nicht angezeigt, das Signal S genauso wie in die Nachführstufe 2 für den Taktgeber einzuleiten. So wird stattdessen die Rückmeldung R 1 dieses digitalen Signals in Voreilung um eine Viertelperiode gegenüber der Rückmeldung R 2 eingespeist, so daß dieser zeitliche Versatz DT in einen Bereich zwischen -TH/ 4 und +TH/ 4 eingegrenzt wird, wodurch das sogenannte "Aufhängen" vermieden wird. Diese Konstellation wird durch Abtasten der Rückmeldungen R 2 und R 4 mit Hilfe der beiden Flipflops BD 2 und BD 4 an der ansteigenden Wellenfront des Nebentaktsignals CKA erfaßt. Auf diese Weise haben in diesem Fall die abgetastete Rückmeldung RE 2 und die abgetastete Rückmeldung RE 4 den Wert 1, während der Ausgang des Signals COM logischerweise nun auf 0 gesetzt ist.

Bei dem in Fig. 7B gezeigten Diagramm ist der zeitliche Versatz DT negativ und liegt bei 0. Wie nachstehend noch erläutert wird, wird, da sich nicht feststellen läßt, ob dieser Abstand nahe 0 oder nahe -TH/ 2 liegt, eine Rückmeldung des digitalen Signals in diese Nachführstufe 2 des Taktgebers eingespeist, wobei die Rückmeldung gegenüber der Rückmeldung R 2 um eine Viertelperiode des Haupttaktsignals so verzögert ist, daß der zeitliche Versatz DT in einen Bereich zwischen -TH/ 4 und +TH/ 4 eingegrenzt wird. Bei dieser Konstellation führt die Abtastung über die ansteigende Front des Taktsignals CKA zu einem Vergleich der Werte 0 und 1, während das Ausgangssignal COM auf 1 gesetzt ist. Somit wird die Rückmeldung R 3 in die Nachführstufe 2 für den Taktgeber zuge­ führt.

Bei dem in Fig. 7C gezeigten Fall ist der zeitliche Versatz DT negativ, liegt aber nahe einer Halbperiode des Haupttaktsignals. Das Vergleichssignal ergibt ebenfalls den Wert 1, worauf die Rückmeldung R 3 zugeführt wird, um den zeitlichen Versatz DT in einen Bereich einzugrenzen, der zwischen -TH/ 4 und +TH/ 4 liegt.

Bei dem in Fig. 7D dargestellten Fall ist schließlich der zeitliche Versatz positiv und liegt nahe 0. Der Wert des Vergleichssignals ist nun 0, worauf über den Synchronisiereingang ES unter Heranziehung des Zustands ET 2 am Schalter 8 die Rückmeldung R 1 des Signals zugeführt wird, d. h. die Rückmeldung, die sich gegenüber der Rückmeldung R 2 um eine Viertelperiode des Haupttaktsignals in Voreilung befindet.

Wie für den Fachmann somit deutlich wird, kann es in bestimmten Fällen bei der Ermittlung des zeitlichen Versatzes DT zu einer Uneindeutigkeit kommen. Dies wird aus den Zeitdiagrammen in Fig. 7E und 7F ersichtlich. Bei Fig. 7E ist der zeitliche Versatz DT positiv und liegt nahe einer Halbperiode des Haupttaktsignals. In diesem Fall führt die Abtastung über die ansteigende Front des Taktsignals CKA zum Vergleich der Werte 1 und 1 in der logischen Schaltung 11, während das Signal SCOM den Wert 0 hat. Bei Fig. 7F ist der zeitliche Versatz DT positiv und liegt bei 0. Doch führt auch hier die Abtastung über die ansteigende Front des Taktsignals CKA zum Vergleich der beiden Werte 1 und 1 in der logischen Schaltung 11, während das Signal SCOM den Wert 0 aufweist. Man könnte nun rein theoretisch im Fall laut Fig. 7F das digitale Eingangssignal in die Nachführstufe 2 für den Taktgeber einleiten, da bei geringem Versatz DT die Synchronisierzeit kurz ist. Würde man dies jedoch ohne weitere Vorsichtsmaßnahme im Fall nach Fig. 7E tun, so käme es zur Erscheinung des sogenannte "Aufhängens". Um dieser ungenauen Bestimmung vorzubeugen, wird die Entscheidung dahingehend, daß eine solche Rückmeldung zugeführt wird, daß der zeitliche Versatz zwischen dem Haupttaktsignal und dem digitalen Eingangssignal in jedem Fall zwischen -TH/ 4 und +TH/ 4 liegt, was zur Zuführung der Rückmeldung R 1 führt. Bei dieser Ausführungsform ist es unbedingt notwendig, daß die Verzögerungseinrichtung vier Rückmeldungen für das Eingangssignal liefert.

Somit wurde mit dieser Vorverarbeitungseinrichtung 5 eine Anordnung geschaffen, mit der sich eine rasche Synchronisierung des Haupttaktgebers in Übereinstimmung mit dem digitalen Eingangssignal erzielen läßt, und zwar unabhängig vom zeitlichen Versatz zwischen dem Haupttaktsignal und dem digitalen Signal, insbesondere bei hoher Übertragungs­ geschwindigkeit.

Unter Bezugnahme auf Fig. 8A bis 8C wird nachstehend nun die Arbeitsweise der Phasenverriegelungsschleife 2 näher erläutert. Fig. 8A ist ein zeitliches Diagramm für das vorverarbeitete digitale Signal ST, wie es über den Eingang ES ankommt und somit am Eingang E 1 der Phasenverriegelungsschleife anliegt. Dieses Signal ist phasengleich mit dem Haupttaktsignal CKP. Mit anderen Worten ist hier der zeitliche Versatz DT Null. Nach Abtastung im Flipflop 22 erhält man das Abtast-Ausgangssignal STE 1; nach Durchlaufen der zusätzlichen Verzögerungseinrichtung 21 erhält man die verzögerte Rückmeldung des digitalen Signals RST 1, während die Abtastung des Ausgangssignals STE 1 zum Signal STE 2 führt. Nach Vergleich in den logischen Schaltungen 24 und 25 erhält man die Vergleichssignale C 1 und C 2 und schließlich die Differenz (C 1-C 2), die durch das Taktgeber-Steuersignal SCD dargestellt wird.

Einerseits wird man hierbei feststellen, daß der mittlere Wert des Signals SCD Null ist, was keinerlei Auswirkung auf den Haupttaktgeber 3 hat, so daß dieser phasengleich mit dem Signal ST bleibt. Andererseits wird deutlich, daß es bei dem digitalen Signal ST keinen Pegelwechsel in Höhe des Punktes 0 gibt. Dieses Fehlen eines Pegelwechsels findet sich auch im Signal SCD in Höhe des markierten Intervalls 0 wieder, wobei das Signal SCD ebenfalls Null ist. Somit gibt es keine Einwirkung auf den Haupttaktgeber, wodurch eine Instabilität der Phasenverriegelungsschleife vermieden wird.

Fig. 8B zeigt ein gegenüber dem Taktsignal CKP voreilendes Signal ST (DT ist negativ). In analoger Weise sind hier die Signale STE 1, RST 1, STE 2, C 1, C 2 und SCD wiederzufinden. Jedoch wird deutlich, daß der mittlere Wert des Signals SCD negativ ist, und der absolute Betrag dieses mittleren Werts wird umso größer, je größer der zeitliche Versatz DT zwischen dem Taktsignal CKP und dem digitalen Signal ST ist, das am Synchronisiereingang anliegt. Außerdem ist erkennbar, daß der Wert des Signals SCD in dem mit 0 gekennzeichneten Intervall Null ist, da es am Punkt 0 keinen Pegelwechsel gibt.

Fig. 8C zeigt ein gegenüber dem Taktsignal CKP verzögertes Signal ST (DT positiv). In analoger Weise finden sich hier alle Signale aus Fig. 8A und 8B wieder, während andererseits erkennbar ist, daß der mittlere Wert des Signals SCD positiv ist, was zu einer Verkürzung dieses zeitlichen Abstands führt. Da am Punkt 0 kein Pegelwechsel vorliegt, liegt in dem mit 0 markierten Intervall immer ein Signal SCD gleich Null an. Analog ist der mittlere Wert des Signals SCD umso größer, je größer der absolute Betrag des zeitlichen Versatzes DT ist.

Daraus wird für den Fachmann erkennbar, daß hiermit eine Vorrichtung geschaffen wurde, die einerseits eine Korrektur des zeitlichen Versatzes zwischen dem Taktsignal CKP gegenüber dem digitalen Eingangssignal S gestattet, es andererseits aber ermöglicht, eine Störung der Phasenverriegelungsschleife zu vermeiden, solange am Eingang dieser Schleife im digitalen Signal kein Pegelwechsel auftritt.

Bei dieser Erfindung sind selbstverständlich verschiedene andere Ausführungsformen möglich, insbesondere folgende:

• - Bei dem vorbeschriebenen bevorzugten Ausführungsbeispiel kann die Ansteuerung der jeweils abzutastenden Rückmeldungen natürlich variieren. Die einzige Bedingung ist dabei, daß zwei zeitlich gegeneinander um eine Halbperiode des Haupttaktsignals versetzte Rückmeldungen herangezogen werden. In gleicher Weise ist die Ansteuerung der beiden Rückmeldungen beliebig, die eine Feststellung, ob ein digitales Eingangssignal vorliegt oder nicht, gestattet.
• - Aus den vorstehenden Darlegungen wurde deutlich, daß vier Ausgänge bei der Verzögerungseinrichtung 6 erforderlich sind, um die Uneindeutigkeit bei der Bestimmung des zeitlichen Versatzes zwischen dem Haupttaktsignal und dem digitalen Eingangssignal abzuschwächen. Dies war bei diesem Fall erforderlich, da dort der Nebentaktgeber 7 mit einer Frequenz arbeitete, die im wesentlichen halb so groß wie die des Haupttaktgebers 3 war. Man könnte jedoch auch an die Ausbildung einer Vorverarbeitungseinrichtung mit Verzögerungsstufe denken, die nur zwei Ausgänge hat und somit nur zwei Rückmeldungen abgibt, die zeitlich gegeneinander um jeweils eine Halbperiode des Haupttaktgebers versetzt sind, wobei allerdings in diesem Fall ein Nebentaktgeber herangezogen wird, der mit einer Frequenz arbeitet, die im wesentlichen das Doppelte der Frequenz des Haupttaktgebers beträgt.

Die Auflösung des zeitlichen Versatzes, die man mit der Verzögerungseinrichtung mit vier Ausgängen erhielt, wird somit wirklich auf die Hälfte verringert. Jedoch muß dieser Verlust an "räumlicher" Auflösung durch eine Erhöhung der "zeitlichen" Auflösung ausgeglichen werden, die man durch Multiplikation der Frequenz des Nebentaktgebers mit Vier erhielt. Diese neue Betriebsart würde nicht nur eine Abtastung der beiden Rückmeldungen des Eingangssignals sondern auch eine Abtastung des Haupttaktsignals unter Heranziehung des Nebentaktsignals erfordern, um die Uneindeutigkeit bei der Ermittlung der Phasenlage zu beseitigen. In diesem Fall könnte man entsprechende Vorkehrungen treffen (da bei Fehlen des Signals oder bei Fehlen der Umschaltentscheidung das Nebentaktsignal zur Steuerung des Haupttaktgebers 3 herangezogen werden muß), damit der Nebentaktgeber 7 eine Frequenzquelle umfaßt, deren Frequenz doppelt so groß ist wie die Frequenz des Haupttaktgebers mit nachgeschalteter Divisionsstufe.

Selbstverständlich könnte diese Betriebsart auch insofern generell vorgesehen werden, als eine Frequenzquelle herangezogen wird, deren Frequenz ein Mehrfaches der Frequenz des Nebentaktgebers beträgt, dem eine Divisionsstufe nachgeschaltet ist. Diese Betriebweise des Nebentaktgebers könnte im übrigen auch im Falle einer Verzögerungseinrichtung mit vier Ausgängen eingesetzt werden.

Claims (18)

1. Vorrichtung zur Verarbeitung eines digitalen Eingangssignals, welches als Träger von durch eine Folge hoher und/oder niedriger Pegelwerte kodierten Nachrichten diese einem Übertragungstaktgeber zuführt, welche

• - einen Signaleingang (1) für das eintreffende digitale Signal aufweist, sowie
• - eine Nachstellstufe (2) fü den Taktgeber, die einen einstellbaren Haupttaktgeber (3) umfaßt, dessen Sollfrequenz mit der Frequenz des Übertragungstaktgebers gekoppelt ist, sowie einen Takteingang (ES) für den Haupttaktgeber (3), welcher mit dem Signaleingang (1) verbindbar ist,

dadurch gekennzeichnet, daß sie außerdem eine Einrichtung (5) zur Vorverarbeitung aufweist, zu welcher folgende Einrichtungen gehören:

• - ein Schalter (8) mit drei Zuständen (ET 1, ET 2, ET 3), bei denen jeweils sein erster (EA), zweiter (EB) und dritter (EC) Eingang mit dem Takteingang (ES) verbunden ist,
• - eine zwischen den Signaleingang (1) und den Schalter (8) geschaltete Verzögerungseinrichtung (6), die zur Abgabe mindestens eines Paares verschiedener Rückmeldungen (R 1, R 3) auf das Eingangssignal (S) jeweils zum zweiten (EB) und dritten (EC) Eingang des Schalters (8) vorgesehen ist, wobei die beiden Rückmeldungen (R 1, R 3) zeitlich gegeneinander um einen Bruchteil der Periode des Haupttaktgebers (3) versetzt sind,
• - ein Nebentaktgeber (7), welcher mit einer vorgegebenen Frequenz arbeitet, die so wählbar ist, daß sein Taktsignal an den ersten Eingang des Schalters (8) zur Synchronisierung des Haupttaktgebers anlegbar ist,

sowie eine Steuereinrichtung (9), welche auf das Vorliegen eines digitalen Eingangssignals anspricht, wobei:

• - bei Fehlen eines Eingangssignals (S) der Schalter (8) in seinen ersten Zustand (ET 1) setzbar ist und dabei der Haupttaktgeber (3) mit dem Nebentaktgeber (7) synchron läuft, während
• - bei Vorliegen eines Eingangssignals (S) der Schalter (8) in Abhängigkeit von der zeitlichen Beziehung zwischen dem Nebentaktgeber (7) und dem Eingangssignal (S) in seinen zweiten (ET 2) bzw. dritten (ET 3) Zustand setzbar ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der zeitliche Versatz zwischen den Rückmeldungen im wesentlichen einer Halbperiode des Haupttaktgebers entspricht.

3. Vorrichtung nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß bei Vorliegen eines Eingangssignals (S) die Steuereinrichtung (9) in Abhängigkeit zur zeitlichen Beziehung zwischen dem Nebentaktgeber (7) und dem ersten Paar Rückmeldungen (R 1, R 3) den Schalter (8) in dessen zweiten (ET 2) bzw. dritten (ET 3) Zustand schaltet.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Frequenz des Nebentaktgebers im wesentlichen doppelt so hoch wie die Frequenz des Haupttaktgebers ist.

5. Vorrichtung nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (6) zur Abgabe eines zweiten Paares von Rückmeldungen (R 2, R 4) auf das Eingangssignal hin geeignet ist, wobei diese anders als die dem ersten Paar (R 1, R 3) zugehörigen Rückmeldungen und ebenfalls gegeneinander um denselben Bruchteil der Periode des Haupttaktgebers (3) versetzt sind und wobei eine der Rückmeldungen aus dem zweiten Paar zeitlich gegenüber jeder der beiden dem ersten Paar (R 1, R 3) zugehörigen Rückmeldungen im wesentlichen um die Hälfte des Bruchteils der Periode des Haupttaktgebers versetzt ist, und daß außerdem bei Vorliegen eines Eingangssignals (S) die Steuereinrichtung (9) den Schalter in Abhängigkeit zur zeitlichen Beziehung zwischen dem Nebentaktgeber (7) und dem zweiten Paar Rückmeldungen (R 2, R 4) des Eingangssignals (S) in dessen zweiten (ET 2) bzw. dritten (ET 3) Zustand setzt.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Frequenz des Nebentaktgebers im wesentlichen der Hälfte der Frequenz des Haupt­ taktgebers entspricht.

7. Vorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Steuereinrichtung (9) sowohl eine Abtasteinrichtung (10) zur gleichzeitigen und getrennten Abfrage jeder der Rückmeldungen (R 2, R 4) mit der Frequenz des Neben­ taktgebers (7) aufweist, wobei die Rückmeldungen dem Paar zugehören, das als Bezugspunkt bei der Festlegung der zeitlichen Beziehung des Nebentaktgebers (7) dient, als auch eine Vergleichseinrichtung (11) zum Vergleich dieser abgetasteten Rückmeldungen (RE 2, RE 4) unter Abgabe eines Vergleichssignals (COM), das für die Werte der entsprechenden Rückmeldungen (R 2, R 4) repräsentativ ist.

8. Vorrichtung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß die Steuereinrichtung (9) außerdem eine mit der Frequenz des Nebentaktgebers (7) gesteuerte Steuerlogik (12) und eine Speichereinrichtung (13) zum Speichern des jeweiligen Wertes der beiden Rückmeldungen (R 2, R 4) aus dem Paar aufweist, das als Bezugswert bei der Festlegung der zeitlichen Beziehung des Nebentaktgebers (7) dient, wobei der Ausgang (SCOM) dieser Speichereinrichtung (13) und ein Ausgang (SLC) der Steuerlogik (12) Teil eines Steuersignals (SCO) für den Schalter (8) sind.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Abtasteinrichtung (10), die Speichereinrichtung (13) und die Steuerlogik (12) jeweils Speicher-Flipflops (BD) aufweisen.

10. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Erfassungseinrichtung (14) das Vorliegen oder Fehlen des Eingangssignals (S) feststellt, welche zwei von der Verzögerungseinrichtung (6) kommende getrennte Rückmeldungen (R 1, R 3) empfängt.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Erfassungseinrichtung (14) eine zusätzliche Vergleichseinrichtung (15) aufweist, in welcher die beiden Rückmeldungen (R 1, R 3) einlaufen, während ihr Ausgang mit einer erneut auslösbaren monostabilen Schaltung (16) verbunden ist, deren Mindestdauer zumindest gleich der Höchstdauer zwischen zwei aufeinanderfolgenden Pegelwechseln des digitalen Signals (S) ist.

12. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Stufe zur Nachstellung des Taktgebers (2) in einer Schleife mit Phasenverriegelung arbeitet (PLL).

13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Nachstellstufe für den Taktgeber eine Phasenerfassungsstufe (20) aufweist, deren erster Eingang (E 1) mit dem Takteingang (ES) verbunden ist, während ihr zweiter Eingang (E 2) mit dem Haupttaktgeber (3) verbunden ist, und an ihrem Ausgang (SO) ein Taktgeber-Steuersignal (SCD) anliegt, dessen mittlerer Wert im wesentlichen proportional zum zeitlichen Versatz zwischen dem Signal des Haupttaktgebers (CKP) und dem am Takteingang anliegenden digitalen Signal (ST) ist, während seine Amplitude bei Fehlen eines Pegelwechsels des am Takteingang (ES) anliegenden digitalen Signals (ST) im wesentlichen Null ist.

14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Phasenerfassungsstufe (20) eine zusätzliche Verzögerungseinrichtung (21) aufweist, die mit dem ersten Eingang (E 1) verbunden ist und eine Rückmeldung (RST 1) für das am Takteingang anliegende digitale Signal (ST) abgibt, welche im wesentlichen um eine Periode des Haupttaktgebers (3) versetzt ist, sowie eine zweite Erfassungseinrichtung (23) für den Ausgang (STE 1) der ersten Erfassungseinrichtung (22), wobei einerseits ein Vergleich (C 1) der Rückmeldung (RST 1) mit dem Ausgang (STE 1) der ersten Erfassungsein­ richtung (22) und andererseits ein Vergleich (C 2) mit dem Ausgang (STE 2) der zweiten Erfassungseinrichtung (23) erfolgt, während die Differenz der Werte aus beiden Vergleichen (C 1, C 2) das Takt­ steuersignal (SCD) liefert.

15. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Nebentaktgeber (7) eine Frequenzquelle aufweist, deren Frequenz ein Mehrfaches der Frequenz des Nebentaktgebers bei nachgeschalteter Divisionsstufe beträgt, so daß das digitale Eingangssignal (S) mit nur zwei auf (S) folgenden Rückmeldungen verarbeitet wird.

16. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das digitale Eingangssignal (S) mit einer Folge von abwechselnd auf hohem und niedrigem Pegelwert liegenden Zuständen beginnt.