DE10215087B4

DE10215087B4 - Verfahren und Vorrichtung zur Phasendetektion

Info

Publication number: DE10215087B4
Application number: DE10215087A
Authority: DE
Inventors: Peter Dipl.-Ing. Gregorius; Edoardo Dipl.-Ing. Prete; Paul Dipl.-Phys. Dr. Wallner
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2002-04-05
Filing date: 2002-04-05
Publication date: 2004-08-19
Anticipated expiration: 2022-04-06
Also published as: DE10215087A1; US20040001566A1; US7313211B2

Abstract

Verfahren zum Erzeugen eines Ausgangssignals (PD₀-PD₆) in Abhängigkeit einer Phasendifferenz zwischen einem periodischen Referenzsignal (6) und einem periodischen Regelsignal, bei welchem Verfahren das Referenzsignal (6) innerhalb einer Periode des Regelsignals zu bestimmten Abtastzeitpunkten (S1-S7) abgetastet wird und in Abhängigkeit aller innerhalb einer Periode des Regelsignals gewonnen Abtastungen (A₀-A₆) des Referenzsignals (6) das Ausgangssignal (PD₀-PD₆) derart erzeugt wird, dass es einen von wenigstens drei Zuständen einnimmt, dadurch gekennzeichnet, dass ermittelt wird, ob die innerhalb einer Periode des Regelsignals gewonnenen Abtastungen (A₀-A₆) des Referenzsignals (6) mit wenigstens einem Abtastfehlermuster übereinstimmen und in einem solchen Fall das Ausgangssignal (PD₀-PD₆) so gesteuert wird, dass es einen Fehlerzustand einnimmt.

Description

Die vorliegende Erfindung betrifft ein Verfahren sowie eine Vorrichtung zum Erzeugen eines Ausgangssignals in Abhängigkeit einer Phasendifferenz zwischen zwei periodischen Signalen.
Verfahren bzw. Vorrichtungen zur Phasendetektion bzw. zur Auswertung einer Phasendifferenz zwischen zwei periodischen Signalen werden insbesondere in Phase Locked Loops und Delay Locked Loops eingesetzt, in denen ein steuerbarer Oszillator oder eine steuerbare Verzögerungseinrichtung anhand der mit Hilfe der Phasendetektion ermittelten Phasendifferenz so gesteuert werden, dass ein Regelsignal erzielt werden kann, dessen Phasenverzögerung oder dessen Frequenz in einem festen Verhältnis zum Referenzsignal steht. Derartige Schaltungen werden beispielsweise in der Funkübertragungstechnik zur Bereitstellung mehrerer definierter Frequenzen verwendet.
Daneben werden Verfahren bzw. Vorrichtungen zur Phasendetektion und darauf aufbauende Regelkreise in der Nachrichtentechnik verwendet, in der häufig die Aufgabe auftritt, aus einem bitseriellen Datenstrom eines Empfangssignals einerseits die ursprünglich übertragene Dateninformation und andererseits die entsprechende Taktinformation zurückzugewinnen. Dieser Vorgang der Takt- und Datenrückgewinnung wird gewöhnlich als "Clock and Data Recovery" (CDR) bezeichnet.
Prinzipiell unterscheidet man zwei unterschiedliche Typen von Phasendetektoren. Diese werden als binäre und lineare Phasendetektoren bezeichnet. Das Ausgangssignal bei binären Phasendetektoren kann nur zwei Signalzustände einnehmen. Ist die Phasendifferenz zwischen den verglichenen Signalen positiv, so nimmt das Ausgangssignal einen ersten Zustand ein, wohingegen das Ausgangssignal den zweiten Zustand einnimmt, wenn die Phasendifferenz negativ ist. Das Verhalten eines derartigen binären Phasendetektors ist in 10 dargestellt, wobei ein Signal 5 in Abhängigkeit der Phasendifferenz eines Datensignals 6 zu einem Regelsignal zwei Zustände einnehmen kann, die bei einer Phasendifferenz von 0π wechseln.
Demgegenüber ist bei linearen Phasendetektoren die Amplitude und/oder die Pulsbreite des Ausgangssignals proportional zur Phasendifferenz. Bei linearen Phasendetektoren ist noch eine weitergehende Unterscheidung möglich. Einfache lineare Phasendetektoren weisen nur Gatter und keine Speicherelemente auf. Diese sind in der Regel zwar einfacher aufgebaut, sind jedoch nur in der Lage, kleine Phasendifferenzen der zu vergleichenden Signale zu bewältigen. Anders ist hingegen die Situation bei Phasendetektoren, welchen einen Zustandsautomaten darstellen. Diese bestehen aus Gattern und Speicherelementen, beispielsweise D-Flip-Flops. Bei solchen Phasendetektoren bedarf es einer eingehenden Prüfung, damit bestimmte Kombinationen von Eingangssituationen bzw. Fehlersituationen zu keinen Zuständen führen, welche keine Rückkehr mehr ermöglichen. Im Gegensatz zum erstgenannten Typ linearer Phasendetektoren ist dieser zweite Typ in der Lage, sowohl Phasendifferenzen als auch größere Frequenzdifferenzen zu bewältigen. Dieser Gruppe von Phasen-Frequenz-Detektoren ist beispielsweise der sog. 3-Zustands-Phasendetektor zuzuordnen.
Neben den binären und den linearen gibt es noch Phasendetektoren, die in Abhängigkeit der Phasendifferenz ein Ausgangssignal erzeugen, das einen von mehr als zwei diskreten Zuständen annehmen kann. Derartige Phasendetektoren besitzen im Unterschied zu den binären Phasendetektoren den Vorteil, dass die Phasendifferenz in Stufen feiner aufgelöst werden kann, abhängig von der Anzahl der Zustände, die das Ausgangssignal annehmen kann. Ein derartiger Phasendetektor ist beispielsweise durch die EP 353 807 B1 bekannt. Der darin beschriebene Phasendetektor erzeugt mit Hilfe einer Kette von Invertern zeitlich beabstandete Abtastsignale, die äquidistant auf eine Periodendauer eines Regelsignals aufgeteilt sind. Zusätzlich ist eine Reihe von Speichergliedern vorgesehen, an deren Dateneingängen jeweils der Ausgang eines Inverters der Inverterkette anliegt und die am Takteingang synchron von einem Referenzsignal angesteuert werden. Auf diese Weise werden einzelne über die Periodendauer verteilte Abtastungen erzeugt, in deren Abhängigkeit mit Hilfe logischer Gatter ein Maß für die Phasendifferenz zwischen dem Regelsignal und dem Referenzsignal erzeugt wird. Die Phasendifferenz wird bei diesem Phasendetektor mit Hilfe mehrerer Ausgangsleitungen ausgegebnen, die jeweils nur einen von zwei Signalzuständen führen können. Sobald bei diesem Phasendetektor allerdings Störungen bei der Abtastung bzw. bei der Speicherung mittels der Speicherglieder auftreten, wird nachteiligerweise eine falsche Phasendifferenz ermittelt, die in einem Regelkreis zu einem Fehlverhalten führen kann.

Weiterhin sind durch die DE 44 43 417 C1 und die DE 199 48 690 A1 Schaltungsanordnungen zum Ermitteln der Phasenlage eines hochfrequenten Datensignals bekannt, wobei die Datenbits des Datensignals abwechselnd in zwei parallele Speicherketten geladen werden, die phasenversetzt mit einem Taktsignal angesteuert werden, dessen Frequenz die Hälfte der Frequenz des Datensignals beträgt. Das Ergebnis bei diesen Phasendetektoren entspricht dem eines binären Phasendetektors, da die Phasendifferenz ebenso nur mit binärer Auflösung durch einen von zwei Zuständen ermittelt wird. Die Aufteilung auf die zwei parallelen Kanäle ermöglicht die Verarbeitung von höherfrequenten Signalen und liefert keinen Beitrag zu einer höheren Auflösung bei der Ermittlung der Phasendifferenz. Daneben ist durch die EP 777 332 B1 ein Phasendetektor für hochfrequente Datensignale bekannt, bei dem die Daten des Datensignals in verschiedene Kanäle aufgeteilt werden, die jeweils phasenversetzt mit einem Taktsignal angesteuert werden, dessen Frequenz der Frequenz des Datensignals geteilt durch die Anzahl der Kanäle entspricht. Auch hier wird die Phasendifferenz nur binär aufgelöst, wobei durch die Abtastung mit den parallelen Kanälen die Verarbeitung von höherfrequenten Datensignalen ermöglicht.

Unter dem Gesichtspunkt von Applikationen für hohe Datenraten lassen sich noch folgende Anmerkungen zu binären und linearen Phasendetektoren machen. Die lineare Kennlinie bei linearen Phasendetektoren kann nur durch Ausgangssignale realisiert werden, deren Pulsbreite weitaus kürzer als die Datenperiode ist. Dies stellt erhebliche Anforderungen an die verarbeitende Schaltungstechnik. Nachteilig bei binären Phasendetektoren wirkt sich hingegen aus, dass kleine Änderungen um den Nullpunkt des Phasenfehlers zu großen Verstärkungen führen. Gerade nahe dem Nullpunkt aber wäre eine kleine Verstärkung wegen der Mitverstärkung von Jittern wünschenswert.

Generell ist bei der Taktratenrückgewinnung in einem Datensignal zu unterscheiden, ob ein RZ-(Return to Zero) oder ein NRZ-(Not Return to Zero)-Datenstrom vorliegt. Im Gegensatz zu Phasendetektoren, welche beim Vergleich zweier Taktsignale zur Anwendung kommen (beispielsweise Frequenzsynthese mittels eines Phasenregelkreises) wird bei der Taktratenrückgewinnung ein Datensignal mit einem Taktsignal verglichen, um den Datentakt zu gewinnen. Das Datensignal überträgt Informationen und ist daher keine kontinuierliche "10", Folge, sondern kann in Abhängigkeit der Definitionen des Standards monotone "0" oder "1"-Folgen bis zu einer bestimmten Dauer aufweisen. In solchen Fällen ist es ohne Taktsignal für den Empfänger schwierig, zu erkennen, wie viele Nullen bzw. Einsen wirklich übertragen werden. Eine Empfangsanlage für bitserielle Information muss daher mit einer zusätzlichen Vorrichtung für die Tatkrückgewinnung ausgerüstet sein.

Liegt ein RZ-Datensignal vor, so ist die Taktrückgewinnung verhältnismäßig einfach. Bei starkem Rauschen eignet sich ein Multiplizierer als Phasendetektor, während bei Applikationen mit geringem Rauschen unter Umständen ein Exklusiv-Oder-Gatter ausreichend ist. Während monotoner Folgen erfolgt keine Synchronisation, wodurch bei großer Dauer die Synchronisation verloren gehen kann.

Ein wichtiger Vorteil von NRZ-Daten gegenüber den RZ-Daten ist, dass nur etwa die halbe Bandbreite benötigt wird. Allerdings ist hier das Problem gegeben, dass ein NRZ-Datensignal keine Signalkomponente besitzt, welche die Taktfrequenz aufweist. Es ist daher eine Schaltung notwendig, welche die Flankenwechsel im Datenstrom detektieren kann. Hieraus kann dann das Synchronisationssignal gewonnen werden.

Der vorliegenden Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren bzw. eine Vorrichtung zum Erzeugen eines Ausgangssignals in Abhängigkeit einer Phasendifferenz zwischen zwei periodischen Signalen zu schaffen, bei welchen das Ausgangssignal sicher mit geringen Fehlerkennungen und mit geringem Aufwand erzeugt werden kann, wobei ein vorteilhaftes Regelverhalten einer Phase Locked Loop bzw. einer Delay Locked Loop erzielt werden kann.

Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. eine Vorrichtung mit den Merkmalen des Anspruchs 23 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.

Erfindungsgemäß wird das Referenzsignal zu mehreren Abtastzeitpunkten innerhalb einer Periode des Regelsignals abgetastet und in Abhängigkeit dieser Abtastungen das Ausgangssignal erzeugt, wobei das Ausgangssignal einen von wenigstens drei Zuständen einnimmt. Insbesondere wird das Referenzsignal binär abgetastet, so dass sich ein binäres Abtastmuster ergibt. Dieses binäre Abtastmuster kann dann mittels geeigneter Schaltungen in einen Zustand für das Ausgangssignal umgesetzt werden.

Die Abtastzeitpunkte berechnen sich insbesondere ab dem Beginn einer Periode des Regelsignals und können beispielsweise durch mehrere Verzögerungsglieder erzeugt werden. Weiterhin können die Abtastzeitpunkte mit Hilfe eines Schieberegisters gewonnen werden, das mit einem Vielfachen der Frequenz des Referenzsignals getaktet wird.

Mit Hilfe der mehreren Abtastungen kann jeder Zustandswechsel bzw. Flankenwechsel des Referenzsignals genau abgetastet werden. Auf der Grundlage der Abtastungen ist daher eine Aussage darüber möglich, zwischen welchen Abtastzeitpunkten ein Flankenwechsel des Referenzsignals aufgetreten ist, und damit in welchem zeitlichen Bereich sich die Phasendifferenz zwischen dem Referenzsignal und dem Regelsignal befindet.

Mit Hilfe der erfindungsgemäßen Lösung kann das Ausgangssignal als Maß für die Phasendifferenz ohne eine Zustandsmaschine erzeugt werden, so dass sich vorteilhafterweise der Fall nicht ergeben kann, dass der Phasendetektor sich aus einem Zustand nicht befreien kann. Dies führt zu einem sehr robusten Betrieb des Phasendetektors, da das sich aus den Abtastungen ergebende Muster unabhängig von den vorangegangenen Betriebszuständen immer zweifelsfrei auf einem Zustand abbilden lässt.

Die Abtastungen werden vorteilhafterweise mit Speichergliedern erzeugt, an deren Dateneingang jeweils das Referenzsignal anliegt und deren Takteingänge zeitlich versetzt angesteuert werden. Sobald ein Zwischenspeicher angesteuert wird, übernimmt er den zu diesem Zeitpunkt gerade an seinem Dateneingang anliegenden Zustand des Referenzsignals in seinem Speicher, der über eine Ausgangsleitung ausgegeben wird. Nachdem innerhalb einer Periode des Regelsignals der letzte Zwischenspeicher angesteuert worden ist, liegen an den Ausgängen der Zwischenspeicher die Abtastungen des Referenzsignals an. Diese Abtastungen, die bei einer binären Abtastung ein Binärwort ergeben, können dann mittels einer geeigneten Logikschaltung auf das Ausgangssignal abgebildet werden. Das Ausgangssignal wiederum kann aus einem Analogsignal bestehen, das mehrere definierte Spannungs- oder Strompegel einnehmen kann. Daneben ist es auch möglich, das Ausgangssignal als Digitalwert auszugeben. In letzterem Fall kann das Muster der Abtastungen mit Hilfe einer geeigneten Bool'schen Logik auf das Ausgangssignal abgebildet werden. Diese Verknüpfung kann durch geeignete Gatter oder auch mit Hilfe einer programmierbaren Logikvorrichtung (PLD) erreicht werden. Bei einem Digitalwert als Ausgangssignal können die verschiedenen Zustände des Ausgangssignals von aufeinanderfolgenden Werten des Digitalwerts gebildet werden. In diesem Fall können beispielsweise vier Zustände des Ausgangssignals mit zwei Stellen bzw. Ausgangsleitungen dargestellt werden. Vorteilhafterweise wird jedoch für jeden Zustand des Ausgangssignals eine separate Leitung verwendet, die einen aktiven und einen inaktiven Zustand einnehmen kann. In diesem Fall kann sich die logische Zuordnung eines bestimmten Abtastmusters auf einen bestimmten Zustand des Ausgangssignals bzw. auf eine bestimmte Leitung vereinfachen oder kann sich eine einfachere Ansteuerung nachfolgender Baugruppen ergeben.

Da die Abtastungen des Referenzsignals zeitlich aufeinanderfolgend erfolgen, ändert sich das Muster der Abtastungen bis zum Zeitpunkt der letzten Abtastung und kann sich das Ergebnis der Abbildung des Musters der Abtastungen auf das Ausgangssignal ändern, so dass unter Umständen das Ausgangssignal vorübergehend einen falschen Zustand einnimmt. Um dies zu verhindern, kann vorgesehen sein, dass das Ausgangssignal erst erzeugt oder freigegeben wird, wenn der letzte Abtastzeitpunkt vergangen ist bzw. alle Abtastungen gewonnen worden sind. Dazu kann beispielsweise das Ausgangssignal erzeugt und einer Freigabeeinrichtung zugeführt werden, die das Ausgangssignal inaktiv schaltet und erst mit dem letzten Abtastzeitpunkt das erzeugte Ausgangssignal durchschaltet. Wenn zum Abtasten des Referenzsignals zeitlich versetzt angesteuerte Zwischenspeicher verwendet werden, kann die Freigabeeinrichtung für das Ausgangssignal von dem gleichen Signal angesteuert werden, wie der Zwischenspeicher zum Gewinnen der zeitlich letzten Abtastung. Darüber hinaus kann vorgesehen sein, dass das Ausgangssignal eine bestimmte erste Zeitdauer nach der letzten Abtastung des Referenzsignals erzeug oder freigegeben wird. Auf diese Weise kann ggf. vorhandenen Schaltzeiten Rechnung getragen werden, die vergehen, bis die letzte Abtastung gewonnen ist und aus dem Muster der Abtastungen das Ausgangssignal erzeugt wird. Eine solche Freigabeschaltung kann beispielsweise bei high-aktiven Ausgangsleitungen von Und-Gattern gebildet werden.

Erfindungsgemäß werden weiterhin die Abtastungen des Referenzsignals auf das Auftreten eines Fehlers hin überprüft, um zu vermeiden, dass ein fehlerhaftes Ausgangssignal erzeugt wird. Daneben kann bei Feststellen eines Fehlers das Ausgangssignal derart erzeugt werden, dass es einen bestimmten Zustand einnimmt, der das Auftreten eines Fehlers anzeigt. Bei Verwendung des Phasendetektors in einer Phase Locked Loop bzw. Delay Locked Loop kann dieses Fehlersignal beispielsweise dazu verwendet werden, die Ansteuerung eines Oszillators bzw. einer Verzögerungseinrichtung unverändert zu lassen, da von einem fehlerhaft erzeugten Ausgangssignal und damit einer fehlerhaften Ansteuerung des Oszillators bzw. der Verzögerungseinrichtung ausgegangen werden muss.

Bei der Überprüfung der Abtastungen des Referenzsignals kann insbesondere überprüft werden, ob im zeitlichen Verlauf der Abtastzeitpunkte kein oder mehr als ein Zustandswechsel des Referenzsignals aufgetreten ist. Dies kann bei ordnungsgemäßem Verlauf des Referenzsignals und fehlerfreier Abtastung des Referenzsignals nicht der Fall sein. Zu dieser Plausibilitätsprüfung eigenen sich insbesondere die Zwischensignale, die für jeden zeitlichen Zwischenraum zwischen Abtastzeitpunkten angeben, ob in diesem Zwischenraum ein Zustandswechsel des Referenzsignals stattgefunden hat. Im fehlerfreien Fall darf nur ein Zwischensignal aktiv sein. Wenn mehr als ein Zwischensignal oder kein Zwischensignal aktiv ist, deutet dies darauf hin, dass kein oder mehr als ein Zustandswechsel des Referenzsignals während der Abtastzeitpunkte stattgefunden hat bzw. haben und somit eine gesicherte Aussage über die Phasendifferenz zwischen dem Referenzsignal und dem Regelsignal nicht möglich ist. Bei der Erzeugung des Fehlersignals bzw. bei der Plausibilitätsprüfung können zusätzlich zu den Zwischensignalen auch die Abtastungen des Referenzsignals selbst herangezogen werden.

Bei der Erzeugung des Ausgangssignals können abhängig von den Abtastungen des Referenzsignals Zwischensignale erzeugt werden, die anzeigen, zwischen welchen Abtastzeitpunkten ein Zustandswechsel des Referenzsignals stattgefunden hat. Dazu werden die Abtastungen zeitlich benachbarter Abtastzeitpunkte miteinander verglichen und im Fall eines Unterschieds ein Zwischensignal erzeugt, das einen Zustandswechsel im betrachteten Zeitraum anzeigt. Im Fall einer binären Abtastung des Referenzsignals genügt dazu eine Exklusiv-Oder-Verknüpfung der Abtastungen zeitlich benachbarter Abtastzeitpunkte. Für N Abtastzeitpunkte ergeben sich daher N-1 Zwischensignale. Da die Zwischensignale in Abhängigkeit der Abtastungen erzeugt werden, sind die Zwischensignale auch erst mit dem letzten Abtastzeitpunkt gültig, da bis zu diesem Zeitpunkt noch nicht alle Abtastungen vorliegen. Um bis zu diesem Zeitpunkt eine falsche Erzeugung des Ausgangssignals bzw. das Auftreten von Fehlimpulsen zu vermeiden, können die Zwischensignale zwischengespeichert werden, wobei die Zwischensignale erst mit dem letzten Abtastzeitpunkt oder danach in den Zwischenspeicher übernommen werden. Ähnlich zu der Freigabeeinrichtung für das Ausgangssignal kann der Zwischenspeicher für die Zwischensignale ebenso von dem Signal angesteuert werden, mit dem ein Zwischenspeicher für die Abtastung des Referenzsignals zum letzten Abtastzeitpunkt angesteuert wird. Darüber hinaus kann ebenso analog zu der Freigabeeinrichtung die Zwischenspeicherung der Zwischensignale um eine zweite Zeitdauer verzögert werden, um eine erforderliche Schaltzeit zur Erzeugung der Zwischensignal zu berücksichtigen.

Die Erfindung wird nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.
1 zeigt ein mit Hilfe eines Verfahrens nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung erzeugtes Signal in, Abhängigkeit einer Phasenverzögerung zwischen einem Referenzsignal und einem Regelsignal bei fünf äquidistanten Abtastzeitpunkten,
2 zeigt ein mit Hilfe eines Verfahrens nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung erzeugtes Signal in Abhängigkeit einer Phasenverzögerung zwischen einem Referenzsignal und einem Regelsignal bei sieben nicht äquidistanten Abtastzeitpunkten,
3 zeigt ein mit Hilfe eines Verfahrens nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung erzeugtes Signal in Abhängigkeit einer Phasenverzögerung zwischen einem Referenzsignal und einem Regelsignal bei sieben äquidistanten Abtastzeitpunkten,
4 zeigt den schematischen Grundaufbau einer Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens nach einem der Ausführungsbeispiele,
5 zeigt den Aufbau einer Vorrichtung zur Durchführung des Verfahrens nach dem ersten Ausführungsbeispiel der vorliegenden Erfindung,
6 zeigt den Aufbau einer Vorrichtung zur Durchführung des Verfahrens nach dem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
7 zeigt eine Vorrichtung zur Durchführung des Verfahrens nach dem zweiten Ausführungsbeispiel der vorliegenden Erfindung in einer alternativen Ausgestaltung,
8 zeigt den Aufbau einer Fehlerauswerteschaltung, die Bestandteil einer Vorrichtung nach 6 oder 7 ist,
9 zeigt eine Übersicht der möglichen Zustände des Ausgangssignals beim Verfahren nach dem zweiten oder dritten Ausführungsbeispiel der vorliegenden Erfindung und dessen Schaltverhalten,
10 zeigt das Ausgangssignal einer Phasendetektion bei einem Verfahren zur Phasendetektion nach dem Stand der Technik.
Das in 10 dargestellte Signal 5 in Abhängigkeit einer Phasendifferenz zwischen zwei periodischen Signalen stellt das Ergebnis einer binären Phasendetektion gemäß dem Stand der Technik dar. Das Ausgangssignal 5 kann dabei zwei Zustände einnehmen. Der erste obere Zustand wird für den Fall eingenommen, dass die Phasenverzögerung < 0 ist, wohingegen der zweite untere Zustand eingenommen wird, wenn die Phasenverzögerung > 0 ist, wobei die Phasenverzögerung nur im Bereich von –π/2 bis +π/2 betrachtet wird. Diese beiden Ausgangssignale können zur Steuerung eines Oszillators in einer Phase Locked Loop herangezogen werden, so dass bei einer Phasenverzögerung < 0 ein hohes Signal zum Erhöhen der Frequenz des Oszillators und bei einer Phasenverzögerung > 0 ein niedriges Signal zum Verringern der Frequenz des Oszillators ausgegeben wird. Nachteiligerweise kann dabei das Ausgangssignal 5 nur zwischen diesen zwei konkreten Zuständen hin und her wechseln. Nachteilig bei derartigen binären Phasendetektoren wirkt sich dabei aus, dass kleiner Änderungen um den Nullpunkt zu großen Verstärkungen führen. Gerade nahe dem Nullpunkt aber wäre eine kleine Verstärkung wegen der Mitverstärkung des Jitters wünschenswert.
In 1 ist ein Signal 5 in Abhängigkeit einer Phasenverzögerung zwischen einem Referenzsignal 6, das ein Datensignal ist, und einem Regelsignal dargestellt, wobei das Signal 5 mit Hilfe eines Verfahrens nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung erzeugt worden ist. Unten in 1 sind fünf Abtastzeitpunkte S1-S5 angegeben, die in Bezug auf ihre Phasenlage in Bezug auf das Regelsignal bei –π/2, –π/4, 0π, +π/4 und +π/2 liegen. Diese fünf Abtastzeitpunkte S1-S5 definieren vier Bereiche für die Phasenverzögerung des Referenzsignal 6 zum Regelsignal. Je nachdem, in welchem dieser Phasendifferenzbereiche sich die Phasendifferenz zwischen dem Referenzsignal 6 und dem Regelsignal befindet, nimmt das Signal 5 einen von vier Zuständen ein. Das Signal 5 ist im vorliegenden Fall ein Analogsignal, das vier definierte Spannungs- bzw. Stromwerte annehmen kann. Das Sig nal 5 eignet sich direkt zur Ansteuerung eines Oszillators in einer Phase Locked Loop oder eines Verzögerungsglieds in einer Delay Locked Loop. Im eingeregelten Soll-Zustand bewegt sich die Phasendifferenz um den Nullpunkt herum, d.h. im Bereich zwischen dem Abtastzeitpunkt S2 und dem Abtastzeitpunkt S4. Auf Grund der erfindungsgemäßen Lösung führt dies nur zu Schwankungen des Signals 5 zwischen zwei näher zusammenliegenden Pegeln als es bei einem binären Phasendetektor wäre. Wenn beispielsweise beim Einschwingen oder bei Auslenkungen aus dem eingeregelten Zustand die Phasenverzögerung sich vergrößert oder verkleinert und den Bereich zwischen den beiden Abtastzeitpunkten S2 und S4 verlässt, kann das Signal 5 sich noch eine weitere Stufe erhöhen oder erniedrigen und so eine größere Stellwirkung ausüben.
Die Übertragungskurve von Phasendifferenz zu dem Signal 5 wird durch die Anzahl der Abtastzeitpunkte und deren Lage maßgeblich bestimmt. Je höher die Anzahl der Abtastzeitpunkte ist, desto näher nähert sich die Übertragungskennlinie der eines linearen Phasendetektors an. Zusätzlich besteht die Möglichkeit, insbesondere um den Nullpunkt der Phasenverzögerung herum die Abstände der Abtastzeitpunkte zu verringern. Dies führt beim Nullpunkt zu einer flachen Kurve, die zu größeren Abweichungen vom Nullpunkt steiler wird.
In 2 ist der Verlauf des Signals 5 in Abhängigkeit mit der Phasenverzögerung bei sieben Abtastzeitpunkte S1-S7 dargestellt, wobei die Abtastzeitpunkte nicht äquidistant verteilt sind. Die Abtastzeitpunkte liegen bei den Phasenverzögerung –π/2, –π/4, –π/8, 0π, +π/8, +π/4 und +π/2. Dies führt zu einem zuvor erwähnten Verlauf der Kurve 5, der in der Nähe des Nullpunkts flacher ist.
Der Verlauf der Kurve 5 gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung ist in 3 dargestellt, wobei auch hier sieben Abtastzeitpunkte S1-S7 vorgesehen sind, die jedoch äquidistant verteilt sind.
Abgesehen von der Verteilung und der Anzahl der Abtastzeitpunkte S1-S7 besteht noch die Möglichkeit, jedem Phasenverzögerungsbereich zwischen zwei benachbarten Abtastzeitpunkten einen frei wählbaren definierten Zustand für das Signal 5 zuzuordnen, so dass auch auf diese Weise die Übertragungskennlinie bei der Phasendetektion den Erfordernissen angepasst werden kann.
In 4 ist der schematische Aufbau einer Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens dargestellt. Die Vorrichtung umfasst eine binäre Abtasteinheit 1, die intern mehrere Zwischenspeicher aufweist, deren Eingänge vom Referenzsignal 6 beaufschlagt sind. Die Zwischenspeicher werden jeweils von einem Impuls angesteuert, der zu einem Abtastzeitpunkt S1-Sn erfolgt, wobei durch die Ansteuerung eines Zwischenspeichers der zu diesem Zeitpunkt am Zwischenspeicher anliegende binäre Zustand des Referenzsignals 6 in den Zwischenspeicher übernommen wird. Am Ausgang der Abtasteinheit 1 liegen die Abtastungen A₀-Ay an. Die Abtastungen A₀-Ay stellen die Ausgangssignale der Zwischenspeicher in der Abtasteinheit 1 dar. Von den Abtastungen A₀-Ay wird eine Auswerteeinheit 2 beaufschlagt, die anhand der Abtastungen A₀-Ay Zwischensignale UP₀-DN₀ erzeugt. Die Anzahl der Zwischensignale UP₀-DN₀ ist gleich der Anzahl der Abtastungen A₀-Ay bzw. Abtastzeitpunkte S1-Sn minus 1. Jedes Zwischensignal UP₀-DN₀ ist einem Zwischenraum zwischen zwei zeitlich benachbarten Abtastzeitpunkten S1-Sy bzw. Abtastungen A₀-Ay zugeordnet. Die Auswerteeinheit 2 vergleicht jeweils zwei zeitlich benachbarte Abtastungen A₀-Ay und setzt bei festgestelltem Unterschied das diesem Zwischenraum zugeordnete Zwischensignal UP₀-DN₀ auf aktiv. Dies bedeutet, dass in dem zugeordneten Zwischenraum ein Zustandswechsel bzw. ein Flankenwechsel des Referenzsignals 6 stattgefunden hat. Die vorliegend beschriebenen Verfahren dienen zur Phasendetektion in einer Phase Locked Loop oder Delay Locked Loop, in denen ein eingeregelter Zustand mit einer definierten konstanten Phasenverzögerung angestrebt wird. Aus diesem Grund sind die Zwischensignale in UP-Signale und DN-Signale (Down-Signale) unterteilt. Sobald die Phasendifferenz zwischen dem Referenzsignal 6 und dem Regelsignal über einer Soll-Phasendifferenz liegt, ist ein UP-Signal aktiv, wohingegen ein Down-Signal aktiv ist, sobald die Phasendifferenz unter der Soll-Phasendifferenz liegt. Der Unterschied zwischen UP-Zwischensignalen und DN-Zwischensignalen besteht lediglich darin, dass bei einem aktiven UP-Signal ein Steuerimpuls erzeugt wird, der zu einer Erhöhung der Phasendifferenz führt, und bei einem aktiven DN-Zwischensignal ein Steuerimpuls erzeugt wird, der zu einer Erniedrigung der Phasendifferenz führt. Die Soll-Phasendifferenz liegt dann bei dem Abtastzeitpunkt S1-S7, der zwischen den beiden Phasendifferenzbereichen liegt, denen die Zwischensignale UP₀-DN₀ zugeordnet sind, bei denen der Wechsel von UP-Signalen auf DN-Signale erfolgt. Grundsätzlich kann der Wechsel von UP-Zwischensignale auf DN-Zwischensignale beliebig gelegt werden, wobei in der Praxis zum Erzielen einer symmetrischen Kennlinie die Soll-Phasendifferenz mittig zu den Abtastzeitpunkten S1-Sy gelegt wird.
An die Auswerteeinheit 2 schließt sich eine Fehlererkennungseinheit 4 an, die die Zwischensignale UP₀-DN₀ auf Plausibilität hin überprüft. Zusätzlich kann die Fehlererkennungseinheit 4 auch von den Abtastungen A₀-Ay beaufschlagt werden, die dann zur Fehlererkennung mit herangezogen werden. Am Ausgang der Fehlererkennungseinheit 4 liegt dann das Ausgangssignal PD₁-PDw an. In diesem Fall wird das Ausgangssignal von einem Mehrbitwort gebildet, wobei jede Stelle PD₁-PDw einen Zustand des Ausgangssignals angibt. Die Fehlererkennungseinheit 4 überprüft, ob mehr als ein Zwischensignal UP₀-DN₀ aktiv ist. Da bei ordnungsgemäßem Verlauf des Referenzsignals 6 sowie des Regelsignals nur ein Flankenwechsel des Referenzsignals 6 und somit nur ein aktives Zwischensignal UP₀-DN₀ auftreten kann, deutet ein zweites aktives Zwischensignal UP₀-DN₀ auf einen gestörten und zur Auswertung ungeeigneten Zustand hin. In diesem Fall wird in der Fehlererkennungseinheit 4 ein Fehlersignal gesetzt, das auf verschiedene Weise ausgewertet werden kann. Beispielsweise kann der Fehlerfall einen Zustand des Ausgangssignals darstellen, wozu beispielsweise das Fehlersignal als separate Leitung Bestandteil des ausgangsseitigen Mehrbitworts PD₁-PDw bilden kann. Ein solches Fehlersignal kann insbesondere von einer nachfolgenden Regelung einer Phase Locked Loop bzw. Delay Locked Loop ausgewertet werden, um im Fehlerfall eine Veränderung des Ansteuerwerts eines Oszillators einer Phase Locked Loop bzw. einer Verzögerungseinrichtung einer Delay Locked Loop zu unterdrücken.
Wenn das Ausgangssignal der Fehlererkennungseinheit 4 von mehreren Ausgangsleitungen PD₁-PDw gebildet wird, von denen jeweils eine in Abhängigkeit der Zwischensignale aktiv ist und dadurch einen Stelleingriff auf einen Oszillator oder eine Verzögerungseinrichtung ausübt, kann das Fehlersignal in der Fehlererkennungseinheit 4 dazu verwendet werden, im Fehlerfall alle Ausgangsleitungen PD₁-PDw zu blockieren bzw. auf nicht aktiv zu setzen, um eine fehlerhafte Ansteuerung des Oszillators bzw. der Verzögerungseinrichtung zu verhindern.
In 4 ist ein Ausführungsbeispiel einer Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Mit Hilfe der in 5 dargestellten Vorrichtung kann der Verlauf der Signals 5 erzeugt werden, der in 1 dargestellt ist. Bei diesem Ausführungsbeispiel sind fünf Abtastzeitpunkte vorgesehen, die zum Ansteuern der Zwischenspeicher in der Abtasteinheit 1 dienen. Zu jedem dieser fünf Abtastzeitpunkte S1-S5 wird eine Abtastung A₀-A₄ erzeugt, mit denen die Auswerteeinheit 2 beaufschlagt wird. Die Auswerteeinheit 2 beinhaltet vier Exklusiv-Oder-Gatter zum Vergleich zweier zeitlich benachbarter Abtastungen A₀-A₄. Die Ausgänge der Exklusiv-Oder-Gatter der Auswerteeinheit 2 stellen die Zwischensignale dar, die für den zugeordneten zeitlichen Zwi schenraum einen Zustandswechsel des Referenzsignals 6 anzeigen. Zur Auswerteeinheit 2 gehören weiterhin eine Zwischenspeichereinheit 3, die aus vier Zwischenspeichern besteht, deren Eingänge von den Ausgängen der Exklusiv-Oder-Gatter in der Auswerteinheit 2 beaufschlagt werden. Die Zwischenspeicher der Zwischenspeichereinheit 3 werden gemeinsam von dem Impuls angesteuert, der zum Erzeugen der letzten Abtastung A₄ zum Abtastzeitpunkt S5 dient. Am Ausgang der Zwischenspeicher der Zwischenspeichereinheit 3 liegen dann die Zwischensignale UP₀, UP₁, DN₀, DN₁ an. Mit Hilfe der Zwischenspeichereinheit 3 wird verhindert, dass im Verlauf der zeitlich nacheinander erzeugten Abtastungen A₀-A₄ die wechselnden Ausgangssignale der Exklusiv-Oder-Gatter in der Auswerteeinheit 2 zu ungewünschten Zuständen in einer nachgeschalteten Fehlererkennungseinheit 4 führen. Die am Ausgang der Zwischenspeichereinheit 3 anliegenden Zwischensignale UP₀, UP₁, DN₀, DN₁ werden der Fehlererkennungseinheit 4 zugeführt, in der in einer ersten Stufe Zwischensignale UP₀, UP₁, DN₀, DN₁ auf das Vorliegen eines unzulässigen Zustands hin überprüft werden und in der in einer zweiten Stufe das Ausgangssignal PD₀-PD₃ erzeugt wird, das aus vier getrennten Leitungen besteht, von denen jede einen Zustand repräsentiert. Dabei werden die vier Ausgangsleitungen PD₀-PD₃ mit Hilfe von vier Und-Gattern bis zum letzten Abtastzeitpunkt S5 verriegelt, um Störimpulse zu unterdrücken.
Die erste Stufe der Fehlererkennungseinheit 4 umfasst vier Und-Gatter mit jeweils einem nicht invertierenden Eingang und drei invertierenden Eingängen. Die nicht invertierenden Eingänge der vier Und-Gatter sind mit jeweils einem der vier Zwischensignale UP₀, UP₁, DN₀, DN₁ verbunden, wobei die invertierenden Eingänge der vier Und-Gatter jeweils mit den übrigen Zwischensignalen UP₀, UP₁, DN₀, DN₁ verbunden sind. Dies bedeutet, dass die Ausgänge der vier Und-Gatter nur dann aktiv werden, wenn ein Zwischensignal UP₀, UP₁, DN₀, DN₁ aktiv und die übrigen nicht aktiv sind, wobei jeweils das Und-Gatter aktiv wird, an dessen nicht invertierenden Eingang das aktive Zwischensignal UP₀, UP₁, DN₀, DN₁ anliegt. Die Ausgänge dieser vier Und-Gatter der ersten Stufe in der Fehlererkennungseinheit 4 werden zu den vier Und-Gattern in der zweiten Stufe der Fehlererkennungseinheit 4 weitergeschaltet, die zum Verriegeln der Ausgangsleitungen PD₀-PD₃ bis zum letzten Abtastzeitpunkt S5 dienen.
In 6 ist eine Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens nach dem zweiten Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Im Unterschied zu der Vorrichtung gemäß 5 sind sieben Abtastzeitpunkte S1-S7 vorgesehen, woraus sieben Abtastungen A₀-A₆ resultieren. Die Verknüpfung der Auswertungen A₀-A₆ geschieht in der Auswerteeinheit auch mittels Exklusiv-Oder-Gattern, wobei in diesem Fall der Auswerteeinheit 2 keine Zwischenspeichereinheit 3 nachgeschaltet ist. Am Ausgang der Auswerteeinheit 2 liegen daher direkt die Zwischensignale UP₀-UP₂-DN₀-DN₂ an. An die Abtasteinheit 1 und die Auswerteeinheit 2 schließt sich die Fehlererkennungseinheit 4 an, deren Eingänge sowohl von den Zwischensignalen UP₀-UP₂, DN₀-DN₂ als auch den Abtastungen A₀-A₆ beaufschlagt sind. Am Ausgang der Fehlererkennungseinheit 4 liegen die Ausgangsleitungen PD₀-PD₆ an. Da in diesem Ausführungsbeispiel sieben Abtastzeitpunkte S1-S7 vorgesehen sind, werden sechs Zwischensignale UP₀-UP₂, DN₀-DN₂ erzeugt. Im Unterschied zu der Vorrichtung gemäß 5 wird in diesem Fall das in der Fehlererkennungseinheit 4 erzeugte Fehlersignal als ein definierter Zustand des Ausgangssignals über eine Ausgangsleitung PD₀ ausgegeben. Die übrigen sechs Ausgangsleitungen PD₁-PD₆ entsprechen den Ausgangsleitungen PD₀-PD₃ der Vorrichtung gemäß 5 mit dem Unterschied, dass auf Grund der sieben Abtastzeitpunkte S1-S7 sechs Zustände möglich sind bezogen auf das Auftreten eines Zustandswechsels des Referenzsignals 6 in einem von sechs zeitlichen Zwischenräumen, die durch die sieben Abtastzeitpunkte Sl-S7 begrenzt werden. Die Fehlererkennungseinheit 4 steuert die sieben Ausgangsleitungen PD₀-PD₆ derart an, dass jeweils nur eine Ausgangsleitung PD₀-PD₆ aktiv ist.
Das Schaltverhalten der Ausgangsleitungen PD₀-PD₆ ergibt sich aus dem in 9 dargestellten Zustandsdiagramm. Die Zustände A-G können den Ausgangsleitungen PD₀-PD₆ zugeordnet werden. Dabei ist jedem Muster der Abtastungen A₀-A₆ einer der Zustände A-G zugeordnet. In 9 ist zu den Zuständen B-G das Muster der Abtastungen A₀-A₆ angegeben, denen der Zustand zugeordnet ist. Die Zustände B-G stellen die ordnungsgemäßen Zustände dar, d.h. Zustände, bei denen nur ein Flankenwechsel des Referenzsignals 6 innerhalb des gesamten Abtastzeitraums festgestellt worden ist. Der Zustandswechsel des Referenzsignals 6 kann dabei von High auf Low oder von Low auf High sein, so dass sich für einen Zustandswechsel zwischen dem ersten und dem zweiten Abtastzeitraum S1 und S2 für die Abtastungen A₀-A₆ die folgenden Muster ergeben können: "1000000" und "0111111". Entsprechend ist der Zustand C den Mustern der Abtastungen A0-A6 "1100000" und "0011111" zugeordnet. Entsprechendes gilt für die Zustände B-G. Jeder dieser Zustände B-G ist dabei einem Phasendifferenzbereich zugeordnet, der durch die zeitliche Lage der Abtastzeitpunkte S1-S7 festgelegt wird, die den Zwischenraum begrenzen, in dem ein Flankenwechsel zu dem entsprechenden Zustand B-G führt.
Der Zustand A stellt den Fehlerfall dar, dem alle übrigen Muster der Abtastungen A₀-A₆ zugeordnet sind. Das bedeutet, dass jedes Muster der Abtastungen A0-A6, das keinen Zustandswechsel des Referenzsignals 6 oder mehr als zwei Zustandswechsel des Referenzsignals 6 aufweist, zum Fehlerfall A führt.
Die Pfeile deuten an, welcher Zustand von welchem Zustand aus im normalen Betrieb erreicht wird. Der von jedem Zustand A-G ausgehende und auf den betreffenden Zustand A-G selbst gerichtete Pfeil deutet an, dass bei unverändertem Muster der Abtastungen A₀-A₆ der gleiche Zustand A-G beibehalten wird. Vom Zustand A aus ist jeder der übrigen Zustände B-G erreichbar. Von Zustand B wird außer Zustand A nur Zustand C er reicht. Von Zustand C außer Zustand A nur Zustand D, von Zustand D außer Zustand A nur Zustand F und von Zustand F außer Zustand A nur Zustand E erreicht werden. Von Zustand D wird zu Zustand E gewechselt und zurück.
Mit den angegebenen Werten liegt die Soll-Phasendifferenz zwischen –π/8 und +π/8, so dass im eingeregelten Zustand nur zwischen den beiden Zuständen D und E gewechselt wird.
In 7 ist eine alternative Ausgestaltung der Vorrichtung gemäß 6 dargestellt. Dabei besteht der einzige Unterschied in der konkreten Ausgestaltung der Auswerteeinheit 2, in der die Exklusiv-Oder-Gatter durch Und-Gatter, Oder-Gatter und Inverter ersetzt worden sind. Die logische Funktion ist dabei unverändert geblieben, so dass die Abbildung der Abtastungen A₀-A₆ auf die Zwischensignale UP₀-UP₂, DN₀-DN₂ ebenso unverändert geblieben ist.
Der Aufbau der Fehlererkennungseinheit 4 der Vorrichtungen gemäß 6 und 7 ist detailliert in 8 dargestellt. In dieser Darstellung ist zu sehen, dass die Fehlererkennungseinheit 4 zwei Blöcke umfasst, von denen der links dargestellte zur Erfassung eines Fehlerzustands dient und der rechts dargestellte Block der Fehlererkennungseinheit 4 zum Verriegeln der Zwischensignale UP₀-UP₂, DN₀-DN₂ dient, um im Fehlerfall die Ausgangsleitungen PD₀-PD₅ nicht aktiv zu schalten. Der links dargestellte Funktionsblock weist mehrere Und-Glieder mit einem nicht invertierenden und zwei invertierenden Eingängen und mehrere Und-Glieder mit zwei nicht invertierenden und einem invertierenden Eingang auf. Die Abtastungen A₀-A₅ ohne die letzte Abtastung A₆ sind jeweils so mit den Eingängen der Und-Gatter verbunden, dass jeweils drei zeitlich aufeinanderfolgende Abtastungen, z.B. A₀-A₂, derart mit den Eingängen von zwei Und-Gattern unterschiedlichen Typs verbunden sind, dass bei jedem der beiden Und-Gatter jeder der drei Eingänge mit einer anderen Abtastung A₀-A₂ verbunden ist. Dies führt dazu, dass der Ausgang eines Und-Gatters bei dem Muster "010" und der Ausgang des anderen Und-Gatters bei dem Muster "101" einer betrachteten Dreiergruppe von Abtastungen aktiv wird. Auf diese Weise kann erfasst werden, wenn das Referenzsignal 6 von einer Abtastung zur nächsten wechselt und von der nächsten Abtastung zur übernächsten wieder zurückwechselt. Die Ausgänge der Und-Gatter sind wie in 8 dargestellt mit weiteren Oder-Gattern verknüpft, die ein UP-Fehlersignal 7 und ein DN-Fehlersignal 8 erzeugen. Die Abbildung der Abtastungen A₀-A₆ auf die beiden Fehlersignale 7, 8 kann wie folgt dargestellt werden:
Die beiden Fehlersignale 7, 8 beaufschlagen den rechts dargestellten Block der Fehlererkennungseinheit 4, der als Freigabeblock dient und sechs Und-Gatter mit jeweils drei nicht invertierenden Eingängen aufweist. Dabei beaufschlagt das UP-Fehlersignal 7 jeweils die oberen drei Und-Gatter und das DN-Fehlersingal 8 die unteren drei Und-Gatter des Freigabeblocks in der Fehlerauswerteeinheit 4. Jedes dieser sechs Und-Gatter im Auswerteblock wird von einem Zwischensignal UP₀-UP₂, DN₀-DN₂ wie in 8 dargestellt beaufschlagt. Zusätzlich wird der dritte nicht invertierende Eingang jedes Und-Gatters vom Signal beaufschlagt, das zum letzten Abtastzeitpunkt S7 erzeugt und zur Gewinnung der letzten Abtastung A6 dient. Dies bewirkt, dass bis zum letzten Abtastzeitpunkt S7 alle Und-Gatter der Freigabeeinheit inaktiv sind und erst ab diesem letzten Abtastzeitpunkt S7 ein Ausgangssignal erzeugt bzw. eine Ausgangsleitung PD₀-PD₅ aktiv ist, so dass Störungen ausgangsseitig vermieden werden.
Die Logikfunktionen der beiden Blöcke der Fehlerauswerteeinheit 4 und der Auswerteeinheit 2 können zusammengefasst werden, so dass sich für die Ausgangsleitungen PD₀-PD₅ die folgenden Abbildungsvorschriften ergeben:
PD₀ <= UP2 AND NOT(UP1) AND NOT(UP0) AND NOT(DN0) AND NOT(DN1) AND NOT(DN2)
PD₁ <= UP1 AND NOT(UP2) AND NOT(UP0) AND NOT(DN0) AND NOT(DN1) AND NOT(DN2)
PD₂ <= UP0 AND NOT(UP1) AND NOT(UP2) AND NOT(DN0) AND NOT(DN1) AND NOT(DN2)
PD₃ <= DN0 AND NOT(UP1) AND NOT(UP0) AND NOT(UP2) AND NOT(DN1) AND NOT(DN2)
PD₄ <= DN1 AND NOT(UP1) AND NOT(UP0) AND NOT(DN0) AND NOT (UP2) AND NOT(DN2)
PD₅ <= DN2 AND NOT(UP1) AND NOT(UP0) AND NOT(DN0) AND NOT(DN1) AND NOT(UP2)
Im Gegensatz zu den Zustandsautomaten wird bei dem erfindungsgemäßen Phasendetektor der Zustand nur über das 7 Bitwort gesteuert, das aus den Eingängen der Zwischenspeicher in der Abtasteinheit 1 resultiert. Ein vorhergehender Zustand wirkt nicht auf den aktuellen Zustand. Hierdurch wird die Sicherheit erhöht und sind die herkömmlichen Risiken bei Zustandsautomaten reduziert. Je nach dem Verhalten der Eingangssignale kann der Phasendetektor einen von sieben Zuständen annehmen. Es kann zwar generell jeder Zustand von jedem Zustand aus erreicht werden, jedoch entsprechen die in 9 dargestellten Pfade dem normalen Regelungsverhalten. Dabei wird ein anfänglich großer Phasenfehler minimiert, bis Zustand D oder E erreicht ist. Fehlende Flanken im Referenzsignal 6 oder eine fehlerhafte Abtastung erzeugen den Zustand A, der erst bei geeigneten Eingangssignalen (dies bedeutet im Nichtfehlerfall eine abgetastete Flanke im Referenzsignal 6) wieder verlassen wird. Ist die Phasendifferenz minimiert, wechselt der Phasendetekor im Idealfall nur noch zwischen den Zuständen D und E hin und her.
Eine entsprechende Umsetzung in synthesefähiges VHDL ist auf der Grundlage des Zustandsdiagramms gemäß 9 möglich. Eine Realisierung mit Gattern in rein komplementärer Logik als auch, und dies ist für Hochfrequenzanwendungen wesentlich, CML (Current-Mode-Logik) oder ECL (Emmitter-Coupled-Logik), ist problemlos realisierbar. Die parallele Struktur des Phasendetektors gemäß der vorliegenden Erfindung ermöglicht eine vorteilhafte Realisierung bei Hochfrequenzanwendungen im Bereich der Gigabitdatenraten. Der erfindungsgemäße Phasendetektor ist auf Grund der regelmäßigen Struktur laufzeitunkritisch.
Um Störimpulse bzw. Spikes zu minimieren oder ganz zu verhindern kann weiterhin vorgesehen sein, dass der Impuls des Abtastzeitpunkts S7 nochmal weiter verzögert wird, bevor er die Fehlererkennungseinheit 4 ansteuert. Diese Verzögerungszeit sowie die Schaltzeit des zum Abtastzeitpunkt S7 gesteuerten Zwischenspeichers bleibt vorteilhafterweise kleiner als der Zeitunterschied, welcher die steigenden Flanken des Abtastzeitpunkts S6 und S7 bzw. S0 und S1 aufweisen.
Spikes können weiterhin unterbinden werden, wenn nach der kombinatorischen Ebene bzw. der Auswerteeinheit 2 noch eine zusätzliche Ebene mit Zwischenspeichern implementiert wird. Dies kann beispielsweise durch sechs D-Flipp-Flopps realisiert werden, deren Dateneingänge mit den Ausgängen der kombinatorischen Ebene verbunden sind und bei denen die Taktung, d.h. die Übernahme der anliegenden Signale in die Zwischenspeicher, über das verzögerte Signal zum Abtastzeitpunkt S7 erfolgt. Sicherzustellen ist dabei, dass die Verzögerungszeit für das Signal zum Abtastzeitpunkt S7 groß genug ist und dessen steigende Flanke damit erst dann auftritt, wenn bereits die Signale an den Ausgangsleitungen PD₀-PD₅ stabil anliegen. Ein zeitlich versetztes Schalten ist damit nicht mehr gegeben und es werden Spikes an den Ausgängen unterbunden.
Bei dem erfindungsgemäßen Phasendetektor kann mit Hilfe der variablen Mehrfachabtastung und der daraus resultierenden binären Übertragungskennlinie ein auch bei fehlenden Flankenwechseln im Referenzsignal stabil und robust funktionierender Phasendetektor geschaffen werden. Die Steigung der Übertragungskennlinie kann durch den Abstand der Abtastzeitpunkte S1-S7 zueinander variiert werden. Eine zusätzliche Möglichkeit zur Anpassung der Verstärkung des Phasendetektors ist durch eine Gewichtung in der nachfolgenden Auswertung der Ausgangsimpulse gegeben. Sowohl eine analoge als auch eine digitale Weiterverarbeitung der Ausgangsimpulse ist realisierbar. Der erfindungsgemäße Phasendetektor ist sowohl mit analogen als auch digitalen Schaltgliedern implementierbar. Vorzugsweise wird der erfindungsgemäße Phasendetektor in Anordnungen zur Datenrückerkennung eingesetzt. Hierbei ist der Einsatz des Phasendetektors abhängig von der Wahl der möglichen Topologie. Das heißt Phase-Alignment oder Phase-Picking mit Schleifen erster oder höherer Ordnung.

Claims

Verfahren zum Erzeugen eines Ausgangssignals (PD₀-PD₆) in Abhängigkeit einer Phasendifferenz zwischen einem periodischen Referenzsignal (6) und einem periodischen Regelsignal, bei welchem Verfahren das Referenzsignal (6) innerhalb einer Periode des Regelsignals zu bestimmten Abtastzeitpunkten (S1-S7) abgetastet wird und in Abhängigkeit aller innerhalb einer Periode des Regelsignals gewonnen Abtastungen (A₀-A₆) des Referenzsignals (6) das Ausgangssignal (PD₀-PD₆) derart erzeugt wird, dass es einen von wenigstens drei Zuständen einnimmt, dadurch gekennzeichnet, dass ermittelt wird, ob die innerhalb einer Periode des Regelsignals gewonnenen Abtastungen (A₀-A₆) des Referenzsignals (6) mit wenigstens einem Abtastfehlermuster übereinstimmen und in einem solchen Fall das Ausgangssignal (PD₀-PD₆) so gesteuert wird, dass es einen Fehlerzustand einnimmt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Referenzsignal (6) binär abgetastet wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Referenzsignal (6) innerhalb einer Periode des Regelsignals N-fach abgetastet wird und das Ausgangssignal (PD₀-PD₆) derart erzeugt wird, dass es einen von wenigsten N-1 Zuständen einnimmt, wobei N >= 4 ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Referenzsignal (6) wenigstens viermal innerhalb einer Periode des Regelsignals abgetastet wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mittels der innerhalb einer Periode des Regelsignals gewonnen Abtastungen (A₀-A₆) des Referenzsignals (6) ermittelt wird, zwischen welchen Abtastungen (A₀-A₆) ein Zustandswechsel des Referenzsignals (6) stattgefunden hat und davon abhängig der Zustand des Ausgangssignals (PD₀-PD₆) gesteuert wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das wenigstens eine Abtastfehlermuster in der zeitlichen Reihenfolge der Abtastungen (A₀-A₆) wenigstens zwei oder keinen Zustandswechsel des Referenzsignals (6) aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Abtastzeitpunkte (S1-S7) sich zeitlich innerhalb eines Zeitraums befinden, der eine halbe Periodendauer des Regelsignals lang ist, wobei sich am Anfang und am Ende des Zeitraums ein Abtastzeitpunkt (S1, S7) befindet.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Abtastzeitpunkte (S1-S7) zeitlich gleich beabstandet sind.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass sich die zeitlichen Abstände zeitlich benachbarter Abtastzeitpunkte (S1-S7) in der zeitlichen Reihenfolge der Abtastzeitpunkte (S1-S7) verringern und anschließend vergrößern.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die zeitlichen Abstände der Abtastzeitpunkte (S1-S7) in Bezug auf deren zeitliche Reihenfolge spiegelsymmetrisch zueinander sind.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Ausgangssignal (PD₀-PD₆) erst mit oder nach dem letzten Abtastzeitpunkt (S7) innerhalb einer Periode des Regelsignals erzeugt oder freigegeben wird.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Ausgangssignal (PD₀-PD₆) erst eine bestimmte erste Zeitverzögerung nach dem letzten Abtastzeitpunkt (S7) erzeugt oder freigegeben wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zu jedem Abtastzeitpunkt (S1-S7) der augenblickliche Zustand des Referenzsignals (6) wenigstens so lange gespeichert wird, bis alle Abtastzeitpunkte (S1-S7) innerhalb einer Periode des Regelsignals vergangen sind und das Ausgangssignal (PD₀-PD₆) erzeugt ist.
Verfahren nach Anspruch 12 und 13, dadurch gekennzeichnet, dass die erste Zeitverzögerung wenigstens so lange wie eine zum Speichern des Zustands des Referenzsignals (6) zum letzten Abtastzeitpunkt (S5, S7) erforderliche Speicherverzögerungszeit ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass für jeden Zwischenraum zwischen zwei zeitlich benachbarten Abtastzeitpunkten (S1-S7) die Abtastungen (A₀-A₆) der benachbarten Abtastzeitpunkte (S1-S7) miteinander verglichen werden und bei einem festgestellten Unterschied der Abtastungen (A₀-A₆) ein Zwischensignal (UP₀-UP₂, DN₀-DN₂) erzeugt wird, das einen Zustandswechsel des Referenzsignals (6) in dem jeweiligen Zwischenraum der benachbarten Abtastzeitpunkte (S1- S7) anzeigt, und das Ausgangssignal (PD₀-PD₆) in Abhängigkeit der Zwischensignale (UP₀-UP₂, DN₀-DN₂) erzeugt wird.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Zwischensignale mit oder nach dem letzten Abtastzeitpunkt (S7) gespeichert werden und das Ausgangssignal (PD₀-PD₆) erst nach der Speicherung der Zwischensignale (UP₀-UP₂, DNo-DN₂) erzeugt oder freigegeben wird.
Verfahren nach Anspruch 15 und 16, dadurch gekennzeichnet, dass die Zwischensignale (UP₀-UP₂, DN₀-DN₂) erst eine bestimmte zweite Zeitverzögerung nach dem letzten Abtastzeitpunkt (S5, S7) erzeugt oder freigegeben werden.
Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass die zweite Zeitverzögerung wenigstens so lange wie eine zum Speichern des zuletzt erzeugten Zwischensignals (DN₁, DN₂) ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Referenzsignal ein digitales Datensignal (6) ist und von dem Ausgangssignal (PD₀-PD₆) die Frequenz eines steuerbaren Oszillators, dessen Ausgangssignal das Regelsignal ist, derart gesteuert wird, dass das Regelsignal die Frequenz aufweist, mit der einzelne Bits im Datensignal (6) übertragen werden.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass mit Hilfe des Regelsignals die von dem Datensignal (6) übertragenen Daten rückgewonnen werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Ausgangssignal (PD₀-PD₆) ein digitales Binärwort ist.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass jede Stelle des Binärworts einem Zustand des Ausgangssignals (PD₀-PD₆) zugeordnet ist und einen aktiven Zustand einnehmen kann, der den zugeordneten Zustand des Ausgangssignals (PD₀-PD₆) anzeigt.
Vorrichtung zum Erzeugen eines Ausgangssignals (PD₀-PD₆) in Abhängigkeit einer Phasendifferenz zwischen einem periodischen Referenzsignal (6) und einem periodischen Regelsignal, wobei die Vorrichtung eine Abtasteinheit (1) zum Abtasten des Referenzsignals 86) innerhalb einer Periode des Regelsignals zu bestimmten Abtastzeitpunkten (S1-S7) und eine Auswerteeinrichtung (2-4) aufweist, die derart eingerichtet ist, dass sie in Abhängigkeit der von der Abtasteinheit (1) innerhalb einer Periode des Regelsignals gewonnen Abtastungen (A₀-A₆) des Referenzsignals (6) das Ausgangssignal (PD₀-PD₆) derart erzeugt, dass das Ausgangssignal (PD₀-PD₆) einen von wenigstens drei Zuständen einnimmt, dadurch gekennzeichnet, dass die Vorrichtung derart eingerichtet ist, dass sie ermittelt, ob die innerhalb einer Periode des Regelsignals gewonnenen Abtastungen (A₀-A₆) des Referenzsignals (6) mit wenigstens einem Abtastfehlermuster übereinstimmen und in einem solchen Fall das Ausgangssignal (PD₀-PD₆) so steuert, dass es einen Fehlerzustand einnimmt.
Vorrichtung nach Anspruch 23, dadurch gekennzeichnet, dass die Auswerteeinheit (1) derart eingerichtet ist, dass sie das Referenzsignal (6) zu den Abtastzeitpunkten (S1-S7) binär abtastet.
Vorrichtung nach Anspruch 23 oder 24, dadurch gekennzeichnet, dass die Vorrichtung zur Durchführung eines Verfahrens nach einem der Ansprüche 1-22 eingerichtet ist.