DE10258406B4

DE10258406B4 - Verfahren zur Detektion der Phasenlage eines Signals in Bezug auf ein Digitalsignal und Phasendetektoranordnung

Info

Publication number: DE10258406B4
Application number: DE10258406A
Authority: DE
Inventors: Paul Lindt; Peter Gregorius
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2002-12-13
Filing date: 2002-12-13
Publication date: 2007-10-31
Anticipated expiration: 2022-12-14
Also published as: DE10258406A1

Abstract

Verfahren zur Detektion der Phasenlage eines Signals in Bezug auf ein Digitalsignal;
wobei das Digitalsignal (D) mit einem aus dem Signal abgeleiteten Abtastsignal derart überabgetastet wird, dass pro Datenbit des Datensignals (D) eine erste Gruppe von Abtastwerten und eine zweite Gruppe von Abtastwerten des Digitalsignals (D) gewonnen werden;
wobei die erste Gruppe von Abtastwerten ausgewertet wird, um davon abhängig allgemein eine Phasenabweichung des Signals in Bezug auf das Digitalsignal (D) festzustellen und ein entsprechendes erstes Phasenkorrektursignal (pdo) zu erzeugen, und
wobei die zweite Gruppe von Abtastwerten ausgewertet wird, um davon abhängig eine grobe Phasenabweichung des Signals in Bezug auf das Digitalsignal (D) festzustellen und ein entspre chendes zweites Phasenkorrektursignal (pherr) zu erzeugen.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Detektion der Phasenlage eines Signal in Bezug auf ein als Referenzsignal dienendes Digitalsignal sowie eine Phasendetektoranordnung, welche zur Durchführung dieses Verfahrens ausgestaltet ist. Insbesondere betrifft die vorliegende Erfindung die Detektion der Phasenlage eines phasenverrauschten Signals in Bezug auf ein harmonisches Referenzsignal, vorzugsweise in einem Phasenregelkreis ("Phase Locked Loop", PLL) beispielsweise zur Anwendung in einer Schaltungsanordnung zur Takt- und Datenrückgewinnung ("Clock and Data Recovery", CDR) aus einem digitalen Empfangssignal.
Hauptanwendungsgebiet von Phasendetektoren ("Phase Detector", PD) stellen so genannte Phasenregelkreise oder Phasenregelschleifen dar, welche ein zu erzeugendes periodisches Signal so in Frequenz und Phase einregeln, dass eine exakte Phasenbeziehung zu einem Referenzsignal des Phasenregelkreises besteht. Selbstverständlich sind auch andere Anwendungsgebiete von Phasenregelkreisen, wie beispielsweise die Demodulation frequenzmodulierter Signale, möglich, welche jedoch nachfolgend hierin nicht berücksichtigt werden.
Phasenregelkreise werden beispielsweise in Schaltungsanordnungen zur Takt- und Datenrückgewinnung aus einem digitalen Empfangssignal verwendet. Derartige Schaltungsanordnungen werden auch als CDR-Schaltungsanordnungen bezeichnet. Das Eingangssignal einer CDR-Schaltungsanordnung ist eine Zufallsfolge binärer Signale, welche beispielsweise die Pegel 1 und 0 umfassen und zum Zwecke der seriellen Kommunikation ohne zugehöriges Taktsignal über eine Übertragungsstrecke übertragen werden. Das Taktsignal muss daher von der CDR-Schaltungsanordnung rekonstruiert, d.h. aus dem Empfangssignal wiedergewonnen werden, um anschließend mit Hilfe des rekonstruierten Taktsignals auch die übertragenen Daten, d.h. den Informationsgehalt, rekonstruieren zu können. Zu diesem Zweck umfasst die CDR-Schaltungsanordnung einen Phasenregelkreis der zuvor beschriebenen Art, dem als Referenzsignal das entsprechende digitale Empfangssignal mit der aperiodischen Zufallsdatenfolge zugeführt wird.
Die beiden gebräuchlichsten Implementierungen eines in CDR-Schaltungsanordnungen verwendeten Phasenregelkreises sind in 5A und 5B gezeigt.
5A stellt dabei die klassische Form eines Phasenregelkreises dar, bei welcher von einem Phasendetektor (PD) 1 die Phasenlage einer von einem steuerbaren Oszillator 4, im vorliegenden Falle einem spannungsgesteuerten Oszillator ("Voltage Controlled Oscillator", VCO), erzeugten harmonischen Schwingung in Bezug auf ein dem Phasendetektor zugeführtes Referenzsignal, im vorliegenden Fall ein digitales Empfangssignal D mit einer aperiodischen binären Zufallsdatenfolge der zuvor beschriebenen Art, verglichen wird. Die Frequenz der harmonischen Schwingung des Oszillators 4 ist dabei proportional zu der dem Oscillator eingangsseitig zugeführten Steuergröße, im vorliegenden Fall der eingangsseitig anliegenden Spannung des Oszillators. Abhängig von der von dem Phasendetektor 1 erfassten Phasenabweichung zwischen den beiden Signalen wird eine dazu proportionale Ausgangsspannung generiert, welche über eine Ladungspumpe ("Charge Pump", CP) 2 und ein Schleifenfilter ("Loop Filter", LF) 3 als Steuergröße dem Oszillator 4 zur entsprechenden Nachregelung der Phasenlage der von dem Oszillator 4 erzeugten harmonischen Schwingung zugeführt wird. Im eingeregelten Zustand des Phasenregelkreises entspricht die Phasenlage des von dem Oszillator 4 ausgangsseitig erzeugten Signals weitgehend exakt der Phasenlage des dem Phasendetektor 1 zugeführten Referenzsignals D.
Die in 5B dargestellte Implementierungsmöglichkeit eines Phasenregelkreises kommt im Gegensatz zu 5A ohne einen spannungsgesteuerten Oszillator aus. Stattdessen wird ein Oszillator (CXO) 6 mit einer fest vorgegebenen Ausgangsfrequenz verwendet, welcher eine "Ur-Schwingung" erzeugt und einem steuerbaren Phaseninterpolator ("Phase Interpolator", PI) 5 zuführt. Der Phaseninterpolator 5 erzeugt aus dieser Ur-Schwingung eine Vielzahl synchroner Signale, die eine leicht verschobene Phase aufweisen, um dann abhängig von der ihm von dem Phasendetektor 1 zugeführten Steuergröße dasjenige Signal auszuwählen und auszugeben, dessen Phase der Phase des Referenzsignals D am nächsten kommt. Auch bei dieser Implementierungsmöglichkeit wird als Steuergröße für den Phaseninterpolator 5 in der Regel eine analoge Spannung verwendet.
Unabhängig von der Architektur des Phasenregelkreises ist in jedem Fall eine bestimmte Funktionalität des Phasenregelkreises von zentraler Bedeutung, nämlich die Ermittlung des Regelfehlers, d.h. die Ermittlung der Phasenabweichung zwischen dem Referenzsignal und dem rückgekoppelten und zu regelnden Ausgangssignal des Phasenregelkreises durch den Phasendetektor. Allgemein ist es – wie zuvor beschrieben worden ist – die Aufgabe des Phasendetektors, eine zeitliche Verschiebung bzw. Phasenabweichung zwischen den beiden Signalen in eine dazu proportionale Ausgangsspannung umzusetzen, wobei hierzu in der Regel die steigenden und/oder fallenden Flanken der beiden Signale ausgewertet werden. Im Prinzip unterscheidet man dabei zwischen zwei Klassen von Phasendetektoren, nämlich linearen Phasendetektoren und binären Phasendetektoren.
Lineare Phasendetektoren werden durch Analogmultiplizierer realisiert, da gilt:
Dabei bezeichnen α und β die Frequenzen der beiden Eingangssignale des entsprechenden Phasendetektors. Das Ergebnis der durch die Formel (1) beschriebenen Multiplikation ist somit eine hochfrequente Schwingung mit der Summe (α + β) der Frequenzen der beiden Eingangssignale und einem niederfrequenten Differenzanteil (α – β), welcher die gewünschte Proportionalität der Phasenverschiebung ausdrückt. Die Realisierung von Analogmultiplizierern ist jedoch in Hinblick auf die Linearität besonders bei Hochfrequenzschaltungen nicht immer einfach.
In der Klasse von binären Phasendetektoren ist insbesondere der "Alexander-type"-Phasendetektor gebräuchlich, welcher auch "Bang-Bang"-Phasendetektor (BBPD) genannt wird.
Die grundsätzliche Funktionsweise eines BBPD-Phasendetektors ist vereinfacht in 6 veranschaulicht. Dabei wird das eine Eingangssignal des Phasendetektors, bei Verwendung in einer CDR-Schaltungsanordnung das digitale Empfangssignal D, zweifach mit einem aus dem anderen Eingangssignal des Phasendetektors abgeleiteten Abtastsignal derart abgetastet, dass pro Datenbit D(n) zwei Abtastwerte x_k bzw. x_k+1 gewonnen werden. Zur Rückgewinnung des Taktes des digitalen Empfangssignals D werden die Datenübergänge ("Data Transition") herangezogen. Hierzu sind XOR-Gatter 7 vorgesehen, welche jeweils zwei aufeinanderfolgende Abtastwerte, z.B. die Abtastwerte x_k und x_k+1 bzw. x_k+1 und x_k+2, miteinander vergleichen. Sind diese miteinander verglichenen Abtastwerte unterschiedlich, kann von dem Phasendetektor darauf geschlossen werden, dass ein Wechsel von 0 nach 1 oder von 1 nach 0 zwischen diesen beiden Abtastwerten stattfand. Damit können Beginn und Ende der einzelnen Datenbits D(n) und damit die Phasenlage dieser Datenbits erkannt werden. Idealerweise sollte ein Datenübergang immer exakt an den Abtastzeitpunkten k, k + 2, k + 4 ... auftauchen. Ist dies nicht der Fall, so müssen die Abtastzeitpunkte des Abtastsignals, d.h. die Phasenlage, verschoben werden. Hierzu wird ein Phasenkorrektursignal pdo erzeugt, das den in 5A gezeigten spannungsgesteuerten Oszillator 4 bzw. den in 5B dargestellten Phaseninterpolator 5 veranlasst, die Frequenz oder Phase seines Ausgangssignals, aus dem das Abtastsignal abgeleitet ist, zu ändern. Dieses Phasenkorrektursignal umfasst zwei Komponenten pdoup und pdodn, welche wie folgt definiert sind: pdoup = x2k ⨁ x2k+1 pdodn = –(x2k+1 ⨁ x2k+2) (2)mit k = 0, 1, 2, ...
Wie aus 6 ersichtlich ist, nimmt die Komponente pdoup entweder die Pegel 0 und 1 und die Komponente pdodn entweder die Pegel 0 und –1 an. Das Phasenkorrektursignal pdo entspricht im Prinzip der Summe dieser beiden Komponenten pdoup und pdodn. Durch das in 5A und 5B dargestellte Schleifenfilter 3 können höherfrequente Mischprodukte in dem somit gewonnenen Steuersignal des Phasendetektors 1 für den spannungsgesteuerten Oszillator 4 bzw. den Phaseninterpolator 5 eliminiert und das Steuersignal geglättet werden.
Bei erfolgter Einregelung des entsprechenden Phasenregelkreises können die Abtastwerte x_k+1, x_k+3, ... zur Rückgewinnung der Daten verwendet werden, so dass gilt: D(n) = x2k+1 (3)mit k = 0, 1, 2, ...
Der Darstellung von 6 kann leicht entnommen werden, dass die gewonnenen Abtastergebnisse richtig sein müssen, da ansonsten der Wert der Daten d(n) sowie die Phasenlage falsch rekonstruiert werden. BBPD-Phasendetektoren arbeiten zuverlässig in relativ rauscharmen Umgebungen. Da BBPD-Phasendetektoren keinerlei "Redundanz" besitzen, die es ermöglichen würde, einzelne Bitfehler als solche zu erkennen und zu kompensieren, können in verrauschten Umgebungen falsche Abtastergebnisse auftreten, was eine fehlerhafte Daten- und Taktrückgewinnung bedeutet. In 7A ist ein sauberes und so mit rauschfreies Datensignal D dargestellt, während 7B ein amplitudenverrauschtes Datensignal D und 7C ein phasenverrauschtes Datensignal D darstellt. Sowohl Amplitudenrauschen als auch Phasenrauschen ("Jitter") wirkt sich negativ auf das Verhalten von BBPD-Phasendetektoren aus. Steigt das Rauschen über eine maximale Grenze hinaus, kann durch die vielen Rückgewinnungsfehler, bei denen ein verrauschtes 1-Bit als 0-Bit oder umgekehrt erkannt wird, das Einschwingen des Phasenregelkreises vollständig ausbleiben, d.h. die entsprechende CDR-Schaltungsanordnung kann weder Daten noch Takt zuverlässig rekonstruieren.
Grundsätzlich kann der Einfluss von Amplitudenrauschen durch eine Erhöhung der Abtastrate vermindert werden. So kann jedes Datenbit bzw. Datenauge beispielsweise viermal oder noch häufiger abgetastet werden, wobei zwar die einzelnen Abtastwerte ebenso von Rauschen überlagert sind, jedoch sich die mittlere empfangene Leistung eines gesendeten 1-Bits von einem gesendeten 0-Bit unterscheidet. Zur Ermittlung der mittleren empfangenen Leistung kann ein digitales Filter mit einer Mittelwertbildung ("Moving Average Filter") eingesetzt werden, welches eine gewichtete Summe ("Weighted Sum") der infolge der Überabtastung gewonnenen Abtastwerte bildet und somit die Wahrscheinlichkeit einer Fehlerkennung verringert. Im Mittel wird somit ein 1-Bit bzw. ein 0-Bit erkannt, wenn auch tatsächlich ein 1-Bit bzw. ein 0-Bit gesendet wurde. Je höher die Abtastrate ist, desto besser kann der Einfluss des Amplitudenrauschens auf diese Weise eliminiert werden.
Durch den zuvor beschriebenen Ansatz kann jedoch nicht der Einfluss von Phasenrauschen kompensiert werden. Wie aus 7C ersichtlich ist, zeichnen sich phasenverrauschte Signale durch eine relativ saubere Amplitude aus, wobei jedoch der Übergang zwischen zwei Bits zeitlich nicht konstant ist. Physikalisch kann ein solches Datensignal durch Limitierung erzeugt werden. Durch Limitierung tritt eine Konvertierung von Amplitudenmodulation (AM) zu Phasenmodulation (PM) auf, wel che zwar die vertikale Datenaugenöffnung verbessert, die horizontale Datenaugenöffnung, d.h. in der Zeitebene, hingegen verringert. Auf diese Weise ist zwar sichergestellt, dass die Abtastwerte richtig sind, jedoch kann der Algorithmus für die spätere Auswertung der Abtastwerte verletzt sein, da die Zeitpunkte für die Abtastung unter Umständen nicht den erwarteten Zeitpunkten entsprechen.
In der US 6,125,158 ist ein Phasendetektor offenbart, der ein aus einem Grobregelungssignal und einem Feinregelungssignal erzeugtes Stellsignal für einen Oszillator in einer Phasenregelschleife erzeugt, wobei das Grobregelungssignal mit Hilfe eines Zählers erzeugt wird, während zum Ermitteln des Feinregelungssignals mehrere verzögerte Versionen eines Eingangssignals mit einem Referenzsignal verglichen werden.
In Yongsam Moon et al. „A 0.6–2.5-GBaud CMOS Tracked 3 × Oversampling Transceiver with Dead-Zone Phase Detection for Robust Clock/Data Recovery", IEEE Journal of Solid-State Circuits, Vol. 36, Nr. 12, Dezember 2001, Seiten 1974–1983 werden mehrere verzögerte Taktsignale zum Abtasten eines Signals verwendet. Dabei werden gegenüber einem Referenzsignal jeweils um den gleichen Betrag sukzessive verzögerte Signale derart erzeugt, dass das letzte dieser Signale wieder dem Referenzsignal entspricht. Für eine grobe Regelung einer Phasenregelschleife werden dabei alle bis auf das letzte verzögerte Signal mit dem Referenzsignal verglichen, zur Feinregelung wird das letzte der verzögerten Signale mit dem Referenzsignal verglichen. Damit wird die Verzögerungsregelschleife geregelt.
In Inyeol Lee et al. „A 622Mb/s CMOS Clock Recovery PLL with Time-Interleaved Phase Detector Array", IEEE International Solid-State Circuits Conference 1996, Digest of Technical Papers, 43.ISSC San Francisco/CA/USA, Februar 1996, Seiten 198–199, 444 wird in einer Phasenregelschleife ein Array von gleichberechtigen Phasendetektoren verwendet, welchen verschiedene Abtastphasen eines Signals zugeführt werden.
Aus der US 6,407,641 B1 ist weiterhin eine Vorrichtung bekannt, bei der ein eingehendes Datensignal überabgetastet wird. Die Abtastwerte von einer ersten Gruppe von Datenbits werden für eine Grobregelung eines Oszillators verwendet, während die Abtastwerte einer auf die erste Gruppe folgenden zweiten Gruppe von Datenbits für eine Feinregelung des Oszillators verwendet werden.
Der vorliegenden Erfindung liegt daher die Aufgabe zu Grunde, ein Phasendetektionsverfahren und eine Phasendetektoranordnung bereitzustellen, womit die zuvor beschriebenen Probleme beseitigt werden können und insbesondere eine zuverlässige Phasendetektion von phasenverrauschten Signalen möglich ist.
Diese Aufgabe wird erfindungsgemäß durch ein Phasendetektionsverfahren mit den Merkmalen des Anspruchs 1 bzw. eine Phasendetektoranordnung mit den Merkmalen des Anspruchs 16 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.
Erfindungsgemäß wird zu Detektion der Phasenlage eines Signals in Bezug auf ein als Referenzsignal dienendes Digitalsignal vorgeschlagen, das Digitalsignal mit einem aus dem erstgenannten (Vergleichs-)Signal abgeleiteten Abtastsignal derart einer Überabtastung zu unterziehen, dass pro Datenbit des Datensignals mehrere Abtastwerte gewonnen werden, welche einer ersten Gruppe von Abtastwerten und einer zweiten Gruppe von Abtastwerten, die sich vorzugsweise nicht überschneiden, zugeordnet werden können. Beide Gruppen von Abtastwerten umfassen vorzugsweise mindestens zwei Abtastwerte pro Datenbit des Datensignals. Durch Auswertung der ersten Gruppe von Abtastwerten kann generell eine Phasenabweichung des entspre chenden Vergleichssignals in Bezug auf das als Referenzsignal dienende Digitalsignal festgestellt und davon abhängig ein entsprechendes erstes Phasenkorrektursignal erzeugt werden, welches zur entsprechenden Korrektur bzw. Regelung dieses Signals herangezogen werden kann. Die Funktion dieses ersten Phasenkorrektursignals ist somit ähnlich zu der Funktion des anhand von 6 erläuterten Phasenkorrektursignals pdo bei herkömmlichen BBPD-Phasendetektoren. Darüber hinaus wird erfindungsgemäß die zweite Gruppe von Abtastwerten ausgewertet, um davon abhängig eine grobe Phasenabweichung, welche über ein vorgegebenes Mindestmaß hinausgeht, des Signals in Bezug auf das Digitalsignal festzustellen und ein entsprechendes zweites Phasenkorrektursignal zur Durchführung einer groben Phasenkorrektur zu erzeugen. Im Zuge dieser groben Phasenkorrektur kann beispielsweise die Phasenlage des Abtastsignals bzw. des zugrunde liegenden Signals, aus dem das Abtastsignal abgeleitet wird, um 90° verschoben werden.
Auf diese Weise erfolgt eine hierarchische Überabtastung des Digitalsignals, wobei durch die Überabtastung Redundanz erzeugt wird, welche in der Zeitachse ausgewertet werden kann. Dies ermöglicht ein beschleunigtes Einschwingen der von der Phasendetektoranordnung erzeugten Regeldifferenz bei Anwendung in einem Phasenregelkreis und somit die verbesserte Takt- und Datenrückgewinnung in CDR-Schaltungsanordnungen auch von Signalen, die ein starkes Phasenrauschen aufweisen.
Die erfindungsgemäß vorgeschlagene Generierung des ersten und zweiten Phasenkorrektursignals erfolgt vorzugsweise durch eine verflochtene ("interleaved") Auswertung der durch die Überabtastung jedes Datenbits gewonnenen Abtastwerte, wobei hierzu XOR-Gatter oder andere geeignete Logikschaltungsmittel zum Einsatz kommen, die eine Abweichung der jeweils miteinander zu vergleichenden Abtastwerte vorzugsweise durch Flankendetektion vornehmen. Da jedes hierbei beispielsweise eingesetzte XOR-Gatter vorzugsweise nur jeweils jeden zweiten Abtastwert berücksichtigen muss, wird die Taktfrequenz der Auswertelogik der Phasendetektoranordnung halbiert, wodurch die für die Überabtastung des Digitalsignals erforderliche Erhöhung der Abtastfrequenz wieder relativiert wird. Bei herkömmlichen BBPD-Phasendetektoren müssen hingegen jeweils zwei aufeinanderfolgende Abtastwerte von jedem XOR-Gatter miteinander verglichen werden.
Die einzelnen XOR-Gatter beobachten vorzugsweise gleiche Zeitabschnitte des abgetasteten Digitalsignals, welche sich ebenso vorzugsweise zu 50% überlappen. Eine auftretende Flanke des Digitalsignals wird somit stets von mindestens zwei XOR-Gattern detektiert. Die relative Position dieser beiden XOR-Gatter zu der gewünschten Abtastposition im jeweiligen Datenauge bzw. Datenbit erlaubt es, mit Hilfe des oben erwähnten zweiten Phasenkorrektursignals eine grobe Aussage über die Position des Datenübergangs in dem Digitalsignal zu treffen, wobei diese Aussage bei Verwendung in einem Phasenregelkreis bzw. in einer CDR-Schaltungsanordnung vorteilhaft zur beschleunigten Taktrückgewinnung verwendet werden kann. Das erste Phasenkorrektursignal liefert hingegen eine feine Aussage über die Position des Datenübergangs in dem Digitalsignal.
Die in Abhängigkeit von dem ersten Phasenkorrektursignal durchgeführte Phasenkorrektur erfolgt insbesondere in eine Richtung, welche durch das erste Phasenkorrektursignal bestimmt wird.
Die Überabtastung des Digitalsignals erfolgt insbesondere äquidistant, wobei – wie bereits zuvor angedeutet worden ist – besonders vorteilhaft eine vierfache Überabtastung des Digitalsignals durchgeführt werden kann, so dass jede der beiden Gruppen von Abtastwerten pro Datenbit des Digitalsignals zwei Abtastwerte umfasst, welche entweder zur Erzeugung des ersten Phasenkorrektursignals oder zur Erzeugung des zweiten Phasenkorrektursignals ausgewertet werden.
Die vorliegende Erfindung eignet sich allgemein zum Einsatz in jeder Art von Phasenregelkreisen und insbesondere zum Einsatz in CDR-Schaltungsanordnungen zur Takt- und Datenrückgewinnung aus einem digitalen Empfangssignal. Selbstverständ lich ist jedoch die vorliegende Erfindung nicht auf diesen bevorzugten Anwendungsbereich beschränkt, sondern kann generell in beliebig ausgestalteten Phasendetektoren eingesetzt werden.
Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die beigefügte Zeichnung anhand bevorzugter Ausführungsbeispiele erläutert.
1 zeigt eine vereinfachte schematische Darstellung zur Verdeutlichung eines Phasendetektionsverfahrens gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
2 zeigt eine mögliche schaltungstechnische Realisierung einer Phasendetektoranordnung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
3 zeigt einen Phasenregelkreis mit einer erfindungsgemäßen Phasendetektoranordnung,
4 zeigt eine schematische Darstellung zur Verdeutlichung des Funktionsprinzips eines weiteren Phasenregelkreises mit einer erfindungsgemäßen Phasendetektoranordnung,
5A und 5B zeigen herkömmliche Phasenregelkreise,
6 zeigt eine schematische Darstellung zur Verdeutlichung einer BBPD-Phasendetektion gemäß dem Stand der Technik, und
7A–7C zeigen Darstellungen eines unverrauschten, amplitudenverrauschten bzw. phasenverrauschten Datensignals.
1 zeigt eine schematische Darstellung zur Verdeutlichung der Phasendetektion gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Ähnlich zu 6 ist dabei ein einem Phasendetektor als Referenzsignal zugeführtes digitales Datensignal D dargestellt, welches mit einem Abtastsignal abgetastet wird, das wiederum aus einem weiteren dem entsprechenden Phasendetektor zugeführten Signal, welches bezüglich seiner Phasenlage in Bezug auf das Datensignal D zu beurteilen ist, generiert wird.
Zur Eliminierung von Amplitudenrauschen ist die Abtastrate erhöht. Dies kann beispielsweise in Verbindung mit einem digitalen Filter, das den Einfluss fehlerhafte Abtastergebnisse extrahiert, geschehen. Auch zur Kompensation von Phasenrauschen ist die Abtastrate erhöht. Dies geschieht jedoch nicht in Verbindung mit einem digitalen Filter, ähnlich zu dem eingangs beschriebenen Filter mit gleitender Mittelwertbildung ("Moving Average Filter"), sondern in Verbindung mit einer zeitlich versetzten Auswertung der dadurch gewonnenen Abtastwerte. Das dabei angewendete und nachfolgend näher erläuterte Prinzip kann als Superposition zweier Abtastmechanismen verstanden werden, welche hierarchisch übereinander gelagert sind.
Wie aus 1 ersichtlich ist, wird jedes Datenbit D(n) des Digital- bzw. Datensignals vierfach abgetastet. Die somit gewonnen Abtastwerte werden in zwei Gruppen von Abtastwerten zusammengefasst, welche wiederum von zwei Gruppen von XOR-Gattern 7, 8 ausgewertet bzw. miteinander verglichen werden.
Die erste Abtastfolge entspricht im Wesentlichen der anhand von 6 erläuterten herkömmlichen BBPD-Abtastfolge, wobei mit Hilfe von XOR-Gattern 7 die Abtastwerte x_k und x_k+2 bzw. x_k+2 und x_k+4 ... miteinander verglichen werden. Vergleicht man diese Abtastpositionen mit den in 6 gezeigten Abtastpositionen, so ist ersichtlich, dass sich diese nur in ihrem Abtastindex unterscheiden, da gemäß 1 mit der doppelten Abtastfrequenz abgetastet wird. Mit Hilfe der XOR-Gatter 7 wird somit im Gegensatz zu 6 lediglich jeder zweite Abtastwert ausgewertet und jeweils mit dem übernächsten nach folgenden Abtastwert verglichen, um ähnlich zu 6 ein erste Phasenkorrektursignal pdo, welches sich aus einer Komponente pdoup und einer Komponente pdodn zusammensetzt, zu erzeugen. Mit Hilfe dieses ersten Phasenkorrektursignals kann somit allgemein jede Phasenabweichung zwischen dem Digitalsignal D und dem Abtastsignal bzw. dem diesem Abtastsignal zu Grunde liegenden Vergleichssignal erkannt und somit die Phasenlage des Abtastsignals bzw. des Vergleichssignals entsprechend dem Wert des ersten Phasenkorrektursignals pdo nachgeregelt werden.
Für die zuvor beschriebene Phasendetektion bzw. Phasenkorrektur in Abhängigkeit von dem ersten Phasenkorrektursignal pdo werden die Abtastwerte x_k+1, x_k+3, x_k+5 ... nicht herangezogen, d.h. jeder zweite Abtastwert geht in die Erzeugung des ersten Phasenkorrektursignals nicht ein. Diese Abtastwerte werden hingegen von den XOR-Gattern 8 ausgewertet, so dass jedes XOR-Gatter 8 jeweils einen dieser Abtastwerte mit dem übernächsten nachfolgenden Abtastwert vergleicht, um abhängig von dem Vergleichsergebnis ein zweites Phasenkorrektursignal pherr zu generieren. Der Vergleich dieser Abtastwerte liefert eine grobe Vordetektion der Phase und damit eine schnelle Reaktionsmöglichkeit des gesamten Algorithmus, d.h. es kann eine grobe Verstimmung der Phasenlage des Abtastsignals bzw. des Vergleichssignals in Bezug auf das Digital- bzw. Referenzsignal D erkannt und entsprechend ein Phasensprung um einen vorgegebenen Wert herbeigeführt werden, wobei die Richtung des Phasensprungs wiederum durch den augenblicklichen Wert des ersten Phasenkorrektursignals pdo bestimmt ist. Bei dem in 1 dargestellten Ausführungsbeispiel ist das zweite Phasenkorrektursignal pherr insbesondere derart definiert, dass es für den Fall eines aktiven Signalpegels zu keinem Phasensprung führt, während es für den Fall eines inaktiven Signalpegels zu dem zuvor beschriebenen Phasensprung, beispielsweise um 90°, führt. Der augenblickliche Wert des Phasenkorrektursignals pherr hängt jeweils von dem Ausgangssignal der XOR-Gatter 8, welche dem zeitlichen Verlauf des Phasenkorrektursignals pherr wie in 1 gezeigt zugeordnet sind, ab.
Wird beispielsweise ein Datenübergang in der Mitte des Datenauges bzw. des jeweiligen Datenbits erkannt, d.h. wird eine steigende oder fallende Flanke zwischen x_k+1 und x_k+3 detektiert, so liegt eine grobe Verstimmung oder Phasenabweichung ("Misalignment") vor. Da Amplitudenrauschen in dieser Anwendungsumgebung durch. "Limitierung" eliminiert ist, kann diese Flankendetektion sofort dafür verwendet werden, den entsprechenden Phasenregelkreis um 90° weiterzuschalten. Wie zuvor beschrieben worden ist, wird dabei die Richtung des Phasensprungs von dem ersten Abtastmechanismus, d.h. von dem jeweils augenblicklichen Wert des ersten Phasenkorrektursignals pdo, bestimmt.
Werden hingegen nur Datenübergänge oder Flanken zwischen x_k und x_k+2 sowie x_k+2 und x_k+4 ... detektiert, kann der Phasenregelkreis im Groben als eingeschwungen betrachtet werden, so dass die Feinregelung der Phase in dem Phasenregelkreis allein durch das Phasenkorrektursignal pdo vorgenommen wird.
Das zuvor beschriebene binäre Phasendetektionsverfahren lässt sich grundsätzlich auf verschiedene Art und Weise implementieren.
Wie beispielhaft in 3 dargestellt ist, kann der in 5B gezeigte herkömmliche Phasenregelkreis derart erweitert werden, dass der Phaseninterpolator 5 nicht nur durch die als erstes Phasenkorrektursignal pdo dienende Ausgangsspannung des Phasendetektors 1 bzw. des Schleifenfilters 3 angesteuert wird, sondern auch durch zwei zusätzliche digitale Signale, wobei das eine digitale Signal dem zuvor erwähnten zweiten Phasenkorrektursignal pherr entspricht und bei Feststellen einer groben Verstimmung des Phasenregelkreises zu einem einmaligen Phasensprung führt. Das andere digitale Signal dir bestimmt dabei das Vorzeichen und somit die Rich tung dieses Phasensprungs, vorzugsweise in Abhängigkeit vor dem ersten Phasenkorrektursignal pdo.
2 zeigt eine mögliche schaltungstechnische Realisierung einer Phasendetektoranordnung, wie sie bei dem in 3 dargestellten Phasenregelkreis zum Einsatz kommt.
Wie aus 2 ersichtlich ist, wird das abzutastende Datensignal D über amplitudenbegrenzende Komponenten 19 einer Abtasteinheit 10 zugeführt. Mit Hilfe der Komponenten 19 wird eingangsseitig eine "Limitierung" oder "Sättigung" durchgeführt und somit sämtliches Amplitudenrauschen in ein Phasenrauschen konvertiert, welches mit Hilfe der nachfolgenden Schaltungskomponenten erfindungsgemäß eliminiert wird. Die Abtasteinheit 10 umfasst eine erste Gruppe von D-Flipflops 12, welche das amplitudenbegrenzte Datensignal D mit einem Takt CLK1 bzw. einem dazu um 90° phasenverschobenen Takt CLK2 abtastet, um somit Abtastwerte X1–X4 zu generieren. Diese Abtastwerte X1–X4 werden einer zweiten Gruppe von D-Flipflops 15 zugeführt, welche mit dem Takt CLK1/2, der mit Hilfe eines Taktteilers 13 gewonnen wird, betrieben werden. Die Ausgangssignale dieser D-Flipflops 15 werden einer weiteren Gruppe von D-Flipflops 16 zugeführt, welche mit dem Takt CLK2/2, der mit Hilfe eines weiteren Taktteilers 14 gewonnen wird, betrieben werden. Am Ausgang dieser D-Flipflops 16 stehen schließlich die in 1 gezeigten Abtastwerte x_k – x_k+8 bereit.
Der Abtasteinheit 10 ist eine Phasendetektoreinheit 11 nachgeschaltet, welche die ebenfalls in 1 gezeigten XOR-Gatter 7, 8 umfasst. Die Ausgangssignale der XOR-Gatter 7, 8 werden über OR-Gatter 17 zur Generierung der Komponenten pdoup und pdodn des ersten Phasenkorrektursignals pdo sowie über D-Flipflops 18 zur Generierung des zweiten Phasenkorrektursignals pherr sowie des entsprechenden Richtungssignals dir zusammengefasst.
Die Phasenlage der Takt- bzw. Abtastsignale CLK1/CLK2 wird in Abhängigkeit von den Phasenkorrektursignalen pdo (pdoup, pdodn), pherr und dir wie zuvor beschrieben nachgeregelt. Im eingeschwungenen Zustand des entsprechenden Phasenregelkreises können die Datenbits D(n) und D(n + 1) über die Abtastwerte x_k+2 bzw. x_k+6 rückgewonnen werden.
Eine weitere Realisierungsmöglichkeit für eine erfindungsgemäße Phasendetektoranordnung ist schematisch in 4 dargestellt.
Nachdem ein Datenbit vierfach abgetastet wird, entspricht der Abstand zwischen zwei Abtastwerten jeweils einem Phasensprung von 90° des Phaseninterpolators 5. Ein Phasensprung des Phaseninterpolators 5, welcher durch die zuvor beschriebene Vordetektion mit Hilfe des zweiten Phasenkorrektursignals pherr ausgelöst wird, kann somit auch realisiert werden, indem die Initiierung des Abtastalgorithmus wie in 4 angedeutet verschoben wird. So können beispielsweise die Eingänge des Phasendetektors 1 des in 3 dargestellten Phasenregelkreises in einem verschiebbaren Fenster ("Sliding Window") über die einzelnen Abtastwerte hinweg verschoben werden, wobei die Steuerung dieses Verschiebemechanismus im Prinzip identisch mit der Funktion der in 2 dargestellten konkreten schaltungstechnischen Realisierung ist. Das zweite Phasenkorrektursignal pherr zeigt die Erkennung einer groben Phasenverstimmung und somit die Notwendigkeit einer Verschiebung des Fensters um 90°, d.h. um einen Abtastwert, an, während das Signal dir die Richtung der Verschiebung anzeigt.

Claims

Verfahren zur Detektion der Phasenlage eines Signals in Bezug auf ein Digitalsignal; wobei das Digitalsignal (D) mit einem aus dem Signal abgeleiteten Abtastsignal derart überabgetastet wird, dass pro Datenbit des Datensignals (D) eine erste Gruppe von Abtastwerten und eine zweite Gruppe von Abtastwerten des Digitalsignals (D) gewonnen werden; wobei die erste Gruppe von Abtastwerten ausgewertet wird, um davon abhängig allgemein eine Phasenabweichung des Signals in Bezug auf das Digitalsignal (D) festzustellen und ein entsprechendes erstes Phasenkorrektursignal (pdo) zu erzeugen, und wobei die zweite Gruppe von Abtastwerten ausgewertet wird, um davon abhängig eine grobe Phasenabweichung des Signals in Bezug auf das Digitalsignal (D) festzustellen und ein entspre chendes zweites Phasenkorrektursignal (pherr) zu erzeugen.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Phasenlage des Signals in Abhängigkeit von dem ersten Phasenkorrektursignal (pdo) nachgeregelt wird, und dass die Phasenlage des Signals in Abhängigkeit von dem zweiten Phasenkorrektursignal (pherr) durch einen Phasensprung korrigiert wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Phasenlage des Signals in Abhängigkeit von dem zweiten Phasenkorrektursignal (pherr) durch einen Phasensprung korrigiert wird, dessen Richtung durch das erste Phasenkorrektursignal (pdo) bestimmt wird.
Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der in Abhängigkeit von dem zweiten Phasenkorrektursignal (pherr) durchgeführte Phasensprung ein 90°-Phasensprung ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich die erste Gruppe von Abtastwerten und die zweite Gruppe von Abtastwerten pro Datenbit des Datensignals (D) nicht überschneiden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Überabtastung des Digitalsignals (D) derart erfolgt, dass pro Datenbit des Digitalsignals (D) jeweils abwechselnd ein Abtastwert der ersten Gruppe von Abtastwerten und ein Abtastwert der zweiten Gruppe von Abtastwerten erzeugt wird.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Überabtastung des Digitalsignals (D) derart erfolgt, dass damit keine Erhöhung der Auswertefrequenz, mit welcher die Abtastwerte der ersten Gruppe und die Abtastwerte der zweiten Gruppe ausgewertet werden, verbunden ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Abstand zwischen den einzelnen Abtastwerten äquidistant ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das erste Phasenkorrektursignal (pdo) in Abhängigkeit von einem Vergleich der Abtastwerte der ersten Gruppe von Abtastwerten und das zweite Phasenkorrektursignal (pherr) in Abhängigkeit von einem Vergleich der Abtastwerte der zweiten Gruppe von Abtastwerten jedes Datenbits des Digitalsignals (D) erzeugt wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das erste Phasenkorrektursignal (pdo) bei Erkennung einer Abweichung zwischen den Abtastwerten der ersten Gruppe von Abtastwerten des jeweiligen Datenbits und das zweite Phasenkorrektursignal (pherr) bei Erkennung einer Abweichung der Abtastwerte der zweiten Gruppe von Abtastwerten des jeweiligen Datenbits erzeugt wird.
Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass das erste Phasenkorrektursignal (pdo) durch eine logische XOR-Verknüpfung der Abtastwerte der ersten Gruppe von Abtastwerten des jeweiligen Datenbits und das zweite Phasenkorrektursignal (pherr) durch eine XOR-Verknüpfung der Abtastwerte der zweiten Gruppe von Abtastwerten des jeweiligen Datenbits erzeugt wird.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass von jeder XOR-Verknüpfung Abtastwerte in einem gleich langen Zeitabschnitt des Digitalsignals (D) ausgewertet werden.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass sich die von den einzelnen XOR-Verknüpfungen (7, 8) ausgewerteten Zeitabschnitte des Digitalsignals (D) teilweise überlappen.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass sich die von den einzelnen XOR-Verknüpfungen (7, 8) ausgewerteten Zeitabschnitte des Digitalsignals (D) zur Hälfte überlappen.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Digitalsignal (D) mit dem Abtastsignal vierfach überabgetastet wird.
Phasendetektoranordnung, wobei die Phasendetektoranordnung derart ausgestaltet ist, dass sie die Phasenlage eines Signals in Bezug auf ein Digitalsignal (D) detektiert, mit einer Überabtasteinrichtung (10) zur Überabtastung des Digitalsignals (D) mit einem aus dem Signal abgeleiteten Abtastsignal derart, dass pro Datenbit des Datensignals (D) eine erste Gruppe von Abtastwerten und eine zweite Gruppe von Abtastwerten des Digitalsignals (D) gewonnen wird, und mit einer Phasendetektoreinrichtung (11), welche derart ausgestaltet ist, dass sie die erste Gruppe von Abtastwerten auswertet, um davon abhängig allgemein eine Phasenabweichung des Signals in Bezug auf das Digitalsignal (D) festzustellen und ein entsprechendes erstes Phasenkorrektursignal (pdo) zu erzeugen, wobei die Phasendetektoreinrichtung (11) zudem derart ausgestaltet ist, dass sie die zweite Gruppe von Abtastwerten auswertet, um davon abhängig eine grobe Phasenabweichung des Signals in Bezug auf das Digitalsignal (D) festzustellen und ein entsprechendes zweites Phasenkorrektursignal (pherr) zu erzeugen.
Phasendetektoranordnung nach Anspruch 16, dadurch gekennzeichnet, dass Limitierungsmittel (19) zur Limitierung des der Überabtasteinrichtung (10) zuzuführenden Digitalsignals (D) vorgesehen sind.
Phasendetektoranordnung nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass die Phasendetektoreinrichtung (11) logische Schaltungsmittel (7, 8) umfasst, welche pro Datenbit des Datensignals (D) jeweils die Abtastwerte der ersten Gruppe von Abtastwer ten und die Abtastwerte der zweiten Gruppe von Abtastwerten miteinander vergleichen.
Phasendetektoranordnung nach Anspruch 18, dadurch gekennzeichnet, dass die Phasendetektoreinrichtung (11) erste XOR-Gatter (7) und zweite XOR-Gatter (8) umfasst, wobei die ersten XOR-Gatter (7) die Abtastwerte der ersten Gruppe von Abtastwerten pro Datenbit des Datensignals (D) und die zweiten XOR-Gatter (8) die Abtastwerte der zweiten Gruppe von Abtastwerten pro Datenbit des Datensignals (D) miteinander vergleichen.
Phasendetektoranordnung nach Anspruch 19, dadurch gekennzeichnet, dass die von der Überabtasteinrichtung (10) erzeugten Abtastwerte abwechselnd der ersten Gruppe von Abtastwerten und der zweiten Gruppe von Abtastwerten zugeordnet sind, und dass jedes erste XOR-Gatter (7) zwei aufeinanderfolgende Abtastwerte der ersten Gruppe von Abtastwerten und jedes zweite XOR-Gatter (8) zwei aufeinanderfolgende Abtastwerte der zweiten Gruppe von Abtastwerten miteinander vergleicht.
Phasendetektoranordnung nach einem der Ansprüche 16–20, dadurch gekennzeichnet, dass die Phasendetektoranordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1–15 ausgestaltet ist.
Phasenregelkreis mit einer Phasendetektoranordnung (1) nach einem der Ansprüche 16–20, wobei der Phasendetektoranordnung (1) als ein Referenzsignal das Digitalsignal (D) zuführbar ist.
Schaltungsanordnung zur Takt- und Datenrückgewinnung aus einem Digitalsignal mit einem Phasenregelkreis nach Anspruch 22.