DE602004002698T2

DE602004002698T2 - Bitdetektionsanordnung und vorrichtung zur wiedergabe von informationen

Info

Publication number: DE602004002698T2
Application number: DE602004002698T
Authority: DE
Inventors: J. Albertus RUTTEN; J. Nicolaas VAN BEURDEN; A. Josephus KAHLMAN; H. Albert IMMINK
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-06-04
Filing date: 2004-05-25
Publication date: 2007-08-30
Anticipated expiration: 2024-05-26
Also published as: ATE341857T1; DE602004002698D1; CN1799198A; KR20060015632A; EP1634374A1; JP2006526924A; US20070008204A1; EP1634374B1; WO2004109927A1; US7248194B2

Description

Die Erfindung betrifft eine Bitdetektionsanordnung, die in der Lage ist, ein analoges Signal, das eine Amplitude hat, in ein digitales Signal umzuwandeln, das eine Bitfolge darstellt, aus der das analoge Signal abgeleitet wird, umfassend:

– einen Quantisierer, der in der Lage ist, ein Ausgangssignal S₁ durch Quantisieren der Amplitude des analogen Signals zu erzeugen, und
– einen Phasendetektor PD₁, der in der Lage ist, eine Phasendifferenz ΔP₁ zwischen dem Ausgangssignal S₁ und einem Taktsignal C₂ zu bestimmen, und der in der Lage ist, ein Ausgangssignal PH₂, das eine Amplitude hat, zu erzeugen, wobei die Amplitude von PH₂ die Phasendifferenz ΔP₁ angibt,
– einen Analog-Digital-Wandler ADC, der in der Lage ist, ein verarbeitetes Signal durch Abtasten des Ausgangssignals PH₂ mit einer Abtastrate auszugeben, die durch ein Taktsignal C₁ gesteuert wird, das eine Frequenz hat, die gleich der Frequenz des Taktsignals C₂, geteilt durch einen Faktor n, ist,
– einen digitalen Phasenregelkreis DPLL, der in der Lage ist, sich auf das verarbeitete Signal zu verriegeln, und der in der Lage ist, mit Hilfe des Taktsignals C₁ ein Phasensignal PH₁ auszugeben, und
– eine Bitentscheidungseinheit, die in der Lage ist, das digitale Signal und ein Taktsignal C₃ unter Verwendung des Phasensignals PH₁, des Taktsignals C₁ und des Ausgangssignals S₁ auszugeben, umfassend eine Abtast- und Speichereinheit SH₁, die in der Lage ist, das Ausgangssignal S₁ unter Verwendung eines Taktsignals C_SH1, das eine Frequenz hat, die gleich der Frequenz des Taktsignals C₂ ist, abzutasten, und n Abtastungen, nämlich Abtastung_y=1 bis Abtastung_y=n, des Ausgangssignals S₁ über einen Taktzeitraum des Taktsignals C₁ zu speichern, wobei n der Teilungsfaktor des Taktsignals C₂ ist, wobei n eine ganze Zahl größer als eins ist.

Die Erfindung betrifft auch eine Vorrichtung zur Wiedergabe von auf einem Informationsträger aufgezeichneten Informationen, die eine solche Bitdetektionsanordnung aufweist.
Aus der europäischen Patentanmeldung 0342736 ist eine Bitdetektionsanordnung bekannt, die das analoge Signal unter Verwendung des Analog-Digital-Wandlers ADC der Vorverarbeitungseinheit in das verarbeitete Signal umwandelt. Das verarbeitete Signal umfasst somit Abtastungen des analogen Signals. Der Analog-Digital-Wandler ADC wird durch das Taktsignal C₁ gesteuert, das eine Frequenz von ungefähr der Bitrate – oder größer als der Bitrate – der Bitfolge hat, von der das analoge Signal abgeleitet ist. Die Bits in der Bitfolge werden im Folgenden auch als Kanalbits bezeichnet. Die Bitrate der Kanalbits in dem analogen Signal wird im Folgenden auch als die Kanalbitrate oder die Kanalbitfrequenz bezeichnet. Der digitale PLL ist in der Lage, das Phasensignal PH₁ auszugeben, das die Phasendifferenz zwischen dem Ausgangssignal S₁ und dem Taktsignal C₂ angibt. Die Bitentscheidungseinheit ist in der Lage, eine erste Kreuzung mit einem zuvor festgelegten Pegel des Phasensignals PH₁ zu bestimmen, und ist in der Lage, das digitale Signal durch Bestimmen eines Vorzeichens einer Abtastung des analogen Signals zu einem Zeitpunkt in der Nähe der ersten Kreuzung unter Verwendung des verarbeiteten Signals auszugeben. Darum wird in diesem Fall das verarbeitete Signal als das eingangs erwähnte Signal S₁ verwendet. Die Bitentscheidungseinheit ist in der Lage, das Taktsignal C₃ auszugeben, das mit den digitalen Daten synchron ist. Das Taktsignal C₃ wird von dem Phasensignal PH₁ abgeleitet. Das Taktsignal C₃ dient zum Austakten der richtigen Bits in den richtigen Momenten. Die bekannte Bitdetektionsanordnung umfasst des Weiteren einen Interpolator, der die Phasendifferenz zwischen einem Nulldurchgang des Taktsignals C₁ und einem Nulldurchgang des verarbeiteten Signals bestimmt. Entsprechend dieser Phasendifferenz wird die Phase des verarbeiteten Signals korrigiert und anschließend in den digitalen PLL eingespeist.
Es ist offensichtlich, dass der Analog-Digital-Wandler ADC mit einer Rate abtasten muss, die durch die Kanalbitrate bestimmt wird. Mit zunehmenden Anforderungen hinsichtlich der Kanalbitrate muss der Analog-Digital-Wandler ADC ebenfalls mit zunehmenden Raten abtasten. Es ist ein Nachteil der bekannten Bitdetektionsanordnung, dass sie nicht in der Lage ist, analoge Signale mit relativ hohen Kanalbitraten zu verarbeiten. Des Weiteren ist ein Analog-Digital-Wandler ADC, der mit relativ hohen Abtastraten abtasten kann, relativ teuer. Des Weiteren wird die Geschwindigkeit, mit der der digitale PLL arbeitet, durch die Kanalbitrate bestimmt, weshalb die Anforderungen an den digitalen PLL mit zunehmenden Kanalbitraten höher werden.
Eine Ausführungsform der Bitdetektionsanordnung ist ebenfalls in der nicht vorveröffentlichten PCT-Anmeldung IB02/04486 (PHN 14.010) beschrieben, im Weiteren als D1 bezeichnet. Die in D1 beschriebene Bitdetektionsanordnung arbeitet folgendermaßen.
Das Ausgangssignal PH₂ des Phasendetektors PD₁ hat eine relativ niedrige Frequenz, wenn die Differenz der Frequenz des Taktsignals C₂ und des Ausgangssignals S₁ relativ klein ist. Darum kann der Analog-Digital-Wandler ADC mit einer relativ langsamen Rate abtasten, weshalb der ADC ein relativ einfacher und preiswerter sein kann. Aus diesem Grund kann das Taktsignal C₁ eine niedrigere Frequenz haben als das Taktsignal C₂. Genauer gesagt, wird das Taktsignal C₁ vom Taktsignal C₂ durch Dividieren der Frequenz des Taktsignals C₂ durch einen Faktor n abgeleitet. Der Analog-Digital-Wandler ADC ist in der Lage, das Taktsignal C₁ zum Steuern der Abtastrate zu verwenden, was zu dem verarbeiteten Signal führt.
Der Quantisierer quantisiert das analoges Signal. Ein häufig benutzter Quantisierer ist ein Schwellendetektor. Der Schwellendetektor wandelt das analoge Signal in ein digitales Signal um. Wenn das analoge Signal über einer zuvor festgelegten Schwelle liegt, dann hat das Ausgangssignal S1 einen Wert 1. Andernfalls hat das Ausgangssignal einen Wert 0. Die Abtast- und Speichereinheit kann nun die Nullen und Einsen abtasten. Des Weiteren kann der Phasendetektor PD₁ digital implementiert werden, was insofern große Vorteile hat, als der Phasendetektor leicht zu skalieren ist, d. h. er skaliert sich automatisch mit sich verändernden Taktimpulsen.
Die Bitentscheidungseinheit ist in der Lage, das Phasensignal PH₁ zu verwenden, um das digitale Signal zu erzeugen, das bezüglich der Kanalbits synchron ist, wodurch sie in der Lage ist, das Taktsignal C₁ zum Ausgeben des digitalen Signals zu verwenden. Die Abtast- und Speichereinheit ist in der Lage, n Abtastungen zu speichern. Diese Einheit wird zu jedem Zyklus des Taktsignals C₁ ausgelesen, und während jedes Zyklus' des Taktsignals C₁ gibt es n Zyklen des Taktsignals C_SH1. Die n Abtastungen umfassen eine Anzahl Kanalbits, wobei diese Anzahl abhängig ist von dem Verhältnis der Kanalbitfrequenz und der Frequenz des Taktsignals C₂. Wenn zum Beispiel die Frequenz des Taktsignals C₂ ungefähr gleich der Kanalbitfrequenz ist, dann umfassen die n Abtastungen n Kanalbits. Wenn die Frequenz des Taktsignals C_SH1 das Eineinhalbfache der Kanalbitfrequenz beträgt, dann umfassen die n Abtastungen 2n/3 Kanalbits. Wenn bei diesem Verhältnis n gleich 3 ist, dann enthalten 3 Abtastungen 2 Kanalbits.
So kann eine einzelne Abtastung einen Duplikatwert eines Kanalbits enthalten, der bereits durch eine andere Abtastung dargestellt ist. Wenn die Phasendifferenz einen zuvor festgelegten Wert übersteigt, dann ist die entsprechende Abtastung die Abtastung, die einen Duplikatwert enthalten kann, und die Bitentscheidungseinheit kann entscheiden, diese Abtastung nicht in dem digitalen Signal auszugeben. Die Entscheidung, keine Abtastung auszugeben, wird im Weiteren auch als "Verwerfen" einer Abtastung bezeichnet. Weil die Amplitude des verarbeiteten Signals die Phasendifferenz darstellt, kann anhand des verarbeiteten Signals bestimmt werden, welche Abtastung zu verwerfen ist. Weil sich der digitale Phasenregelkreis auf das verarbeitete Signal verriegelt, kann auch das Signal PH₁ dazu verwendet werden zu bestimmen, welche Abtastung zu verwenden und welche Abtastung zu verwerfen ist. Zu Beginn kann die Phasendifferenz und somit die Amplitude PH₁ von Null beginnen. Wenn die Amplitude einen zuvor festgelegten Wert übersteigt, dann kann eine entsprechende Abtastung verworfen werden. Die entsprechende Abtastung kann die Abtastung sein, die dem Zeitpunkt am nächsten liegt, wo der zuvor festgelegte Wert gekreuzt wird. Nach diesem Kreuzen kann jedes Mal, wo ein Mehrfaches des zuvor festgelegten Wertes gekreuzt wird, eine entsprechende Abtastung verworfen werden.
Wenn die Frequenz des Taktsignals C₂ ungefähr gleich der Kanalbitfrequenz ist, so ist die Frequenz des verarbeiteten Signals relativ niedrig. Dann hat auch PH₁ eine relativ niedrige Frequenz. Weil die Amplitude von PH₁ nur zu Abtastzeitpunkten bekannt ist, die durch das Taktsignal C₁ bestimmt werden, müssen die Amplituden von PH₁, die den Abtastungen von S₁ entsprechen, bestimmt werden, zum Beispiel durch Interpolieren der Amplitude zu den n Abtastzeitpunkten. Dies führt zu der Amplitude von PH₁ an n Punkten zwischen jedem Zyklus des Taktsignals C₁. Wenn die Amplitude von PH₁ an einem dem Punkte ein Mehrfaches des zuvor festgelegten Wertes übersteigt, dann kann die entsprechende Abtastung von S₁ verworfen werden.
Wenn die Frequenz von PH₁ relativ niedrig ist, dann sind die Momente, in denen die Amplitude von PH₁ ein Mehrfaches des zuvor festgelegten Wertes übersteigt, relativ selten. Dies führt dazu, dass fast jede Abtastung von S₁ in das digitale Signal ausgegeben wird. Dies ist das gewünschte Ergebnis, weil, wenn die Frequenz von PH₁ relativ niedrig ist, die Frequenz des Taktsignals C₂ und die Kanalbitrate ungefähr gleich sind. Wenn jene Frequenzen exakt die gleichen sind, dann werden alle Abtastungen ausgegeben.
Wenn die Frequenz von PH₁ relativ hoch ist, dann sind die Momente, in denen die Amplitude von PH₁ ein Mehrfaches des zuvor festgelegten Wertes übersteigt, relativ häufig. Dies führt dazu, dass eine kleinere Anzahl Abtastungen von S_{1 in
das digitale} Signal zwischen zwei anschließenden Zyklen des Taktsignals C₁ ausgegeben wird.
Wenn n gleich Eins ist, dann tastet der Analog-Digital-Wandler ADC mit der gleichen Geschwindigkeit ab wie der Analog-Digital-Wandler ADC der bekannten Bitdetektionsanordnung. Das heißt, wenn n gleich Eins ist, so wird die Aufgabe der Erfindung nicht erreicht. Das Taktsignal, das in den digitalen Phasenregelkreis DPLL und die Bitentscheidungseinheit eingespeist wird, braucht nicht ausdrücklich das Taktsignal C₁ zu sein. Ein Taktsignal, welches das Nyquist-Kriterium für das verarbeitete Signal erfüllt, genügt. Weil das Taktsignal C₂ immer einer höhere Rate hat als das Taktsignal C₁, kann im Fall des digitalen Phasenregelkreises DPLL und der Bitentscheidungseinheit das Taktsignal C₂ anstelle des Taktsignals C₁ verwendet werden.
Bei der in D1 beschriebenen Bitdetektionsanordnung müssen Bits verworfen werden. Das liegt daran, dass die Abtastfrequenz immer höher sein muss als die Kanalbitfrequenz, was zu viele Ausgangsabtastungen zur Folge hat. Darum müssen Bits verworfen werden. Das Verfahren des Verwerfens von Bits funktioniert korrekt für Daten ohne Phasenjitter, aber es kommt zu Bitfehlern, wenn Jitter vorhanden ist. Wenn die Abtastmomente und die Bitentscheidungsmomente exakt zusammenpassen, so ist maximaler Phasenjitter zulässig. Wenn die Abtastmomente genau zwischen zwei Bitentscheidungsmomenten liegen, so ist kein Phasenjitter zulässig.
Es ist eine erste Aufgabe der Erfindung, eine Bitdetektionsanordnung der eingangs beschriebenen Art bereitzustellen, wobei der zulässige Phasenjitter vergrößert ist.
Es ist eine zweite Aufgabe der Erfindung, eine Vorrichtung zur Wiedergabe von auf einem Informationsträger aufgezeichneten Informationen bereitzustellen, die eine solche Bitdetektionsanordnung aufweist.
Die erste Aufgabe wird dadurch erreicht, dass die Bitdetektionsanordnung des Weiteren umfasst:

– wenigstens eine zusätzliche Abtast- und Speichereinheit SH₂, die in der Lage ist, das Ausgangssignal S₁ unter Verwendung eines Taktsignals C_SH2 abzutasten, und wobei die Frequenz des Taktsignals C_SH2 gleich der Frequenz des Taktsignals C_SH1 ist und die Phase des Taktsignals C_SH2 sich wesentlich von der Phase des Taktsignals C_SH1 unterscheidet, und
– eine Ausgabeeinheit zum Ausgeben von Abtastungen von einer der Abtast- und Speichereinheiten SH₁ oder SH₂, wobei die Abtastungen der Abtast- und Speichereinheit SH₁ ausgegeben werden, wenn das Phasensignal PH₁ anzeigt, dass sich die Phasendifferenz ΔP₁ in einer ersten Region befindet, und die Abtastungen der zusätzlichen Abtast- und Speichereinheit SH₂ ausgegeben werden, wenn das Phasensignal PH₁ anzeigt, dass sich die Phasendifferenz ΔP₁ in einer zweiten Region befindet.

Die Bitdetektionsanordnung gemäß der Erfindung hat wenigstens zwei Abtast- und Speichereinheiten, die das Ausgangssignal S₁ abtasten, und wobei eine Abtast- und Speichereinheit das Taktsignal C_SH1 verwendet, um das Ausgangssignal S₁ abzutasten, eine Abtast- und Speichereinheit das Taktsignal C_SH2 verwendet, um das Ausgangssignal S₁ abzutasten. Die Taktsignale C_SH1 und C_SH2 haben die gleiche Frequenz, aber die Phase dieser Taktsignale ist verschieden. Beispielsweise kann die Phasendifferenz zwischen den Taktsignalen C_SH1 und C_SH2 180 Grad betragen. Wenn das Phasensignal PH₁ anzeigt, dass die Phasendifferenz zwischen dem Taktsignal C₂ und dem Ausgangssignal S₁ etwa 0 Grad beträgt, dann werden die Abtastungen der Abtast- und Speichereinheit ausgegeben, die mittels des Taktsignals gesteuert wird, das die kleinste Phasendifferenz zu dem Taktsignal C₂ hat. Wenn beispielsweise das Taktsignal C_SH1 die gleiche Phase hat wie das Taktsignal C₂, dann werden die Abtastungen der Abtast- und Speichereinheit SH₁ ausgegeben. In diesem Fall kann am besten das Taktsignal C_SH2 als das Signal ausgewählt werden, das eine Phasendifferenz von 180 Grad zu dem Taktsignal C₂ hat. Wenn dann das Phasensignal PH₁ anzeigt, dass die Phasendifferenz zwischen dem Taktsignal C₂ und dem Ausgangssignal S₁ etwa 180 Grad beträgt, so werden die Abtastungen der Abtast- und Speichereinheit SH₂ ausgegeben. Das hat den Vorteil, dass der Phasenjitter höher sein kann und es trotzdem zu keinen Bitfehlern kommt. Die erste Region in dem oben erwähnten Beispiel wird auf 0 bis 90 Grad eingestellt, und die zweite Region wird auf 90 bis 180 Grad eingestellt.
Bei einer weiteren Ausführungsform der Bitdetektionsanordnung umfasst die Bitentscheidungseinheit des Weiteren Abtast- und Speichereinheiten SH₃ bis SH_x, wobei die Abtast- und Speichereinheiten SH₁ bis SH_x durch Taktsignale C_SH1 bis C_x getaktet werden, wobei die Frequenz der Taktsignale C_SH2 bis C_SHx gleich der Frequenz des Taktsignals C_SH1 ist und die Phasen der Taktsignale C_SH1 bis C_SHx sich wesentlich voneinander unterscheiden, und wobei die Ausgabeeinheit dafür konfiguriert ist, Abtastungen der Abtast- und Speichereinheiten SH₁ bis SH_x auszugeben, wobei das Phasensignal PH₁ in x Regionen unterteilt ist, wobei x die Anzahl der Abtast- und Speichereinheiten ist, und wobei die Ausgabeeinheit in der Lage ist, Abtastungen von der Abtast- und Speichereinheit auszugeben, die der Region entspricht, in der sich der momentane Wert des Phasensignals PH₁ befindet.
Das hat den Vorteil, dass die Abtastung des Ausgangssignals S₁ genauer abgetastet wird, d. h. der Abtastmoment kann optimal gewählt werden. In dem Fall, dass es nur zwei Abtast- und Speichereinheiten gibt, kann der Abtastmoment maximal 90 Grad von dem optimalen Abtastmoment entfernt liegen. Das hat zur Folge, dass der maximal zulässige Phasenjitter verringert wird. Durch Verwendung von mehr Abtast- und Speichereinheiten können die Abtastmomente so gewählt werden, dass der maximal zulässige Phasenjitter im Vergleich zu der Ausführungsform mit zwei Abtast- und Speichereinheiten vergrößert wird.
Bei einer weiteren Ausführungsform der Bitdetektionsanordnung gemäß der Erfindung umfasst die Bitdetektionseinheit des Weiteren eine Taktsignalauswahleinheit zum Ausgeben des Taktsignals C_SH1 und des Taktsignals C_SH2, wobei die Taktsignalauswahleinheit in der Lage ist, die Phasen der Taktsignale C_SH1 und C_SH2 in Abhängigkeit vom augenblicklichen Wert des Phasensignals PH₁ umzuschalten.
Bei dieser Ausführungsform kann die Phase der Taktsignale C_SH1 und C_SH2 so umgeschaltet werden, dass die Abtastmomente im Hinblick auf den Phasenjitter optimal sind. Wenn zum Beispiel das Phasensignal PH₁ anzeigt, dass die Phasendifferenz ΔP₁ zwischen 0 und 45 Grad liegt, so wird die Phase des Taktsignals C_SH1 auf 22,5 Grad eingestellt, und es wird die Abtast- und Speichereinheit SH₁ zum Abtasten verwendet. Wenn das Phasensignal PH₁ anzeigt, dass die Phasendifferenz ΔP₁ zwischen 45 und 90 Grad liegt, so wird das Taktsignal C_SH2 auf 67,5 Grad eingestellt, und es wird die Abtast- und Speichereinheit SH₁ zum Abtasten verwendet. Des Weiteren wird für 90 bis 135 Grad die Phase des Taktsignals C_SH1 auf 112,5 Grad eingestellt. Generell wird die Phase des Taktsignals C_SH1 auf die Mitte der augenblicklichen Region der Phasendifferenz ΔP₁ eingestellt. Die Phase des Taktsignals C_SH2 kann schon vorher eingestellt werden, so dass in dem Moment, wo das Phasensignal PH₁ anzeigt, dass die Phasendifferenz ΔP₁ die 45 Grad passiert, direkt von der Abtast- und Speichereinheit SH₁ zur Abtast- und Speichereinheit SH₂ umgeschaltet werden kann.
Bei einer weiteren Ausführungsform werden in die Taktsignalauswahleinheit die Taktsignale C_f1 bis C_fx eingespeist, die eine Frequenz aufweisen, die gleich dem Taktsignal C₂ ist, und wobei sich die Phasen der Taktsignale C_f1 bis C_fx voneinander unterscheiden, und wobei die Taktsignalauswahleinheit zwei der Taktsignale C_f1 bis C_fx in Abhängigkeit von dem Phasensignal PH₁ als die Taktsignale C_SH1 und C_SH2 weiterleitet. Bei dieser Ausführungsform kann die Taktsignalauswahleinheit problemlos die Phase der Taktsignale C_SH1 und C_SH2 durch Auswählen eines der Taktsignale C_f1 bis C_fx umschalten.
Anstatt zwei Abtast- und Speichereinheiten zu haben, ist es möglich, nur eine einzige Abtast- und Speichereinheit zu haben und dennoch in der Lage zu sein, die Phase, bei der Abtastungen erfolgen, umzuschalten. Bei der Ausführungsform mit der Taktsignalauswahleinheit wird die Phase des Taktsignals, das die eine Abtast- und Speichereinheit taktet, in Abhängigkeit von dem Phasensignal PH₁ umgeschaltet. Ein direktes Umschalten zwischen Abtastmomenten, wenn das Phasensignal PH₁ einen bestimmten Wert passiert, ist dann nicht möglich. Die Abtast- und Speichereinheit hat bereits einige Abtastungen mit dem Taktsignal, das die vorherige Phase hat, vorgenommen. Es gibt somit eine gewisse Verzögerung, bevor Abtastungen aus der Abtast- und Speichereinheit mit den richtigen Abtastmomenten ausgegeben werden. Das zeigt den Vorteil, wenigstens zwei Abtast- und Speichereinheiten zu haben.
Die zweite Aufgabe der Erfindung wird dadurch realisiert, dass die Vorrichtung zur Wiedergabe von auf einem Informationsträger aufgezeichneten Informationen mit der Bitdetektionsanordnung gemäß der Erfindung ausgerüstet ist.
Eine solche Vorrichtung umfasst allgemein des Weiteren:

einen Lesekopf, der in der Lage ist, Informationen vom dem Informationsträger zu lesen;
ein Verschiebemittel, das in der Lage ist, eine relative Verschiebung zwischen dem Informationsträger und dem Lesekopf zu bewirken;
eine Signalverarbeitungseinheit, die in der Lage ist, ein von dem Lesekopf kommendes Signal zu einem analogen Signal zu verarbeiten;
ein Kanaldecodierungsmittel, das in der Lage ist, das digitale Signal zu decodieren.

Die Vorrichtung zur Wiedergabe von Informationen auf einem Informationsträger ist in der Lage, eine Bitdetektionsanordnung zu verwenden, die einen Analog-Digital-Wandler mit einer relative langsamen Abtastrate aufweist.
Diese und weitere Aspekte der Bitdetektionsanordnung und der Vorrichtung zur Wiedergabe von Informationen gemäß der Erfindung gehen aus den folgenden Zeichnungen hervor und lassen sich mit Hilfe der folgenden Zeichnungen erkennen, in denen Folgendes zu sehen ist:
1 zeigt eine Ausführungsform der Bitdetektionsanordnung, die in der nicht vorveröffentlichten PCT-Anmeldung IB02/04486 beschrieben ist.
2a zeigt ein Beispiel des analogen Signals.
2b zeigt ein Signal, das die Kanalbitrate in dem Beispiel von 2a darstellt.
2c zeigt das Taktsignal C₂ in dem Beispiel von 2a.
2d zeigt das Ausgangssignal PH₂ in dem Beispiel von 2a.
3 zeigt ein Beispiel des verarbeiteten Signals in Bezug auf die Taktsignale C₁ und C₂.
4 zeigt eine Ausführungsform eines DPLL, der in der Lage ist, ein Phasensignal PH₂ auszugeben, das 8 Komponenten umfasst, die anzeigen, welche der 8 Abtastungen gültig ist.
5a zeigt ein Beispiel des Rückkopplungssignals in Bezug auf das verarbeitete Signal.
5b zeigt ein weiteres Beispiel des Rückkopplungssignals in Bezug auf das verarbeitete Signal.
6 zeigt mögliche Ausführungsformen der Bitdetektionsanordnung, die einen Frequenzdetektor und einen spannungsgesteuerten Oszillator umfasst.
7 zeigt eine Ausführungsform der Bitdetektionsanordnung, die ein Positionsbestimmungsmittel umfasst.
8a zeigt ein Beispiel des Ausgangssignals S₁ in Bezug auf die Abtastmomente des Taktsignals C₂, wo eine Abtastung vor einem Nulldurchgang vorgenommen wird.
8b zeigt ein Beispiel des Ausgangssignals S₁ in Bezug auf die Abtastmomente des Taktsignals C₂, wo eine Abtastung nach einem Nulldurchgang vorgenommen wird.
9 zeigt eine Ausführungsform der Bitdetektionsanordnung, wobei ein Umkehrmittel verwendet wird.
10a zeigt ein Beispiel der Phasendifferenz ΔP₁.
10b zeigt das Ausgangssignal PH₂ bei Verwendung des ersten Umkehrmittels im Fall der in 10a gezeigten Phasendifferenz ΔP₁.
10c zeigt ein Beispiel des Steuersignals im Fall der in 10a gezeigten Phasendifferenz ΔP₁.
11 zeigt die Beziehung zwischen maximal zulässigem Phasenjitter und der Phasendifferenz ΔP₁.
12a zeigt ein Beispiel des Taktsignals C_SH1.
12b zeigt ein Beispiel des analogen Signals mit Abtastmomenten in Bezug auf das Taktsignal C_SH1 von 13a.
12c zeigt ein Beispiel des Taktsignals C_SH2.
12d zeigt ein Beispiel des analogen Signals mit Abtastmomenten in Bezug auf das Taktsignal C_SH2 von 12c.
12e zeigt das Phasensignal PH₁, das den 12a bis 12d entspricht.
13 zeigt eine Ausführungsform der Bitdetektionseinheit der Bitdetektionsanordnung gemäß der Erfindung.
14 zeigt eine weitere Ausführungsform der Bitdetektionseinheit der Bitdetektionsanordnung gemäß der Erfindung.
15 zeigt eine Ausführungsform einer Vorrichtung zur Wiedergabe von Informationen, die mit einer erfindungsgemäßen Bitdetektionsanordnung ausgestattet ist.
In der Ausführungsform der Bitdetektionsanordnung, die in 1 gezeigt ist, wird das analoge Signal AS durch die Vorverarbeitungseinheit 1 in das verarbeitete Signal PrS umgewandelt. Der digitale Phasenregelkreis DPLL 2 verriegelt sich auf das verarbeitete Signal PrS und gibt ein Phasensignal PH₁ aus. Die Bitentscheidungseinheit gibt das digitale Signal DS und das Taktsignal C₃ unter Verwendung des Phasensignals PH₁, des Taktsignals C₁ und des Ausgangssignals S₁ aus. Der Taktteiler 4 erzeugt das Taktsignal C₁ durch Dividieren der Frequenz des Taktsignals C₂ durch einen Faktor n. Der Quantisierer 11 quantisiert die Amplitude des analogen Signals AS und gibt das resultierende Signal S₁ aus. Der Phasendetektor PD₁ 12 bestimmt die Phasendifferenz ΔP₁ zwischen dem Ausgangssignal S₁ und dem Taktsignal C₂ und speist das Ausgangssignal PH₂ in den ADC ein. Der ADC tastet dann das Ausgangssignal PH₂ mit einer Rate ab, die durch das Taktsignal C₁ gesteuert wird. Die Abtast- und Speichereinheit 31 tastet unter Verwendung des Taktsignals C_SH1 das Ausgangssignal S₁ ab, um binäre Abtastungen zu erhalten. Das Taktsignal C_SH1 ist in diesem Fall mit dem Taktsignal C₂ identisch. Am Ende eines Taktzyklus' des Taktsignals C₁ enthält die Abtast- und Speichereinheit 31 n Abtastungen. Die Bitentscheidungseinheit kann alle diese Abtastungen am Beginn des nächsten Zyklus' des Taktsignals C₁ ausgeben, oder sie gibt eine kleinere Auswahl dieser Abtastungen aus. Einige Abtastungen können verworfen werden.
In 2a ist das analoge Signal AS 5 zusammen mit einem Pegel 8 gezeigt. Im nächsten Beispiel ist eine Ausführungsform des Quantisierers 11 ein Schwellendetektor. Ein Schwellendetektor interpretiert Abtastungen als eine logische 1, wenn der Wert der Abtastung oberhalb eines zuvor festgelegten Pegels liegt, und als eine logische 0, wenn der Wert der Abtastung unter einem zuvor festgelegten Pegel liegt. Der Pegel 8, der in 2a gezeigt ist, ist der zuvor festgelegte Pegel. Die Abtastmomente des Taktsignals C₂ sind durch die Kreise 6 angedeutet. Die Abtastmomente der ursprünglichen Daten sind durch die Kreuze 7 angedeutet. In 2b zeigen die ansteigenden Flanken der Impulse die Abtastmomente entsprechend den Kreuzen 7 an, d. h. dieses Signal stellt die Kanalbitrate dar. Die ansteigenden Flanken der Impulse in 2c zeigen die Abtastmomente entsprechend den Kreisen 6 an, d. h. dieses Signal stellt das Taktsignal C₂ dar.
Die Kanalbits, die in dem analogen Signal AS von 2a enthalten sind, sind 1111 und 0001. Die Daten, welche die Abtast- und Speichereinheit nach dem Abtasten des Ausgangssignals S₁ enthält, sind 1111 1 0001. Es ist klar, dass ein einzelnes Kanalbit zweimal abgetastet wird. In diesem Fall kann das fünfte Bit, d. h. Abtastung_y=5, welche die Abtast- und Speichereinheit 31 enthält, verworfen werden.
Des Weiteren ist in 2d deutlich, dass das Ausgangssignal PH₂, das mit der durchgezogenen Linie angedeutet ist, eine relativ niedrige Frequenz im Vergleich zur Kanalbitrate hat. Der ADC 13 kann mit einer relativ niedrigen Rate abtasten. Das Ausgangssignal PH₂ rauscht aufgrund von Störungen in der Kanalbitrate, zum Beispiel wegen Jitter, Taktgeberabweichungen usw., und weil die Phasendifferenz ΔP₁ keinen exakt linearen Verlauf hat. Darum rauscht auch das verarbeitete Signal PrS, weil es eine abgetastete Version des Ausgangssignal PH₂ ist. Der digitale PLL 2 glättet das verarbeitete Signal PrS, um diese Störungen zu unterdrücken.
Wie aus den 2a to 2d zu ersehen ist, wird an einem ersten Punkt die Phasendifferenz zwischen dem Taktsignal C₂ und der Kanalbitrate so groß, dass ein einzelnes Kanalbit zweimal abgetastet wird. Dieser erste Punkt entspricht einem zweiten Punkt, an dem die Amplitude des Ausgangssignals PH₂ einen zuvor festgelegten Wert kreuzt. Weil der ADC 13 bei einem Taktzyklus abtastet, der n Mal langsamer ist als der Taktzyklus des Taktsignals C₂, ist es anhand des verarbeiteten Signals PrS nicht klar, welche der n Abtastungen, die die Abtast- und Speichereinheit 31 enthält, verworfen werden können. Wie jedoch in 3 gezeigt, kann das verarbeitete Signal PrS interpoliert werden, um Informationen darüber zu erhalten, welche Abtastung verworfen werden kann. Die erste Abtastung entsprechend der Interpolation, die größer ist als der zuvor festgelegte Pegel L, kann verworfen werden. Eine nächste Abtastung kann verworfen werden, die eine entsprechende Interpolation hat, die größer als das zweifache des zuvor festgelegten Wertes L ist. Wenn das verarbeitete Signal PrS an einem Punkt zu Null zurückkehrt, dann kreuzt natürlich das Kriterium für das Verwerfen der nächsten Abtastung den zuvor festgelegten Pegel L. In 3 sind C₁ und C₂ die Zyklen der entsprechende Taktsignale. Wenn die Ausführungsform des digitalen PLL 2 ein ähnliches Signal ausgibt wie das verarbeitete Signal PrS, dann kann anstelle des verarbeiteten Signals PrS auch das Phasensignal PH₁ verwendet werden. In diesem Fall kann die Interpolation durch die Bitdetektionseinheit 3 durchgeführt werden.
In 4 gibt der Phasendetektor 21 ein Phasendifferenzsignal ΔP₂ aus, das durch das integrierende Tiefpassfilter 22 gefiltert wird. Das gefilterte Signal FS wird in die Multiplikatoren 231 bis 238 eingespeist. Die multiplizierten Signale werden in die Summierer 241 bis 248 eingespeist. Die summierten Signale SUM₁ bis SUM₈ werden dann in den Trunkierer 25 eingespeist. Das summierte Signal SUM₈ wird durch den Trunkierer trunkiert und dann als das trunkierte Signal TrS in den Puffer 26 eingespeist. "Trunkieren" meint in diesem Zusammenhang das Rücksetzen aller Bits in einer Bitdarstellung des summierten Signals SUM₈, die signifikanter sind als k geringst-signifikante Bits in der Bitdarstellung. Wenn das summierte Signal SUM₈ von DTO_8 einen Wert von dezimal 83 hat, dann ist eine Bitdarstellung dieser Abtastung von 8 Bits gleich 0101 0011. Wenn k gleich 4 ist, dann ist die Abtastung des trunkierten Signals TrS gleich 0000 0011, was dezimal 3 darstellt. Das trunkierte Signal TrS wird durch das Taktsignal C₁ in den Puffer eingetaktet und als das Rückkopplungssignal FB für einen einzelnen Taktzyklus von C₁ ausgegeben. Das Rückkopplungssignal FB wird durch die Summierer 241 bis 248 zu den multiplizierten Signalen addiert. Des Weiteren wird die Phase des Rückkopplungssignals FB durch den Phasendetektor 21 mit der Phase des verarbeiteten Signals PrS verglichen. Das Phasensignal PH₁ enthält 8 Komponenten S₁V bis S₈V. Die Signale S₁V bis S₈V zeigen, welche der 8 Abtastungen in einem Moment gültig ist, der durch das Taktsignal C₁ angezeigt wird. Im Weiteren zeigt ein Wert 1 dieser Signale an, dass die entsprechende Abtastung gültig ist und in dem digitalen Signal DS ausgegeben werden kann.
Der DTO wird auf der Frequenz C₁ getaktet, was eine niedrigere Frequenz ist als C₂. Ein Problem entsteht, wenn ein steiler Übergang des DTO detektiert wird. Wegen des langsamen DTO-Taktes ist nicht bekannt, welches Bit im Schieberegister zu überspringen ist. Darum werden DTO-Werte interpoliert, um genauer zu bestimmen, wo der steile Übergang stattfand. Es werden zwei Verfahren der Interpolation besprochen.
Das erste Interpolationsverfahren verwendet eine NC2-Zahl von DTOs. Die Eingänge der DTOs werden mit 1 = NC2,2 = NC2,(NC2_j1) = NC2 multipliziert. Wenn ein DTO einen Überlauf feststellt, während der vorherige DTO nicht überläuft, so wird ein steiler Übergang detektiert, und das Bit, das dem steilen Übergang entspricht, muss übersprungen werden.
Das zweite Interpolationsverfahren verwendet eine Nachschlagetabelle. Wenn aufeinanderfolgende DTO-Werte bekannt sind und dazwischen ein steiler Übergang detektiert wird, so werden die beiden DTO-Werte zu einer Adresse für die Nachschlagetabelle kombiniert. Die Daten, die der Adresse entsprechen, zeigen an, welches Bit zu überspringen ist. Wenn der DTO seinen Maximalwert übersteigt, so bricht er ab und kehrt zu seinem negativsten Wert zurück. Ein steiler Übergang erfolgt nie exakt in einem C₂-Moment, so dass man entscheiden muss, ob das abgetastete Bit vor oder nach dem steilen Übergang übersprungen werden soll. Welches dieser beiden Bits übersprungen werden soll, ist irrelevant, weil beide Bits den gleichen Wert haben, wenn kein Phasenjitter vorliegt.
In 5a ist ein Beispiel des verarbeiteten Signals PrS, des Rückkopplungssignals FB und eines Signals, das die Kanalbitfrequenz darstellt, gezeigt, wobei n gleich 8 ist. Auf der horizontalen Achse sind Perioden des Taktsignals C₁ und des Taktsignal C₂ eingefügt. Das Rückkopplungssignal FB und das verarbeitete Signal PrS werden mit dem Taktsignal C₁ getaktet. Das Taktsignal C₂ ist zur Veranschaulichung aufgenommen. In diesem Beispiel hat das Taktsignal C₂ eine geringfügig höhere Frequenz als die Kanalbitfrequenz ChBf. Infolge dessen variiert das verarbeitete Signal PrS relativ langsam. Bei jedem Taktzeitraum des Taktsignals C₁ wird das Rückkopplungssignal FB gepuffert. Der Phasendetektor PD₂ 21 versucht, das Rückkopplungssignal FB mit dem verarbeiteten Signal PrS zu synchronisieren. Wenn das der Fall ist, dann ist die momentane Amplitude des Rückkopplungssignals FB im Wesentlichen gleich der Amplitude des verarbeiteten Signals PrS. Weil fast alle Abtastungen, die durch die Abtast- und Speichereinheit 31 erhalten werden, in dem digitalen Signal DS ausgegeben werden können, alternieren Bits k + 1 von anschließenden summierten Signalen SUM_x. Das bedeutet, dass das gefilterte Signal FS einen relativ hohen Wert hat. Wenn zum Beispiel Bit k + 1 einen dezimalen Wert von 256 darstellt, dann hat das gefiltere Signal FS einen Wert von ungefähr 250. Dies bewirkt ein Alternieren des Bits k + 1 von anschließenden summierten Signalen SUM_x, und die Signale S₁V bis S₈V haben einen Wert 1, was anzeigt, dass alle Abtastungen ausgegeben werden können.
In 5b ist die Kanalbitfrequenz wesentlich niedriger als die Kanalbit frequenz ChBf des in 5a gezeigten Beispiels. Dies bewirkt, dass sich das verarbeitete Signal PrS schneller ändert. Infolge dessen wird die Frequenz des Rückkopplungssignals FB kleiner, um das Rückkopplungssignal FB mit dem verarbeiteten Signal PrS zu synchronisieren. Das gefilterte Signal FS wird verringert, um die Frequenz des Rückkopplungssignals FB zu verringern. Das gefilterte Signal FS kann zum Beispiel einen Wert von 200 haben. An einem Punkt alterniert das Bit k + 1 von anschließenden summierten Signalen SUM_x nicht, und die entsprechende Abtastung wird nicht ausgegeben.
In der in 6 gezeigten Ausführungsform wird das Taktsignal C₂ durch den spannungsgesteuerten Oszillator VCO erzeugt. Der Frequenzdetektor erzeugt die VCO-Spannung als eine Funktion der Frequenz des Ausgangssignals PH₂ oder der Frequenz des verarbeiteten Signals PrS oder der Frequenz des Ausgangssignals S₁. Der spannungsgesteuerte Oszillator VCO und der Frequenzdetektor FD einer Ausführungsform, die mit der Frequenz des Ausgangssignals PH₂ oder des Ausgangssignals S₁ arbeitet, kann mittels analoger Elektronik implementiert werden. Der Frequenzdetektor FD einer Ausführungsform, die mit dem verarbeiteten Signal PrS arbeitet, wird vorzugsweise mit digitalen Schaltungen implementiert, weil das verarbeitete Signal PrS digital ist. Des Weiteren hängt die Beziehung zwischen der VCO-Spannung und der Frequenz des Eingangssignals des Frequenzdetektors FD von dem Signal ab, das als das Eingangssignal des Frequenzdetektor FD verwendet wird. Zum Beispiel hat das Ausgangssignal S₁ eine höhere Frequenz als das verarbeitete Signal PrS.
Das Positionsbestimmungsmittel LDM in 7 ist in der Lage, die Position des Nulldurchgangs des Ausgangssignals S₁ und die Position des Nulldurchgangs des Taktsignals C₂ zu bestimmen. Wenn, wie in 8a angedeutet, die Abtastung 6 unmittelbar vor dem Nulldurchgang des Ausgangssignals S₁ erfolgt, dann ist der Wert der Abtastung gleich 1. Das entsprechende Kanalbit 7 hat ebenfalls eine Wert 1, so dass die Abtastung den korrekten Wert hat. Wenn, wie in 8b angedeutet, die Abtastung 6 unmittelbar nach dem Nulldurchgang des Ausgangssignals erfolgt, dann ist der Wert der Abtastung gleich 0. Der Wert der Abtastung ist damit falsch und kann umgeschaltet werden. Das Positionssignal kann der Bitentscheidungseinheit anzeigen, diese Abtastung umzuschalten. Das Positionssignal kann beispielsweise ein Bitstrom mit der gleichen Frequenz wie das Taktsignal C₂ sein, aber mit dem Wert 0, wenn das entsprechende Bit vorzugsweise nicht umgeschaltet werden soll, und mit einem Wert 1, wenn das entsprechende Bit vorzugsweise umgeschaltet werden soll.
In 9 wird das Ausgangssignal PH₂ in einen Eingang des ersten Konvertierungsmittels 14 eingespeist. Das erste invertierte Signal CvS₁ wird in den Analog-Digital-Wandler ADC 13 eingespeist. Des Weiteren wird ein Steuersignal CS durch das erste Konvertierungsmittel 14 erzeugt. Das Steuersignal CS wird in das zweite Konvertierungsmittel 27 eingespeist. Das zweite Konvertierungsmittel 27 verwendet das Steuersignals CS, um die steilen Übergänge zurückzusetzen.
In 10a weist das Ausgangssignal PH₂ mehrere steile Übergänge auf. Zwischen Punkt P1 und Punkt P2, wie in 10b gezeigt, wird das Ausgangssignal PH₂ invertiert, wodurch die beiden steilen Übergänge an den Punkten P1 und P2 entfernt werden. Außerdem wird ein Steuersignal CS erzeugt, wie in 10c zu sehen ist. In diesem Beispiel enthält das Steuersignal CS Impulse an den steilen Übergängen. Das zweite Konvertierungsmittel 27 arbeitet in einer ähnlichen Weise.
Der maximal zulässige Phasenjitter bei der in D1 beschriebenen Bitdetektionsanordnung als Funktion der Phasendifferenz ΔP₁ ist in 11 gezeigt. Bei einer Phasendifferenz ΔP₁ von 0 Grad beträgt der maximal zulässige Phasenjitter 180 Grad. Wenn die Phasendifferenz ΔP₁ 180 Grad beträgt, dann ist der maximal zulässige Phasenjitter 0 Grad.
In 12a ist ein Beispiel des Taktsignals C_SH1 gezeigt. Die entsprechenden Abtastmomente in Bezug auf das analoge Signal AS ist durch die Kreuze 101 in 12b angedeutet. Die optimalen Abtastmomente sind durch die Kreise 100 angedeutet. Das Phasensignal PH₁, das die Phasendifferenz zwischen dem Taktsignal C₂ und dem Ausgangssignal S₁ anzeigt, ist in 12e gezeigt. In diesem Beispiel hat das Taktsignal C_SH1 eine Phase gleich der Phase des Taktsignals C₂. Wie an den Kreuzen 101 in 12b zu erkennen ist, sind die ersten wenigen Abtastmomente, die durch das Taktsignal C_SH1 vorgegeben werden, weit davon entfernt, optimal zu sein. Genauer gesagt, besteht ein großes Risiko von Bitfehlern. Ein geringer Phasenjitter führt bereits zu Bitfehlern. Wenn das Phasensignal PH₁ zwischen 90 und 180 Grad liegt, dann können die Abtastmomente, die durch das Taktsignal C_SH1 vorgegeben werden, bei Vorliegen von Phasenjitter mit einer höheren Eintrittswahrscheinlichkeit zu Bitfehlern führen. Das gilt auch, wenn das Phasensignal PH₁ zwischen –90 und –180 Grad liegt. In beiden Fällen liegt die Phasendifferenz zwischen dem Taktsignal C₂ und dem Ausgangssignal S₁ zwischen 90 und 180 Grad, aber in einem Fall geht das Taktsignal C₂ dem Ausgangssignal S₁ voran, und in dem anderen Fall ist das Taktsignal C₂ verzögert. Wenn das Phasensignal PH₁ zwischen –90 und 90 Grad liegt, so sind die Abtastmomente, die durch das Taktsignal C_SH1 vorgegeben werden, nahe bei optimal.
Das Taktsignal C_SH2 in 12d hat eine Phasendifferenz in Bezug auf das Taktsignal C_SH1 von 180 Grad. In 12d sind die Abtastmomente, die durch das Taktsignal C_SH2 vorgegeben werden, durch die Kreuze 102 angedeutet. Die ersten wenigen Abtastmomente sind nahe bei optimal. Wenn das Phasensignal PH₁ zwischen 90 und 180 Grad oder zwischen –90 und –180 Grad liegt, so sind die Abtastmomente, die durch das Taktsignal C_SH2 vorgegeben werden, nahe bei optimal. Wenn das Phasensignal PH₁ im Bereich von –90 und 90 Grad liegt, dann sind diese Abtastmomente weit davon entfernt, optimal zu sein, und es könnte zu Bitfehlern kommen.
Um die Bitfehler in Gegenwart von Phasenjitter zu vermeiden, ist die Bitentscheidungseinheit der erfindungsgemäßen Bitdetektionsanordnung mit wenigstens zwei Abtast- und Speichereinheiten versehen. Ein Beispiel einer Ausführungsform der Bitentscheidungseinheit ist in 13 gezeigt. Hier umfasst die Bitentscheidungseinheit 3 die Abtast- und Speichereinheiten SH₁ bis SH_x, wobei x eine ganze Zahl größer als Eins ist. Die elementarste Ausführungsform umfasst zwei Abtast- und Speichereinheiten, SH₁ und SH₂. Je nach dem Wert des Phasensignals PH₁ werden Abtastungen einer der Abtast- und Speichereinheiten SH₁ bis SH_x als das digitale Signal DS ausgegeben. Die Ausgabeeinheit 40 wählt eine der Abtastungen 41, die von den Abtast- und Speichereinheiten SH₁ bis SH_x kommen, in Abhängigkeit von dem Phasensignal PH₁ aus. Die Ausgabeeinheit 40 wählt die Abtastungen so aus, dass sie Abtastung für Abtastung in Abhängigkeit von dem augenblicklichen Wert des Phasensignals PH₁ ausgibt. Das kann bedeuten, dass beispielsweise die ersten beiden auszugebenden Abtastungen von der Abtast- und Speichereinheit SH, genommen werden, die nächsten beiden Abtastungen von der Abtast- und Speichereinheit SH₂ genommen werden, die nächsten drei Abtastungen von der Abtast- und Speichereinheit SH₁ genommen werden, und so weiter.
Eine weitere Ausführungsform der Bitentscheidungseinheit 3 gemäß der Erfindung ist in 14 gezeigt. Hier umfasst die Bitentscheidungseinheit zwei Abtast- und Speichereinheiten, SH₁ und SH₂. Die Taktsignale C_SH1 und C_SH2 werden durch die Taktsignalauswahleinheit CSU aus den Taktsignalen C_f1 bis C_fx ausgewählt. Die Frequenz der Taktsignale C_f1 bis C_fx ist identisch mit der Frequenz des Taktsignals C₂, aber die Phasen dieser Taktsignale unterscheiden sich voneinander. In Abhängigkeit von dem Wert des Phasensignals PH₁ werden die Taktsignale C_SH1 und C_SH2 jeweils mit einem der Taktsignale C_f1 bis C_fx verbunden. Eines der Taktsignale C_SH1 und C_SH2 wird mit dem Taktsignal verbunden, das die optimale Phase für den augenblicklichen Wert des Phasensignals PH₁ hat. Das andere Taktsignal (C_SH1 oder C_SH2) wird mit dem Taktsignal verbunden, das eine Phase hat, die für die nächste Region des Phasensignals PH₁ optimal ist. Was die nächste Region sein wird, lässt sich leicht vorhersagen. Das Phasensignal hat im Allgemeinen einen linearen Verlauf.
In 15 verschiebt das Verschiebungsmittel 200 den Informationsträger 100 relativ zum Lesekopf 300. Die Signalverarbeitungseinheit 400 wandelt ein Signal, das vom Lesekopf 300 kommt, in das analoge Signal AS um. Der Lesekopf 300 könnte zum Beispiel eine Lasereinheit und ein Detektor zum Detektieren eines Laserstrahls sein, der von der Oberfläche des Informationsträgers 100 zurückgeworfen wird. Der Detektor kann vier Teildetektionsbereiche enthalten. Die Signalverarbeitungseinheit 400 führt dann eine Summierungsoperation an den Signalen aus, die von den Teildetektionsbereichen kommen. Das analoge Signal AS wird anschließend durch die erfindungsgemäße Bitdetektionsanordnung 500 in das digitale Signal DS umgewandelt. Nach dieser Umwandlung decodiert das Kanaldecodierungsmittel 600 nunmehr das digitale Signal DS. Das digitale Signal DS kann beispielsweise ein FEM-codiertes Signal sein.
Die Bitdetektionsanordnung kann in einer Reihe von Anwendungen implementiert werden, und die Erfindung ist nicht auf die Implementierung in der Vorrichtung zur Wiedergabe von auf einem Informationsträger aufgezeichneten Informationen beschränkt. Die Bitdetektionsanordnung kann zum Beispiel auch in Kommunikationsanwendungen im Allgemeinen implementiert werden, beispielsweise in Telekommunikationsanwendungen. Es gibt heutzutage unzählige Anwendungen, die eine Biterkennungsfunktionalität benötigen. Besonders dann, wenn hohe Kommunikationsgeschwindigkeiten benötigt werden, wird die Bitdetektionsanordnung gemäß der Erfindung vorzugsweise angewendet, weil sie die an den A/D-Wandler gestellten Anforderungen verringert und trotzdem eine geringe Bitfehlerrate ermöglicht.

Claims

Bitdetektionsanordnung, die in der Lage ist, ein analoges Signal (AS), das eine Amplitude hat, in ein digitales Signal (DS) umzuwandeln, das eine Bitfolge darstellt, aus der das analoge Signal (AS) abgeleitet wird, umfassend: – einen Quantisierer (11), der in der Lage ist, ein Ausgangssignal (S₁) durch Quantisieren der Amplitude des analogen Signals (AS) zu erzeugen, und – einen Phasendetektor PD₁ (12), der in der Lage ist, eine Phasendifferenz (ΔP₁) zwischen dem Ausgangssignal (S₁) und einem ersten Taktsignal (C₂) zu bestimmen, und der in der Lage ist, ein Ausgangssignal (PH₂), das eine Amplitude hat, zu erzeugen, wobei die Amplitude des Ausgangssignals (PH₂) die Phasendifferenz (ΔP₁) angibt, – einen Analog-Digital-Wandler ADC (13), der in der Lage ist, ein verarbeitetes Signal (PrS) durch Abtasten des Ausgangssignals (PH₂) mit einer Abtastrate auszugeben, die durch ein zweites Taktsignal (C₁) gesteuert wird, das eine Frequenz hat, die gleich der Frequenz des ersten Taktsignals (C₂), geteilt durch einen Faktor n, ist, – einen digitalen Phasenregelkreis DPLL (2), der in der Lage ist, sich auf das verarbeitete Signal (PrS) zu verriegeln, und der in der Lage ist, mit Hilfe des zweiten Taktsignals (C₁) ein Phasensignal (PH₁) auszugeben, und – eine Bitentscheidungseinheit (3), die in der Lage ist, das digitale Signal (DS) und ein drittes Taktsignal (C₃) unter Verwendung des Phasensignals (PH₁), des zweiten Taktsignals (C₁) und des Ausgangssignals (S₁) auszugeben, umfassend eine Abtast- und Speichereinheit (SH₁), die in der Lage ist, das Ausgangssignal (S₁) unter Verwendung eines vierten Taktsignals (C_SH1), das eine Frequenz hat, die gleich der Frequenz des ersten Taktsignals (C₂) ist, abzutasten, und n Abtastungen, nämlich Abtastung_y=1 bis Abtastung_y=n, des Ausgangssignals (S₁) über einen Taktzeitraum des zweiten Taktsignals (C₁) zu speichern, wobei n der Teilungsfaktor des ersten Taktsignals (C₂) ist, wobei n eine ganze Zahl größer als eins ist, dadurch gekennzeichnet, dass die Bitentscheidungseinheit des Weiteren umfasst: – wenigstens eine zusätzliche Abtast- und Speichereinheit (SH₂). die in der Lage ist, das Ausgangssignal (S₁) unter Verwendung eines fünften Taktsignals (C_SH2) abzutasten, und wobei die Frequenz des fünften Taktsignals (C_SH2) gleich der Frequenz des vierten Taktsignals (C_SH1) ist und die Phase des fünften Taktsignals (C_SH2) sich wesentlich von der Phase des vierten Taktsignals (C_SH1) unterscheidet, und – eine Ausgabeeinheit zum Ausgeben von Abtastungen von entweder der Abtast- und Speichereinheit (SH₁) oder der zusätzlichen Abtast- und Speichereinheit (SH₂), wobei die Abtastungen der Abtast- und Speichereinheit (SH₁) ausgegeben werden, wenn das Phasensignal (PH₁) anzeigt, dass sich die Phasendifferenz (ΔP₁) in einer ersten Region befindet, und die Abtastungen der zusätzlichen Abtast- und Speichereinheit (SH₂) ausgegeben werden, wenn das Phasensignal (PH₁) anzeigt, dass sich die Phasendifferenz (ΔP₁) in einer zweiten Region befindet.
Bitdetektionsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Phasendifferenz zwischen dem vierten Taktsignal (C_SH1) und dem fünften Taktsignal (C_SH2) ungefähr 180 Grad beträgt und die Phase des vierten Taktsignals (C_SH1) ungefähr gleich der Phase des ersten Taktsignals (C₂) ist, und wobei in der ersten Region die Phasendifferenz (ΔP₁) zwischen 0 Grad und 90 Grad liegt und in der zweiten Region die Phasendifferenz (ΔP₁) zwischen 90 Grad und 180 Grad liegt.
Bitdetektionsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Bitentscheidungseinheit des Weiteren Abtast- und Speichereinheiten SH₃ bis SH_x umfasst, wobei die Abtast- und Speichereinheiten SH₁ bis SH_x jeweils durch Taktsignale C_SH1 bis C_x getaktet werden, wobei die Frequenz der Taktsignale C_SH2 bis C_SHx gleich der Frequenz des vierten Taktsignals (C_SH1) ist und die Phasen der Taktsignale C_SH1 bis C_SHx sich wesentlich voneinander unterscheiden, und dadurch, dass die Ausgabeeinheit dafür konfiguriert ist, Abtastungen der Abtast- und Speichereinheiten SH₁ bis SH_x auszugeben, wobei das Phasensignal (PH₁) in x Regionen unterteilt ist, wobei x die Anzahl der Abtast- und Speichereinheiten ist, und wobei die Ausgabeeinheit in der Lage ist, Abtastungen von der Abtast- und Speichereinheit auszugeben, die der Region entspricht, in der sich der momentane Wert des Phasensignals (PH₁) befindet.
Bitdetektionsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Bitdetektionseinheit des Weiteren eine Taktsignalauswahleinheit zum Ausgeben des vierten Taktsignals (C_SH1) und des fünften Taktsignals (C_SH2) umfasst, wobei die Taktsignalaus wahleinheit in der Lage ist, die Phasen des vierten Taktsignals (C_SH1) und des fünften Taktsignals (C_SH2) in Abhängigkeit vom augenblicklichen Wert des Phasensignals (PH₁) umzuschalten.
Bitdetektionsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass in die Taktsignalauswahleinheit die Taktsignale C_f1 bis C_fx eingespeist werden, die eine Frequenz aufweisen, die gleich dem ersten Taktsignal (C₂) ist, und wobei sich die Phasen der Taktsignale C_f1 bis C_fx voneinander unterscheiden, und wobei die Taktsignalauswahleinheit zwei der Taktsignale C_f1 bis C_fx in Abhängigkeit von dem Phasensignal (PH₁) als das vierte Taktsignal (C_SH1) und das fünfte Taktsignal (C_SH2) weiterleitet.
Vorrichtung zur Wiedergabe von auf einem Informationsträger aufgezeichneten Informationen, die mit der Bitdetektionsanordnung nach einem der vorangehenden Ansprüche ausgestattet ist.