CN1799198A - 用于再现信息的比特检测装置和设备 - Google Patents

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Abstract

在这里公开的是一种能够将某个幅度的模拟信号(AS)转换成数字信号(DS)的比特检测装置，其中所述数字信号(DS)表示的是一个能够从中导出该模拟信号(AS)的比特序列。所述比特检测装置具有相位检测器，该检测器对经过量化的模拟信号与时钟信号C2之间的相位差进行检测。该相位差则由AD转换器进行采样。当相位差是低频信号时，所述AD转换器可以在相对较低的速率上进行采样。经过采样的相位差馈送到数字PLL，所述数字PLL输出一个相位信号PH1。该相位信号和经过量化的模拟信号被用于重新创建数字信号(DS)。本发明的特征在于：比特检测单元还包括：至少一个附加采样保持单元SH2，该单元能够使用时钟信号CSH2来对输出信号S1进行采样，并且时钟信号CSH2的频率等于时钟信号CSH1的频率，而时钟信号CSH2的相位与时钟信号CSH1的相位则有很大差别，以及输出单元，该单元输出采样保持单元SH1或SH2的输出采样，其中采样保持单元SH1的采样是在相位信号PH1指示相位差ΔP1处于第一区域时输出的，并且附加采样保持单元SH2的采样是在相位信号PH1指示相位差ΔP1处于第二区域的时候输出的。这种处理的优点在于：在存在相位抖动的情况下减小出现比特误差的变化。

Description

用于再现信息的比特检测装置和设备
本发明涉及的是能将具有一个幅度的模拟信号转换成数字信号的比特检测装置，其中所述数字信号表示的是一个能够从中导出该模拟信号的比特序列，该装置包括：
-量化器，该量化器能够通过量化模拟信号幅度来产生输出信号S1，以及
-相位检测器PD1，该检测器能够确定输出信号S1与时钟信号C2之间的相位差ΔP1，并且能够产生某个幅度的输出信号PH2，其中PH2的幅度代表相位差ΔP1，
-模数转换器ADC，该转换器能够以某个受时钟信号C1控制的采样率来对输出信号PH2进行采样，以便输出一个已处理信号，其中该时钟信号C1的频率与时钟信号C2除以因数n所得到的频率相等，
-数字锁相环DPLL，该锁相环能够锁定这个已处理信号，并且能够使用时钟信号C1来输出一个相位信号PH1，以及
-比特判定单元，该单元能够使用相位信号PH1、时钟信号C1以及输出信号S1来输出数字信号以及时钟信号C3，并且包括采样保持单元SH1，其中所述采样保持单元SH1能够使用一个频率与时钟信号C2相等的时钟信号CSH1来对输出信号S1进行采样，并且能在时钟信号C1的一个时钟周期中保持输出信号的n个采样Samp1ey＝1～Sampley＝n，其中n是时钟信号C2的除法因数，并且n是大于1的整数。
本发明还涉及一种用于再现记录在信息载体上的信息并具有上述比特检测装置的设备。
从欧洲专利申请0342736中可以了解到这样一种比特检测装置，该装置通过使用预处理单元中的模数转换器ADC而将模拟信号转换成已处理信号。这样一来，已处理信号将会包含模拟信号采样。模数转换器ADC由时钟信号C1加以控制，其中该信号的频率约等于或是大于用来推导模拟信号的比特序列的比特率。在下文中，比特序列中的比特也称为信道比特。此外，在下文中还将模拟信号中的信道比特的比特率称为信道比特率或是信道比特频率。数字PLL能够输出相位信号PH1，该信号表示的是输出信号S1与时钟信号C2之间的相位差。比特判定单元能够确定与预定电平的相位信号PH1的第一交叉，并且能够使用已处理信号来确定在时间上紧邻第一交叉的模拟信号采样的正负号，从而输出数字信号。因此，在这种情况下，已处理信号将被用作开始段落中所述的信号S1。此外，比特判定单元还能输出与数字数据相同步的时钟信号C3。时钟信号C3是从相位信号PH1中导出的。该时钟信号C3被用于在正确的时刻时钟输出正确的比特。已知的比特检测装置还包括内插器，该内插器将会确定时钟信号Q的零交叉与已处理信号零交叉之间的相位差。依照该相位差，可以对已处理信号的相位进行校正，随后将其馈送到数字PLL。
很明显，模数转换器ADC必须以信道比特率所规定的速率来进行采样。随着对于信道比特率的需求的提升，模数转换器ADC也必须以提升的速率来进行采样。对已知的比特检测装置来说，该装置的缺陷在于不能以相对较高的信道比特率来处理模拟信号。此外，那些能够使用较高采样率来进行采样的模数转换器ADC具有相对较高的成本。同样，数字PLL运作时的速度是由信道比特率确定的，由此对于数字PLL的要求将会随着信道比特率的提升而提高。
在被称为D1并且先前尚未公开的PCT申请IB02/04486(PHN14.010)中，描述了比特检测装置的一个实施例。并且D1中描述的比特检测装置是以如下方式工作的。
如果时钟信号C2与输出信号S1的频差相对较小，那么相位检测器PD1的输出信号PH2具有相对较低的频率。因此，模数转换器ADC可以在相对较低的速率上进行采样，由此ADC可以相对简单和廉价。这样一来，与时钟信号C2相比，时钟信号C1可以具有较低的频率，实际上，时钟信号C1是通过将时钟信号C2的频率与因数n相除而从时钟信号C2中得到的。模数转换器ADC能够使用时钟信号C1来控制采样率，从而产生已处理信号。
量化器对模拟信号进行量化。通常使用的量化器是阈值检测器。该阈值检测器将模拟信号转换成数字信号。如果模拟信号高于预定阈值电平，那么输出信号S1的值为1。否则，输出信号的值为0。现在，采样保持单元可以对这些0和1进行采样。此外，相位检测器PD1可以采用数字方式来实现，这样做有很多优点，即相位检测器可易于扩缩，也就是说，它很容易随着不断变化的时钟脉冲而自动缩放。
比特判定单元能够使用相位信号PH1来产生相对信道比特而言同步的数字信号，由此能够使用时钟信号C1来输出数字信号。采样保持单元能够保持n个采样。该单元读出每一个周期的时钟信号C1，并且在每一个时钟信号C1的周期中存在n个周期的时钟信号CSH1。这n个采样包含了多个信道比特，这些比特的数量依赖于信道比特率与时钟信号C2的频率的比值。举例来说，如果时钟信号C2的频率近似等于信道比特频率，那么这n个采样包含了n个信道比特。如果时钟信号CSH1的频率是信道比特频率的一又二分之一倍，那么这n个采样包含了2n/3个信道比特。在具有该比值的情况下，如果n等于3，那么在3个采样中将会包含2个信道比特。
因此，一个采样有可能包括已经由其他采样表示的重复信道比特值。如果相位差超出预定值，那么相应采样将会是包含重复值的采样，并且比特判定单元可以决定不在数字信号中输出该采样。在下文中，对这种不输出采样所进行的判定也称为丢弃采样。由于已处理信号的幅度表示相位差，因此可以从已处理信号中确定所要丢弃的采样。此外，由于数字锁相环锁定已处理信号，因此也可以使用信号PH1来确定所要使用的采样以及所要丢弃的采样。在一开始，相位差及PH1的幅度可以从零开始。当幅度超出某个预定值时，这时可以丢弃相应采样。这个相应采样可以是与预定值交叉的时间点最为接近的采样。在交叉之后，在每次与多个预定值交叉的时候，都可以丢弃相应采样。
如果时钟信号C2的频率近似等于信道比特频率，那么已处理信号的频率相对较低。因此，PH1同样具有相对较低的频率。由于PH1的幅度只在时钟信号C1所确定的采样时刻才是已知的，因此必须确定与S1的采样相对应的PH1的幅度，例如通过内插n个采样时刻上的幅度来确定。这样将会导致产生在时钟信号C1的各个周期之间n个点上的PH1幅度。如果在这n个点中的某个点的PH1幅度超出预定值的若干倍，则可以丢弃S1的相应采样。
如果PH1的频率相对较低，那么PH1的幅度超出多个预定值的时刻相对稀少。这样将会导致几乎每个S1的采样全都输出到数字信号中。这种情况是理想结果，这是因为此时PH1的频率相对较低并且时钟信号C2的频率与信道比特率大致相等。如果这些频率完全相同，则输出所有采样。
如果PH1的频率相对较高，那么PH1的幅度超出预定值的若干倍的时刻相对频繁。这样会将数量较少的S1的采样输出到时钟信号C1的两个后续周期之间的数字信号中。
如果n等于1，那么模数转换器ADC会在与已知比特检测装置的模数转换器ADC相同的速率上进行采样。因此，当n等于1时，并未实现本发明的目的。馈送到数字锁相环DPLL以及比特判定单元的时钟信号并不一定是时钟信号C1。对已处理信号来说，满足奎斯特准则的时钟信号即可满足需要。由于时钟信号C2始终具有高于时钟信号C1的速率，因此对数字锁相环DPLL以及比特判定单元来说，时钟信号C2可用来替换时钟信号C1。
对D1中描述的比特检测单元而言，比特是必须丢弃的。这是因为采样频率时钟总要高于信道比特频率，由此将会导致过多的输出采样。因此，比特必须被丢弃。这种丢弃比特的方法能够正确地作用于对没有相位抖动的数据，但在出现抖动的时候则会产生比特误差。当采样时刻与比特判定时刻精确匹配时，这时将会允许最大相位抖动。当采样时刻正好处于两个比特判决时刻之间时，这时是不允许抖动的。
本发明的第一个目的是提供起始段落中描述的比特检测装置，其中在所述装置中，可允许相位抖动得到提升。
本发明的第二个目的是提供一种用于再现记录在信息载体上的信息的设备，其中该设备具有上述比特检测装置。
本发明地第一个目的是通过比特判定单元实现的，其中该单元还包括：
-至少一个附加采样保持单元SH2，该单元能够使用时钟信号CSH2来对输出信号S1进行采样，并且时钟信号CSH2的频率等于时钟信号CSH1的频率，而时钟信号CSH2的相位与时钟信号CSH1的相位则有很大差别，以及
-输出单元，用于输出采样保持单元SH1或SH2的输出采样，其中采样保持单元SH1的采样是在相位信号PH1指示相位差ΔP1处于第一区域时输出的，并且附加采样保持单元SH2的采样是在相位信号PH1指示相位差ΔP1处于第二区域的时候输出的。
依照本发明的比特检测装置具有至少两个用于对输出信号S1进行采样的采样保持单元，其中一个采样保持单元使用了时钟信号CSH1来采样输出信号S1，另一个采样保持单元则使用时钟信号CSH2来采样输出信号S1。时钟信号CSH1与CSH2具有相同频率，但是这些时钟信号的相位则是不同的。例如，时钟信号C2与输出信号S1之间的相位差可以是180度。如果相位信号PH1指示时钟信号C2与输出信号S1之间的相位差约为0度，那么采样保持单元的采样则是在受控于与时钟信号C2具有最小相位差的时钟信号的情况下输出的。举例来说，如果时钟信号CSh1与时钟信号CSH2具有相同相位，那么将会输出采样保持单元SH1的采样。这种情况下可以对时钟信号CSH2进行最佳选择，使之与时钟信号C2具有180度的相位差。然后，当相位信号PH1指示时钟信号C2与输出信号S1之间的相位差约为180度时，那么将会输出采样保持电路SH2的采样。这样做具有相位抖动可以更高但却仍旧不会出现比特误差的优点。此外，上述实例中的第一区域设定成0～90度，第二区域则设定成90～180度。
在比特检测装置的另一个实施例中，比特判定单元还包括采样保持单元SH3～SHx，其中采样保持单元SH1～SHx是通过时钟信号CSH1～Cx进行时钟同步的，并且其中时钟信号CSH2～CSHx的频率等于时钟信号CSH1的频率，时钟信号CSH1～CSHx的相位实际是互不相同的，而输出单元则被适配成输出采样保持单元SH1～SHx的输出采样，其中相位信号PH1分成了x个区域，x则是采样保持单元数目，此外，输出单元可以输出与相位信号PH1的当前值所在区域相对应的采样保持单元的输出采样。
这种处理具有能够更精确地对输出信号S1的采样进行采样、即最佳选择采样时刻的优点。如果只有两个采样保持单元，那么在采样时刻与最优采样时刻之间最大可以相差90度。这样将会导致可允许最大相位抖动减小。如果具有更多采样保持单元，那么可以对采样时刻进行选择，以使可允许的最大相位抖动相对于具有两个采样保持单元的实施例而言有所提升。
在依照本发明的比特检测装置的另一个实施例中，比特检测单元还包括用于输出时钟信号CSH1和时钟信号CSH2的时钟信号选择单元，其中该时钟信号选择单元能够根据相位信号PH1的当前值来改变时钟信号CSH1和CSH2的相位。
在这个实施例中，时钟信号CSH1和CSH2的相位可以发生变化，以使采样时刻相对于相位抖动而言是最佳的。例如，当相位信号PH1指示相位差ΔP1介于0与45度之间时，时钟信号CSH1的相位将被设定成22.5度，并且使用采样保持单元来进行采样。如果相位信号PH1指示相位差ΔP1介于45与90度之间，那么时钟信号CSH2将被设定成67.5度，并且使用保持单元SH1来进行采样。然后，对90～135度来说，时钟信号CSH1的相位设定为112.5度。一般来说，时钟信号CSH1的相位被设定在相位差ΔP1的当前区域的中间。时钟信号CSH2的相位可以预先设定，由此在相位信号PH1指示相位差ΔP1超过45度的时刻可以直接从采样保持单元SH1切换到采样保持单元SH2。
在另一个实施例中，其中为时钟信号选择单元馈送时钟信号Cf1～Cfx，这些信号的频率与时钟信号C2相等，时钟信号Cf1～Cfx的相位则互不相同，并且时钟信号选择单元根据相位信号PH1来传送时钟信号Cf1～Cfx中的两个信号，以此作为时钟信号CSH1和CSH2。在这个实施例中，时钟信号选择单元可以选择时钟信号Cf1～Cfx中的某个信号，从而非常容易地改变时钟信号CSH1和CSH2的相位。
与具有两个采样和保持单元不同，在这里也可以只提供一个采样保持单元，并且仍旧能够改变获取采样时的相位。在具有时钟信号选择单元的实施例中，对一个采样保持单元进行时钟同步的时钟信号的相位是根据相位信号PH1变化的。那么，直接在相位信号PH1传递某个值的采样时刻之间进行切换将是无法实现的。采样保持单元已经使用了先前相位的时钟信号来获取某些采样。因此，在以正确的采样时刻从采样保持单元中输出采样之前将会存在某些延迟。由此显示了具有至少两个采样保持单元的优点。
本发明的第二个目的是通过为用于再现记录在信息载体上的信息的设备提供依照本发明的比特检测装置来实现的。
一般来说，该设备还包括：
能够从信息载体中读取信息的读头；
能够在信息载体与读头之间引发相对位移的位移装置；
能够将来自读头的信号处理成模拟信号的信号处理单元；
能够解码数字信号的信道解码装置。
用于再现信息载体上的信息的设备能够使用具有采样率相对较慢的模数转换器的比特检测装置。
对依照本发明并用于再现信息的设备而言，从附图中可以清楚了解并阐明该设备中的比特检测装置的这些和其他方面，其中：
图1显示的是在先前尚未公开的PCT申请IB02/04486中描述的比特检测装置的实施例；
图2a显示的是模拟信号的实例；
图2b显示的是用于表示图2a的实例中的信道比特率的信号；
图2c显示的是图2a的实例中的时钟信号C2；
图2d显示的是图2a的实例中的输出信号PH2；
图3显示的是与时钟信号C1和C2相关的已处理信号的实例；
图4显示的是能够输出相位信号PH2的DPLL的实施例，其中该信号包含了用于指示所述8个采样中哪一个采样有效的8个分量；
图5a显示的是与已处理信号相关的反馈信号的实例；
图5b显示的是与已处理信号相关的反馈信号的另一个实例；
图6显示的是包含了频率检测器和压控振荡器的比特检测装置的可能实施例；
图7显示的是包含了位置确定装置的比特检测装置的实施例；
图8a显示的是与时钟信号C2的采样时刻相关的输出信号S1的实例，其中采样是在零交叉之前获取的；
图8b显示的是与时钟信号C2的采样时刻相关的输出信号S1的实例，其中采样是在零交叉之前获取的；
图9显示的是使用了反转装置的比特检测装置的实施例；
图10a显示的是相位差ΔP1的实例；
图10b显示的是在出现图10a所示的相位差ΔP1的情况下在使用第一反转装置时所得到的输出信号PH2；
图10c显示的是在出现图10a所示的相位差ΔP1的情况下的控制信号的实例；
图11显示的是最大可允许相位抖动与相位差ΔP1之间的关系；
图12a显示的是时钟信号CSH1的实例；
图12b显示的是具有与图13a的时钟信号CSH1有关的采样时刻的模拟信号的实例；
图12c显示的是时钟信号CSH2的实例；
图12d显示的是具有与图13c的时钟信号CSH2有关的采样时刻的模拟信号的实例；
图12e显示的是与图12a～12d相对应的相位信号PH1；
图13显示的是依照本发明的比特检测装置中的比特检测单元的实施例；
图14显示的是依照本发明的比特检测装置中的比特检测单元的另一个实施例；
图15显示的是用于再现信息并具有本发明的比特检测装置的设备的实施例。
在图1所示的比特检测装置的实施例中，模拟信号AS由预处理单元1转换成已处理信号PrS。数字锁相环DPLL2锁定已处理信号PrS并输出相位信号PH1。比特判定单元使用相位信号PH1、时钟信号C1以及输出信号S1来输出数字信号DS以及时钟信号C3。时钟除法器4则通过将时钟信号C2的频率与因数n相除来产生时钟信号C1。量化器11对模拟信号AS的幅度进行量化，并且输出合成信号S1。相位检测器PD112确定输出信号S1与时钟信号C2之间的相位差ΔP1，并且将输出信号PH2馈送到ADC。然后，ADC以受控于时钟信号C1的速率来采样输出信号PH2。采样保持单元31则使用时钟信号CSH1来采样输出信号S1，从而获取二进制采样。在这种情况下，时钟信号CSH1与时钟信号C2相同。在时钟信号C1的时钟周期末端，采样保持单元31将包含n个采样。比特判定单元可以在时钟信号C1的下一个周期开端输出所有这些采样，但是它也可以输出这些采样的一个较小选集。而某些采样则是可以丢弃的。
在图2a中，模拟信号AS 5是与电平8一起显示的。在接下来的实例中，量化器11的实施例是阈值检测器。如果采样值高于预定电平，那么该阈值检测器会将采样解译为逻辑1，如果采样值低于预定电平，则将其解译成逻辑0。图2a显示的电平8是预定电平。时钟信号C2的采样时刻由圆形6表示。原始数据的采样时刻则由十字交叉7表示。在图2b中，脉冲上升沿表示的是与十字交叉7相对应的采样时刻，也就是说，该信号表示信道比特率。在图2c中，脉冲上升沿表示的是与圆形6相对应的采样时刻，也就是说，该信号表示的是时钟信号C2。
图2a的模拟信号AS中包含的信道比特是11110001。在对输出信号S1进行采样之后，采样保持单元包含的数据是111110001。很明显，其中一个信道比特进行了两次采样。在这种情况下可以丢弃采样保持单元31所保持的第五个采样，即sampley＝5。
此外，在图2d中可以明显看出，与信道比特率相比，实线表示的输出信号PH2具有相对较低的频率。ADC 13可以在相对较低的速率上进行采样。而输出信号PH2则存在噪声，出现这种情况例如是因为抖动、主时钟变化等原因所导致的信道比特率干扰，此外还因为相位差ΔP1不是完全具有线性路线。这样一来，已处理信号PrS也会存在噪声，这是因为该信号是输出信号PH2的采样形式。而数字PLL2将会对已处理信号PrS进行平滑处理，以便抑制这些干扰。
从图2a～2d中可以看出，在第一个点，时钟信号C2与信道比特率之间的相位差很大，由此将一个信道比特采样了两次。所述第一个点对应于第二个点，在第二个点，输出信号PH2的幅度与预定值相交。由于ADC 13是在一个比时钟信号C2的时钟周期慢n倍的时钟周期上采样的，因此从已处理信号PrS中无法清楚了解采样保持单元31所包含的n个采样中的哪些采样可以被丢弃。然而如图3所示，通过内插已处理信号PrS，可以获取可丢弃采样的信息。与大于预定电平L的内插相对应的第一采样是可以丢弃的。对具有比预定值L大两倍的相应内插的下一个采样而言，该采样也是可以丢弃的。如果已处理信号在某些点归零，那么毫无疑问，用于丢弃下一个采样的判据是与预定电平L相交。在图3中，C1和C2是相应时钟信号周期。如果数字PLL 2的实施例输出的是一个作为已处理信号PrS的类似信号，那么也可以使用相位信号PH1来替换已处理信号PrS。在这种情况下，内插可以通过比特检测单元3来实施。
在图4中，相位检测器21输出的是经过对低通滤波器22积分而过滤的相位差信号ΔP2。已过滤信号FS馈送到乘法器231～238。相乘信号则馈送到加法器241～248。然后，总和信号SUM1～SUM8馈送到截取器25。求和信号SUM8由截取器进行截取，然后作为截取信号TrS馈送到缓存器26。在本文中，截取表示的是复位总和信号SUM8的比特表示中的所有比特，其中这些比特比比特表示中的k个最低有效比特位更为有效。如果DT0_8的总和信号SUM8具有十进制值83，那么这个8比特采样的比特表示是01010011。如果k等于4，那么截取信号TrS的采样等于00000011，这表示十进制值3。截取信号TrS由时钟信号Q时钟输入到缓存器中，并且作为C1的某个时钟周期的反馈信号FB而被输出。该反馈信号FB由加法器241～248添加给相乘信号。同样，相位检测器21会对反馈信号FB的相位与已处理信号PrS的相位进行比较。相位信号PH1包括8个分量S1V～S8V。并且信号S1V～S8V表示这8个采样中的哪些采样在时钟信号C1所表示的时刻有效。在下文中，这些信号的值1表示相应采样有效并且可以在数字信号DS中输出。
DTO是处于频率C1上的时钟并具有低于C2的频率。当检测到DTO的急剧转变的时候，这时将会出现一个问题。由于DTO时钟很慢，因此并不知道必须跳过移位寄存器中的哪个比特。这就是为什么要通过内插DTO值来更为精确地确定急剧转变位置的原因。接下来将对两种用于内插的方法进行论述。
第一种内插方法使用了数量为NC2的DTO。DTO的输入与1＝NC2，2＝NC2..(NC2j1)＝NC2相乘。当DTO检测到溢出但是先前DTO并未溢出时，一个急剧转变被检测到并且必须跳过与所述急剧转变相对应的比特。
第二种内插方法使用了查找表。当连续的DTO值已知并且在其间检测到急剧转变时，这两个DTO值将会合并成一个用于查找表的地址。与地址相对应的数据表示的是必须跳过哪个比特。当DTO超出其最大值时，该DTO执行截取并返回到其最大负值。急剧转变从不在某个C2的时刻上发生，因此必须在跳过急剧转变之前或之后所采样的比特之间做出选择。必须跳过这两个比特中的哪一个并不是相关的，这是因为在没有相位抖动时，这两个比特具有相同的值。
在图5a中显示了已处理信号PrS、反馈信号FB以及用于表示信道比特频率ChBf的信号的实例，由此n等于8。在水平轴上插入了时钟信号C1和时钟信号C2的周期。反馈信号FB和已处理信号PrS则与时钟信号C1保持时钟同步。时钟信号C1是为了说明目的而被包含的。在这个实例中，时钟信号C2的频率略高于信道比特频率ChBf。因此，已处理信号PrS的变化相对较慢。在时钟信号C1的每一个时钟周期中都会缓存反馈信号FB。相位检测器PD221则尝试将反馈信号FB与已处理信号PrS同步。如果出现这种情况，那么反馈信号FB的瞬间幅度基本上等于已处理信号PrS的幅度。由于采样保持单元31获取的几乎所有采样都可以在数字信号DS中输出，因此后续总和信号SUMx的第k+1个比特将会变动。这意味着已过滤信号FS具有相对较高的值。举例来说，如果第k+1个比特表示十进制值256，那么已过滤信号FS的值约为250。这样将会导致后续总和信号的第k+1个比特发生变动，并且信号S1V～S8V的值是1，由此表明可以输出采样。
在图5b中，信道比特频率ChBf基本上要低于图5a所示实例中的信道比特频率ChBf。这样将会导致已处理信号PrS变化更快。因此，反馈信号FB的频率将会降低，以使反馈信号FB与已处理信号PrS同步。此外，已过滤信号FS同样将会降低，以便减小反馈信号FB的频率。例如，已过滤信号FS的值可以是200。在某个点，后续总和信号SUMx的第k+1个比特并未变动，并且不会输出相应采样。
在图6描述的实施例中，时钟信号C2是由压控振荡器VCO产生的。频率检测器则产生VCO电压，其中该电压是输出信号PH2的频率、已处理信号PrS的频率或是输出信号S1的频率的函数。在使用了输出信号PH1或输出信号S1的频率的实施例中，压控振荡器VCO和频率检测器ED可以用模拟电子设备实现。在使用了已处理信号PrS的实施例中，由于已处理信号PrS是数字形式的，因此较为优选的是使用数字电路来实现频率检测器FD。此外，VCO电压与频率检测器FD的输入信号频率之间的关系取决于作为频率检测器FD的输入信号使用的信号。例如，输出信号S1的频率可以高于已处理信号PrS。
图7中的位置确定装置LDM能够确定输出信号S1的零交叉位置以及时钟信号C1的零交叉位置。如图8a所示，如果采样6是在输出信号S1的零交叉之前获取的，那么该采样的值为1。相应信道比特7同样具有值1，因此所述采样具有正确的值。如图8b所示，如果采样6是在输出信号的零交叉之后获取的，那么采样值为0。因此，采样值是不正确的并且是可以翻转(toggled)的。该位置信号可以向比特判定单元发出指示，以便翻转这个采样。此外，举例来说，该位置信号可以是一个与时钟信号C2具有相同频率的比特流，但是如果较为优选的是不翻转相应比特，那么该信号的值为0，如果较为优选的是翻转相应比特，那么该信号的值为1。
在图9中，输出信号PH2将会馈送到第一转换装置14的输入端。第一反转信号CvS1则馈送到模数转换器ADC 13。此外，第一转换装置14将会产生一个控制信号CS。这个控制信号CS则馈送到第二转换装置27。而第二转换装置27则使用控制信号CS来拖延急剧转变。
在图10a中，输出信号PH2显现出了若干处急剧转变。如图10b所示，在点P1与点P2之间，输出信号PH2将会反转，由此消除点P1和P2上的两处急剧转变。此外，在图10c中可以看出，在这里将会产生控制信号CS。在这个实例中，控制信号CS包含了处于急剧转变中的脉冲。并且第二转换装置27也是以相似方式工作的。
在图11中显示了与D1中描述的比特检测装置相结合的最大可允许相位抖动，作为相位差ΔP1的函数。对大小为0度的相位差ΔP1来说，最大可允许相位抖动是180度。当相位差是180度时，最大可允许的相位抖动是0度。
在图12a中显示了时钟信号CSH1的一个实例。相对于模拟信号DS来说，相应采样时刻是由图12b中的十字交叉101表示的。最优采样时刻是由圆形100表示的。在图12e中显示了用于表示时钟信号C2与输出信号S1之间相位差的相位信号PH1。在这个实例中，时钟信号CSH1的相位与时钟信号C2的相位相等。通过图12b中的十字交叉101可以看出，时钟信号CSH1所指示的前几个采样时刻远离最优情况。实际上，这其中出现比特误差的可能性很大。并且少量相位抖动将会导致比特误差。如果相位信号PH1介于90度与180度之间，那么在存在相位抖动的情况下，时钟信号CSH1指示的采样时刻会以较高的出现概率来给出比特误差。如果相位信号PH1介于-90与-180度之间，这种情况同样是成立的。在这两种情况下，时钟信号C2与输出信号S1之间的相位差介于90度与180度之间，但是在其中一种情况下，时钟信号C2领先于输出信号S1，并且在另一种情况下，时钟信号C2是滞后的。如果相位信号PH1介于-90与90度之间，那么时钟信号CSH1指示的采样接近最佳情况。
相对于时钟信号CSH1而言，图12d中的时钟信号CSH2具有180度的相位差。在图12d中，时钟信号CSH2指示的采样时刻是由十字交叉102表示的。前几个采样时刻接近最佳情况。如果相位信号PH1介于90与180度或是-90与-180度之间，那么时钟信号CSH2指示的采样时刻接近于最佳情况。如果相位信号PH1处在-90与90度的范围以内，那么这些采样时刻将会远离最佳情况，并且有可能出现比特误差。
在存在相位抖动的情况下，为了避免出现比特误差，依照本发明的比特检测装置的比特判定单元配备了至少两个采样保持单元。在图13中显示了比特判定单元实施例的一个实例。在这里，比特判定单元3包括采样保持单元SH1～SHx，其中x是大于1的整数。最基本的实施例包括两个采样保持单元SH1和SH2。依据相位信号PH1的值，采样保持单元SH1～SHx中其中一个单元的采样是作为数字信号DS输出的。输出单元40根据相位信号PH1而从来自采样保持单元SH1～SHx的采样41中选择一个采样。输出单元40根据相位信号PH1的当前值来选择采样，以便一个采样一个采样地输出。举例来说，这意味着将要输出的前两个采样是从采样保持单元SH1获取的，接下来的两个采样来自采样保持单元SH2，并且接下来的三个采样来自采样保持单元SH1，依此类推。
在图14中显示了依照本发明的比特判定单元3的另一个实施例。在这里，比特判定单元包括两个采样保持单元SH1和SH2。时钟信号CSH1和CSH2是由时钟信号选择单元CSU从时钟信号Cf1～Cfx中选出的。时钟信号Cf1～Cfx的频率等于时钟信号C2的频率，但是这些时钟信号的相位则互不相同。依据相位信号PH1的值，时钟信号CSH1以及CSH2各自接于时钟信号Cf1～Cfn的其中一个。时钟信号CSH1和CSH2中的一个信号接于具有相位信号PH1的当前值的最佳相位的时钟信号。另一个时钟信号(CSH1或CSH2)则接于具有相位信号PH1的下一个区域的最优相位的时钟信号。所述下一个区域的内容是很容易预测的。相位信号通常是直线前进的。
在图15中，位移装置200会使信息载体100相对于读头300发生位移。信号处理单元400将来自读头300的信号转换成模拟信号AS。举例来说，读头300可以是激光单元以及用于对信息载体100的表面所反射的激光束进行检测的检测器。该检测器可以包括四个子检测区域。然后，信号处理单元400对来自子检测区域的信号执行加法运算。随后，本发明的比特检测装置500将模拟信号AS转换成数字信号DS。在经过转换之后，信道解码装置600进一步解码数字信号DS。其中举例来说，该数字信号DS可以是EFM编码信号。
比特检测装置可以在多种应用中实施，并且本发明并不局限于在用于再现记录在信息载体上的信息的设备中实施。举例来说，一般来说，所述比特检测装置也可以在通信应用中实施，例如电信应用。当今存在着无数需要比特检测功能的应用。特别地，在需要很高通信速度的时候，较为优选的是使用依照本发明的比特检测装置，因为该装置放宽了对于模/数转换器的要求，并且仍旧具有很低的误比特率。

Claims (6)

1.一种能够将具有一个幅度的模拟信号(AS)转换成数字信号(DS)的比特检测装置，其中所述数字信号(DS)表示的是一个能够从中导出该模拟信号(AS)的比特序列，该装置包括：
-量化器(11)，该量化器能够通过量化模拟信号(AS)的幅度来产生一个输出信号S1，以及
-相位检测器PD1(12)，该检测器能够确定输出信号S1与时钟信号C2之间的相位差ΔP1，并且能够产生具有一个幅度的输出信号PH2，其中PH2的幅度代表相位差ΔP1，
-模数转换器ADC(13)，该转换器能够以一个受时钟信号C1控制的采样率来对输出信号PH2进行采样，以便输出一个已处理信号(PrS)，其中时钟信号C1的频率与时钟信号C2除以因数n所得到的频率相等，
-数字锁相环DPLL(2)，该锁相环能够锁定所述已处理信号(PrS)，并且能够使用时钟信号C1来输出一个相位信号PH1，以及
-比特判定单元(3)，该单元能够使用相位信号PH1、时钟信号C1以及输出信号S1来输出数字信号(DS)以及时钟信号C3，并且包括一个采样保持单元SH1，其中所述采样保持单元SH1能够使用一个频率与时钟信号C2相等的时钟信号CSH1来对输出信号S1进行采样，并且能在时钟信号C1的一个时钟周期中保持输出信号S1的n个采样Sampley＝1～Sampley＝n其中n是时钟信号C2的除法因数，并且n是大于1的整数，其特征在于所述比特判定单元还包括：
-至少一个附加采样保持单元SH2，该单元能够使用时钟信号CSH2来对输出信号S1进行采样，并且时钟信号CSH2的频率等于时钟信号CSH1的频率，而时钟信号CSH2的相位与时钟信号CSH1的相位则有很大差别，以及
-输出单元，用于输出采样保持单元SH1或SH2的输出采样，其中采样保持单元SH1的采样是在相位信号PH1指示相位差ΔP1处于第一区域时输出的，并且附加采样保持单元SH2的采样是在相位信号PH1指示相位差ΔP1处于第二区域的时候输出的。
2.权利要求1的比特检测装置，其特征在于：时钟信号CSH1与时钟信号CSH2之间的相位差约为180度，并且时钟信号CSH1的相位约等于时钟信号C2的相位，其中在第一区域中，相位差ΔP1介于0度与90度之间，在第二区域中，相位差ΔP1介于90度与180度之间。
3.权利要求1或2的比特检测装置，其特征在于：比特判定单元还包括采样保持单元SH3～SHx，其中采样保持单元SH1～SHx是通过时钟信号CSH1～Cx进行时钟同步的，并且其中时钟信号CSH2～CSHx的频率等于时钟信号CSH1的频率，时钟信号CSH1～CSHx的相位基本上是互不相同的，而输出单元则被适配成输出采样保持单元SH1～SHx的输出采样，其中相位信号PH1被分成了x个区域，x则是采样保持单元数目，并且输出单元能够输出与相位信号PH1的当前值所在区域相对应的采样保持单元的输出采样。
4.权利要求1的比特检测装置，其特征在于：比特检测单元还包括用于输出时钟信号CSH1和时钟信号CSH2的时钟信号选择单元，其中该时钟信号选择单元能够根据相位信号PH1的当前值来改变时钟信号CSH1和CSH2的相位。
5.权利要求4的比特检测装置，其特征在于：为时钟信号选择单元馈送时钟信号Cf1～Cfx，该时钟信号Cf1～Cfx的频率与时钟信号C2相等，时钟信号Cf1～Cfx的相位则互不相同，并且时钟信号选择单元根据相位信号PH1来传送时钟信号Cf1～Cfx中的两个信号，以此作为时钟信号CSH1和CSH2。
6.一种用于再现记录在信息载体上的信息的设备，其中该设备具有前述任何一个权利要求中所述的比特检测装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579863B2 (en) 2007-02-06 2009-08-25 Realtek Semiconductor Corp. Circuit and method for reducing pin count of chip
CN101246385B (zh) * 2007-02-12 2011-01-26 瑞昱半导体股份有限公司 组态设定电路及其方法
CN105684314A (zh) * 2013-07-01 2016-06-15 Ess技术有限公司 使用fir滤波器对固定模式抖动的抑制
CN105788027A (zh) * 2016-03-17 2016-07-20 中车株洲电力机车有限公司 一种事件记录装置及其记录方法
CN109213703A (zh) * 2017-06-30 2019-01-15 华为技术有限公司 一种数据检测方法及数据检测装置
CN111930271A (zh) * 2020-09-27 2020-11-13 深圳市汇顶科技股份有限公司 触控芯片、触控检测信号的处理方法和电子设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4150049B2 (ja) * 2006-08-03 2008-09-17 株式会社東芝 集積回路、その自己診断方法、およびその集積回路を具備する光ディスク装置
US8027114B1 (en) * 2008-06-02 2011-09-27 Marvell International Ltd. Spiral servo detection with phase-locked loop (PLL)
JP5684076B2 (ja) * 2011-09-06 2015-03-11 株式会社日立製作所 アナログデジタル変換器及び無線受信機
EP3054929B1 (en) * 2013-10-07 2020-08-05 Impax Laboratories, LLC Muco-adhesive, controlled release formulations of levodopa and/or esters of levodopa and uses thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912729A (en) * 1988-05-16 1990-03-27 U.S. Philips Corporation Phase-locked-loop circuit and bit detection arrangement comprising such a phase-locked-loop circuit
JPH02166919A (ja) * 1988-12-21 1990-06-27 Hitachi Ltd ディジタルｐｌｌ方式
JPH0380644A (ja) * 1989-08-23 1991-04-05 Anritsu Corp デジタル位相同期回路
JP3040319B2 (ja) * 1994-10-14 2000-05-15 忠光 入谷 周波数シンセサイザ
JPH08167841A (ja) * 1994-12-13 1996-06-25 Pioneer Electron Corp ディジタルｐｌｌ回路
KR0186138B1 (ko) * 1995-12-23 1999-04-15 구자홍 디지탈 디스크의 데이타 재생장치
JP3707711B2 (ja) * 1997-05-20 2005-10-19 松下電器産業株式会社 再生クロック抽出装置
JP3109465B2 (ja) * 1997-12-04 2000-11-13 日本電気株式会社 ディジタルｐｌｌ回路及び信号再生方法
KR100604103B1 (ko) * 1997-12-22 2006-07-26 코닌클리케 필립스 일렉트로닉스 엔.브이. 출력 시간축 교정기
EP0962053B1 (en) * 1997-12-22 2003-05-21 Koninklijke Philips Electronics N.V. Time-discrete phase-locked loop
JP2001230765A (ja) * 2000-02-17 2001-08-24 Fujikura Ltd クロック信号抽出回路
JP4526194B2 (ja) * 2001-01-11 2010-08-18 ルネサスエレクトロニクス株式会社 オーバーサンプリングクロックリカバリ方法及び回路
US7430239B2 (en) * 2001-11-30 2008-09-30 Koninklijke Philips Electronics N.V. Bit-detection arrangement and apparatus for reproducing information
CN1235217C (zh) * 2001-12-26 2006-01-04 日本胜利株式会社 重放装置
JP3804650B2 (ja) * 2003-10-02 2006-08-02 日本電気株式会社 デジタルｐｌｌ回路およびこれを用いた情報記録装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579863B2 (en) 2007-02-06 2009-08-25 Realtek Semiconductor Corp. Circuit and method for reducing pin count of chip
CN101246385B (zh) * 2007-02-12 2011-01-26 瑞昱半导体股份有限公司 组态设定电路及其方法
CN105684314A (zh) * 2013-07-01 2016-06-15 Ess技术有限公司 使用fir滤波器对固定模式抖动的抑制
CN105684314B (zh) * 2013-07-01 2018-10-19 Ess技术有限公司 使用fir滤波器对固定模式抖动的抑制
CN105788027A (zh) * 2016-03-17 2016-07-20 中车株洲电力机车有限公司 一种事件记录装置及其记录方法
CN109213703A (zh) * 2017-06-30 2019-01-15 华为技术有限公司 一种数据检测方法及数据检测装置
CN109213703B (zh) * 2017-06-30 2021-12-14 华为技术有限公司 一种数据检测方法及数据检测装置
CN111930271A (zh) * 2020-09-27 2020-11-13 深圳市汇顶科技股份有限公司 触控芯片、触控检测信号的处理方法和电子设备
CN111930271B (zh) * 2020-09-27 2021-01-22 深圳市汇顶科技股份有限公司 触控芯片、触控检测信号的处理方法和电子设备

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Publication number Publication date
US20070008204A1 (en) 2007-01-11
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