JPH0380644A - デジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期時間の短縮を図るためのデジタル位相同期
回路に関する。

〔従来の技術〕

一般に未知の周波数、位相の入力信号に対し、これと同
期した信号を再生するには第４図のような位相同期ルー
プが用いられる。以下第４図について説明すると、位相
検波器ＩＯは入力信号と再生した同期信号の位相差に比
例した電圧を発生し、電圧制御発振器１１は制御電圧に
比例した周波数の信号を発生する。このループは入力信
号の周波数と電圧制御発振器１１の周波数が一致するよ
うに働き、その時の互いの位相差は直流増幅器１２の増
幅度を大きくすることによって小さくなる。又入力信号
に含まれる雑音成分はローパスフィルタ１３のフィルタ
の帯域幅まで小さくなる。

入力信号がデジタルクロックである時は、このループは
すべてデジタル素子で構成できる。二の例を第５図に示
す。第５図について説明すると位相検波器６は人力クロ
ックと再生クロックを比較して位相が進みか遅れかのパ
ルスを出力する。パルスカウンタマはこの進みか遅れか
のパルスをカウントし、一定値を越えたら削除又は付加
パルスを出力する。クロックコントローラ８はこの削除
または付加パルスに応じて基準クロックから１クロツク
削除（特開昭５７−４４３２６号公報）又はｌクロック
付加（特開昭５７−４４３２７号公報）する。分周器９
はそのクロック削除又は付加された基準クロックを分周
してリップルをとり、再生クロックを作る。第５図の回
路はこのようにして入力クロックと同期した再生クロッ
クをつくり出すものである。

一般にこのような回路はＤＰＬＬ　（Ｄｉｇｉｔａｌ　
ＰｈａｓｅＬｏｃｋｅｄ　Ｌｏｏｐ）回路と呼ばれる。

〔発明が解決しようとする課題〕 しかしながら、一般に第４図、第５図のような帰還ルー
プ系では位相検波器の零出力点における同期不安定のた
めに、同期時間が長くかかる欠点がある。

例えば、第５図のＤＰＬＬ回路では人力クロックと再生
クロックの位相差が９０度以上の時は最初位相差が１８
０度で同期する方向へ向かい、次に零度で同期する方向
へ向かう。従って初期位相差が９０度以下の時に比べ、
同期時間が３倍程度長くなる。

そのため、複数チャンネルのデータを順次走査し復調す
る場合、同期時間が長いと、全チャンネルの走査時間が
長くなってしまう。又、１２００ボー２４００ボー、４
８００ボー等の複数ボーレイトの切り換え可能な同期検
波の復調器においては、例えば同期のために伝送された
データの１０％相当の時間が必要であるとすると、読み
取れるデータが全体の９０％となりデータの転送効率が
低下する。

本発明はこのような事情に鑑みてなされたものであり、
入力クロックと再生クロックとの位相差を検出し、所定
値以下のときは再生クロックの位相を反転させる回路を
設けることにより、常に同期時間が短くなるようにする
ためのデジタル位相同期回路を提供することを目的とす
る。

〔課題を解決するための手段〕

上記課題を解決するために本発明のデジタル位相同期回
路においては、従来のデジタル位相同期回路（第５図）
に位相反転器５を付加したものである（第１図）。

つまり、位相反転器５としてＥＸ−ＯＲ回路を用いるこ
とができ、クロックコントローラ８の再生クロックを所
定のときに制御信号ａにより反転して位相検波器６に入
力する。そして制御信号ａを出力するため位相反転器５
から出力した再生クロックと入力クロックの排他曲論、
連相をとり位相を比較することにより同期確立を検出す
る位相比較器ｌと、位相比較器１の出力値が設定された
所定値以下になった時に制御信号をを発生するコンパレ
ータ３と、制御信号をを受けるたびに出力の状態が反転
し制御信号ａを出力するフリップフロップ４とを備えた
ものである。

〔作用〕

このように構成されたデジタル位相同期回路によれば、
再生クロックと入力クロックの位相差が所定以上のとき
、再生クロックを反転させて、再生クロックと入力クロ
ックの同期をとるので、同期の時間短縮が図れ、複数チ
ャンネルの走査時間が短縮し、データの転送効率が向上
する。

〔実施例〕

以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のデジタル位相同期回路を示すブロック
図である。本実施例は従来例である第５図に、位相の反
転時を判定するための位相判定手段として位相比較器１
、積分器２、コンパレータ３とフリップフロップ４を備
え、その出力により再生クロックを反転する位相反転器
５を備えたものである。

以下、動作を説明する。位相比較器１で入力クロックの
位相と位相反転器５の出力の再生クロックの位相を比較
し位相差に比例した電圧を出力する。その出力のばらつ
きを少なくするため積分器２でその出力を積分する。コ
ンパレータ３は積分器２の出力と所定電圧を比較して積
分器２の出力が所定電圧より下がった時、制御信号すの
パルスを出力する。フリップフロップ４は制御信号すの
パルスによって状態が反転し、位相反転器５はフリップ
フロップ４の出力である制御信号ａに応して分周器９か
ら出力された再生クロックの位相を反転するものである
。位相比較器１の出力は位相差に応じて第２図のように
なっている。従ってＡ点の電圧（所定電圧）をｖ２より
やや下がった値に設定する。そのため第３図に示すよう
に入力クロックと位相反転器５の出力の再生クロック間
に９０度以上の位相差があることを検出して分周器９か
ら出力された再生クロックを反転させることができる。

すると入力クロックと位相反転器５の出力の再生クロッ
クとの位相差は９０度以下となり、ループは位相差零度
になる方向へ向かい短期間に同期が確立する。

なお、入力クロソク内の雑音成分が増加すると、同期状
態においても雑音の影響で、位相比較器の出力が位相反
転を行う電圧レベルに達する場合がある。つまり積分器
２は位相比較器の出力の雑音によるばらつきを抑えるた
め必要であり、入力クロノク内の雑音成分がない状態で
の使用においては必要がない。

また、入力クロックによっては分周器９は必要がなく、
位相反転器５は直接クロックコントローラ８から再生ク
ロックを入力してもよい。

また、使用する素子としては、位相比較器１、位相反転
器５はＥＸ−ＯＲ、フリップフロップ４はＤ型フリップ
フロップ、積分器２はコンデンサと抵抗、コンパレータ
３は汎用コンパレータ等、各々簡単な素子の組合わせで
構成することができる。

実施例では、位相反転器５として　ＥＸ−ＯＲを採用し
て説明したが、同様の機能をもつ論理回路も採用できる
。

〔発明の効果〕

以上説明したように本発明のデジタル位相同期回路によ
れば、従来のデジタル位相同期回路にクロックコントロ
ーラの再生クロックを制御信号ａにより所定のときに反
転して位相検波器に入力する位相反転器を備え、その制
御信号ａを出力するため位相反転器から出力した再生ク
ロックと入力クロックの排他的論理和をとり位相を比較
することにより同期確立を検出する位相比較器と、位相
比較器の出力値が設定された所定値以下になった時に制
御信号をを発生するコンパレータと、制御信号をを受け
るたびに出力の状態が反転し制御信号ａを出力するフリ
ップフロップとを備えたものである。

従って、再生クロックと入力クロックの位相差が９０度
以上のときでも、再生クロックの位相を反転させること
により、直ちに位相差零度になるよう同期するので、同
期時間が大幅に短縮できる。

【図面の簡単な説明】

第１図は本発明のデジタル位相同期回路の一実施例を示
すブロック図、 第２図は同実施例における位相比較器の位相差による出
力電圧を示す図、 第３図は同実施例における動作概要を示す図、第４図は
従来の位相同期ループを示すブロック図、 第５図は従来のデジタル位相同期回路を示すフロック図
である。 ・位相比較器、３・・コンパレータ、 ４・・フリップフロップ、５・・位相反転器、６・・位
相検波器、８・・クロックコントローラ。

Claims (1)

1. 【特許請求の範囲】 デジタルクロックである入力クロックと再生クロックを
   比較する位相検波器（６）と、該位相検波器（６）の出
   力と基準クロックから再生クロックを出力するクロック
   コントローラ（８）とからなるデジタル位相同期回路に
   おいて、 前記クロックコントローラ（８）の再生クロックを制御
   信号ａにより反転して前記位相検波器（６）に入力する
   位相反転器（５）と、該位相反転器（５）から出力した
   再生クロックと前記入力クロックの排他的論理和をとり
   位相を比較することにより同期確立を検出する位相比較
   器（１）と、該位相比較器（１）の出力値が設定された
   所定値以下になった時に制御信号をを発生するコンパレ
   ータ（３）と、該制御信号をを受けるたびに出力の状態
   が反転し制御信号ａを前記位相反転器（５）に出力する
   フリップフロップ（４）とを備えたことを特徴とするデ
   ジタル位相同期回路。