JPH03222519A

JPH03222519A - 位相同期発振器

Info

Publication number: JPH03222519A
Application number: JP2018300A
Authority: JP
Inventors: Michio Yamaguchi; 山口　通夫
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1990-01-29
Filing date: 1990-01-29
Publication date: 1991-10-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明は、データ通信を行う送信・受信装置に用いる位
相同期発振器に関するものである。

〔従来の技術〕

従来、一般に未知の周波数、位相の入力信号に対し、こ
れと同期した信号を再生するには第４図のような位相同
期ループが用いられる。以下第４図について説明すると
、位相比較器２は入力信号と再生した同期信号の位相差
に比例した電圧を発生し、電圧制御発振器４は制御電圧
に比例した周波数の信号を発生する。この位相同期ルー
プは入力信号の周波数と電圧制御発振器４の周波数が一
致するように働き、人力信号に含まれる雑音成分はルー
プフィルタ３のフィルタの帯域幅まで小さくなる。

しかし、第４図に示すような構成では以下の問題点があ
った。

■　キャプチャーレンジが狭い場合には、ロック外れの
状態からロック状態となるのに時間がかかったり、ある
いは復帰が困難となる。

■　■の状態を避けるためにキャプチャーレンジを広げ
ると入力信号に重畳する雑音を十分に抑圧できない。

そこで、上記■、■を改善するために、１）ループフィ
ルタを２段構成にし、ロック外れ状態では１段、ロック
状態では２段構成となるようにアナログスイッチ等で切
り換える（特開昭６３−１８７９１号公報）。

２）　または、ロック状態とロック外れ状態で、ループ
フィルタの時定数を切り換える。

等の手段が考えられていた。

〔発明が解決しようとする課題〕

しかしながら、上記１）、２）の手段では、ロック検出
器において、ロック状態とロック外れ状態を検出するた
めの適切なしきい値を決定するのが難しい。つまり、ロ
ック状態とロック外れ状態を検出するのに余裕の無いし
きい値とすると、実際にはロック状態であるにもかかわ
らず、ロック検出器がロック外れ状態と検出するとルー
プフィルタが１段構成となり、雑音を十分に抑圧できな
い。

また、ロック状態とロック外れ状態を検出するのに余裕
の有るしきい値とすると、入力信号と再生した同期信号
の位相差が多くなりデータ再生のエラー率が多くなる。

さらに、このしきい値は部品のばらつき、温度特性にも
影響される。

本発明は、このような事情に鑑みてなされたものであり
、副ループを設けることにより、連続的に同期を制御で
き、かつループフィルタの帯域幅を小さくすることがで
きる位相同期発振器を提供することを課題とする。

〔問題を解決するための手段〕

上記課題を解決するために本発明の位相同期発振器にお
いては、従来の位相同期ループに、■位相差に対応した
制御電圧を出力する副ループと、 ■副ループと本来の位相同期ループとの制御電圧を加算
し電圧制御発振器に出力する加算器とを備えたものであ
る。

なお、副ループは、位相差の絶対値を検出する位相差検
出手段と、位相が遅れか進みかを判定する位相判定回路
と、制御電圧を発生するバイアス制御手段とを備えてい
る。

〔作用〕

このように構成された位相同期発振器によれば、ロック
状態では、副ループは非動作状態（位相誤差が許容範囲
内にあるため）となり、本来の位相同期ループ（１次ル
ープ）で動作するのでループフィルタのカットオフ周波
数を低くすることが可能となり入力信号に重畳した雑音
を十分抑圧することが出来る。また、ロック外れ状態に
おいては、位相誤差が許容範囲を越えるので副ループが
動作状態となり、高速で電圧制御発振器を入力信号に位
相同期するように制御するので、短時間でロック状態と
なる。

〔実施例〕

以下本発明の一実施例を図面を用いて説明する。

（第一の実施例）第１図は、本発明の位相同期発振器の第一の実施例を示
す構成図、第２図は各点の波形を示す図である。第一の
実施例では、位相差検出手段を位相差を入力するサンプ
リングパルス数として出力するサンプリング回路と、サ
ンプリングパルス数を計数する計数回路で構成し、また
、バイアス電圧供給手段を位相差判定手段から出力され
る位相の遅れ、または進みかにより正または負の一定電
圧を出力するバイアス回路と、計数回路から出力される
計数値に応じて正または負の一定電圧を出力する時間を
制御するスイッチ回路で構成されている。

以下、動作を説明する。位相比較器ｌは、入力端子２に
加えられる入力信号■と電圧制御発振器３の出力信号■
との位相差を検出する。ループフィルタ４は、位相比較
器１の出力より雑音等の成分を除去し直流信号を出力す
る。加算器５は、ループフィルタ４の直流信号とスイッ
チ回路６ａの直流信号を加算し電圧制御発振器３へ供給
する。電圧制御発振器３は、加算器５から供給される電
圧に応じた周波数の出力信号■を発生し、出力端子７へ
供給する。位相判定回路８は、電圧制御発振器３の出力
信号■に対して、入力端子２の入力信号■の位相が進み
か遅れかを判定し、その結果をバイアス回路６ｂに供給
する。また、位相判定をする基準時間に計数回路９ａに
対してリセット信号■を出力する。サンプリング回路９
ｂは、位相比較器ｌの位相差出力信号■をサンプリング
パルスによりサンプルし、位相差をパルスの数■に変換
する。

計数回路９ａは、サンプリング回路９ｂの出力■を計赦
し、計数結果が許容値を越えた瞬間より許容値を越えた
量に応じてスイッチ回路６ａをＯＮさせる制御信号■を
出力する。計数量ｉ９ａは、リセット信号■によりリセ
ントされる。スイッチ回路６ａは、計数回路９ａにより
制御されバイアス回路６ｂのバイアス電圧■を加算器５
に出力する。バイアス回路６ｂは、位相判定回路８の判
定信号■により、進み位相の時は、電圧制御発振器３の
位相が遅れるように、また遅れ位相の時は電圧制御発振
器３の位相が進むようなバイアス電圧を発生しスイッチ
回路６ａに一定電圧を出力する。そしてスイッチ回路６
ａより、制御信号に応じた時間一定電圧■が加算器５に
供給される。

（第二の実施例）第３図は、本発明の位相同期発振器の第二の実施例を示
す構成図である。第二の実施例は、入力信号が断しても
同期を維持するために、第一の実施例に入力信号検出回
路とサンプルホールド回路を備えたものである。

人力断検出回路ＩＯが入力信号の断を検出したとき断信
号を手刀し、サンプルホールド回路１１はその断信号に
より加算器５の接続を切断し、いななで供給されていた
電圧を保持し、その電圧を電圧制御発振器３に供給する
。

また、入力信号が断するまでの動作は第一の実施例と同
様である。

なお、位相差検出手段９としてサンプリング回路９ｂと
計数回路９ａを用いたが、これに限らず位相差出力信号
■を一定時間コンデンサでチャージしその電圧をアナロ
グ比較器で判定することによっても実現できる。

また、バイアス電圧供給手段６としてスイッチ回路６ａ
とバイアス回路６ｂを用いたが、これに限らず制御信号
■に応じた電圧値を一定時間供給する構成とすることも
できる。

〔発明の効果〕

以上説明したように本発明の位相同期発振器は、従来の
位相同期ループに、位相差に対応した制御電圧を出力す
る副ループと、副ループと本来の位相同期ループとの制
御電圧を加算し電圧制御発振器に出力する加算器とを備
えた。そのため、副ループ回路により同期引き込み時間
が決定され、位相同期ループでキャプチャーレンジが決
定されるつまり、ループフィルタのカットオフ周波数を
自由に設計することが可能で、入力信号に重畳した雑音
を十分に抑圧できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す構成図、第２図は
本発明の第一の実施例の各点の波形を示す図、第３図は本発明の第二の実施例を示す構成図、第４図は
従来の位相同期ループを示す構成図、６　・８　・位相比較器、３・・・電圧制御発振器、・ループフィル
タ、５・・・加算器、・バイアス電圧供給手段、・位相判定回路、９・・・位相差検出手段。

Claims

【特許請求の範囲】

入力信号と出力信号を比較する位相比較器と、該位相比
較器の出力の直流分を注出するループフィルタと、該直
流分のバイアス電圧を受けて前記出力信号をを出力する
電圧制御発振器において、入力信号と出力信号を入力し
、出力信号が入力信号に対して位相が遅れか否かを判定
し判定信号を出力する位相判定回路と、前記位相比較器
から出力される位相差の絶対値を判定し制御信号を出力
する位相差検出手段と、前記位相判定回路の判定信号と
前記位相差検出手段の制御信号に応じてバイアス電圧を
出力するバイアス電圧供給手段と、前記ループフィルタ
の直流電圧と前記バイアス電圧供給手段のバイアス電圧
を加算し前記電圧制御発振器へ出力する加算器を備えた
ことを特徴とする位相同期発振器。