JP2012505609A - クロッククリーンアップ位相ロックループ(pll) - Google Patents
クロッククリーンアップ位相ロックループ(pll) Download PDFInfo
- Publication number
- JP2012505609A JP2012505609A JP2011531183A JP2011531183A JP2012505609A JP 2012505609 A JP2012505609 A JP 2012505609A JP 2011531183 A JP2011531183 A JP 2011531183A JP 2011531183 A JP2011531183 A JP 2011531183A JP 2012505609 A JP2012505609 A JP 2012505609A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- frequency
- pll
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000000034 method Methods 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 4
- 238000004590 computer program Methods 0.000 claims description 2
- 238000001914 filtration Methods 0.000 claims 1
- 238000013461 design Methods 0.000 abstract description 30
- 239000000758 substrate Substances 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 10
- 238000004891 communication Methods 0.000 description 8
- 238000001228 spectrum Methods 0.000 description 6
- 230000007480 spreading Effects 0.000 description 5
- 238000003892 spreading Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 230000003595 spectral effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005389 magnetism Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000004432 silane-modified polyurethane Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain
- H04B1/0028—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain wherein the AD/DA conversion occurs at baseband stage
- H04B1/0039—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain wherein the AD/DA conversion occurs at baseband stage using DSP [Digital Signal Processor] quadrature modulation and demodulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
【選択図】図2
Description
Claims (25)
- 突発的周波数ジャンプ(abrupt frequency jump)によるスプリアス(spurs)を有する第1クロック信号を受信し、低減されたスプリアスを有する第2クロック信号を供給する位相ロックループ(PLL)と、
前記第2クロック信号に基づいてアナログベースバンド信号をデジタル化し、デジタルサンプルを供給するアナログ/デジタルコンバータ(ADC)と
を備える集積回路。 - 前記第1クロック信号は、前記集積回路外部のフラクショナルNの周波数シンセサイザ(fractional-N frequency synthesizer)によって生成され、
前記第1クロック信号における前記突発的周波数ジャンプは、前記周波数シンセサイザにおけるフラクショナル分周比(fractional divider ratio)の使用に起因する、請求項1の集積回路。 - 参照信号を受信するフラクショナルNの周波数シンセサイザを更に備え、
前記周波数シンセサイザは、該周波数シンセサイザにおけるフラクショナル分周比の使用による突発的周波数ジャンプを有する前記第1クロック信号を供給する、請求項1の集積回路。 - 前記第2クロック信号は、整数の分周比に基づいて前記PLLによって生成される、請求項1の集積回路。
- 入力無線周波数(RF)信号を受信して増幅し、増幅されたRF信号を供給する低ノイズ増幅器(LNA)と、
前記増幅されたRF信号を処理して、アナログベースバンド信号を前記ADCに供給する受信機回路と
を更に備える請求項1の集積回路。 - 前記PLLは、
前記第1クロック信号及びフィードバック信号を受信し、前記第1クロック信号と前記フィードバック信号との間の位相誤差(phase error)を示す第1及び第2検出器出力信号を供給する位相−周波数検出器と、
前記第1及び第2検出器出力信号を受信して、電流信号を供給するチャージポンプと、
前記電流信号をフィルタリングして、制御信号を供給するループフィルタと、
前記制御信号を受信して、該制御信号によって決定される周波数を有する発振器信号を供給する電圧制御発振器(VCO)と
を備える請求項1の集積回路。 - 前記PLLは、前記発振器信号を整数の分周比で周波数分割し、前記第2クロック信号を得るために使用される分周器出力信号を供給する分周器を更に備える、請求項6の集積回路。
- 前記PLLは、前記分周器出力信号を受信して、プログラマブルな遅延によって遅延させ、前記フィードバック信号を供給するプログラマブルな遅延ユニットを更に備える、請求項7の集積回路。
- 前記PLLは、ループに結合された複数の遅延セルを備える電圧制御発振器(VCO)を備え、
各遅延セルは、前記PLLからの制御信号によって決定される可変の遅延を有する、請求項1の集積回路。 - 前記PLLは、前記フラクショナルNの周波数シンセサイザの閉ループバンド幅よりも少なくとも2の因数だけ小さい閉ループバンド幅を有する、請求項2の集積回路。
- 前記第1及び第2クロック信号は同じ周波数を有する、請求項1の集積回路。
- 前記第1クロック信号は、前記第2クロック信号の第2周波数に整数比で関連づけられた第1周波数を有する、請求項1の集積回路。
- 第1クロック信号を供給するフラクショナルNの周波数シンセサイザ(fractional-N frequency synthesizer)を備える第1集積回路と、
前記第1集積回路に結合された第2集積回路と
を備え、前記第2集積回路は、
前記第1クロック信号を受信して、第2クロック信号を供給する位相ロックループ(PLL)と、
前記第2クロック信号に基づいてアナログベースバンド信号をデジタル化し、デジタルサンプルを供給するアナログ/デジタルコンバータ(ADC)と
を備える装置。 - 前記第1クロック信号は、前記周波数シンセサイザにおけるフラクショナルの分周比の使用に起因する突発的周波数ジャンプ(abrupt frequency jump)によるスプリアス(spurs)を有し、
前記第2クロック信号は、前記PLLにおける整数の分周比の使用による低減されたスプリアスを有する、請求項13の装置。 - 入力無線周波数(RF)信号を受信して増幅し、増幅されたRF信号を供給する低ノイズ増幅器(LNA)と、
前記増幅されたRF信号を処理して、アナログベースバンド信号を前記ADCに供給する受信機回路と
を更に備える請求項13の装置。 - 前記PLLは、前記フラクショナルNの周波数シンセサイザの閉ループバンド幅よりも少なくとも2の因数だけ小さい閉ループバンド幅を有する、請求項13の装置。
- 突発的周波数ジャンプ(abrupt frequency jump)によるスプリアス(spurs)を有する第1クロック信号を受信することと、
前記第1クロック信号に基づいて、低減されたスプリアスを有する第2クロック信号を生成することと、
デジタルサンプルを得るために、前記第2クロック信号に基づいてアナログベースバンド信号をデジタル化することと
を備える方法。 - 参照信号、並びに前記第1クロック信号の第1周波数と前記参照信号の第2周波数との間の非整数の分周比に基づいて、前記第1クロック信号を生成すること、を更に備える請求項17の方法。
- 前記第1クロック信号を受信することは、第1集積回路上のフラクショナルNの周波数シンセサイザ(fractional-N frequency synthesizer)から第1クロック信号を受信すること、を備え、
前記第2クロック信号を生成することは、第2集積回路上の位相ロックループ(PLL)で前記第2クロック信号を生成すること、を備える請求項17の方法。 - 前記フラクショナルNの周波数シンセサイザの閉ループバンド幅よりも少なくとも2の因数だけ小さい閉ループバンド幅で前記PLLを動作させること、を更に備える請求項19の方法。
- 突発的周波数ジャンプ(abrupt frequency jump)によるスプリアス(spurs)を有する第1クロック信号を受信する手段と、
前記第1クロック信号に基づいて、低減されたスプリアスを有する第2クロック信号を生成する手段と、
デジタルサンプルを得るために、前記第2クロック信号に基づいてアナログベースバンド信号をデジタル化する手段と
を備える装置。 - 参照信号、並びに前記第1クロック信号の第1周波数と前記参照信号の第2周波数との間の非整数の分周比に基づいて、前記第1クロック信号を生成する手段、を更に備える請求項21の装置。
- 前記第1クロック信号を受信する手段は、第1集積回路上のフラクショナルNの周波数シンセサイザ(fractional-N frequency synthesizer)から第1クロック信号を受信する手段、を備え、
前記第2クロック信号を生成する手段は、第2集積回路上の位相ロックループ(PLL)で前記第2クロック信号を生成する手段、を備える請求項21の装置。 - 前記フラクショナルNの周波数シンセサイザの閉ループバンド幅よりも少なくとも2の因数だけ小さい閉ループバンド幅で前記PLLを動作させる手段、を更に備える請求項23の装置。
- 少なくとも1つのコンピュータに対して、突発的周波数ジャンプ(abrupt frequency jump)によるスプリアス(spurs)を有する第1クロック信号を受信させるためのコードと、
前記少なくとも1つのコンピュータに対して、前記第1クロック信号に基づいて、低減されたスプリアスを有する第2クロック信号を生成させるためのコードと、
前記少なくとも1つのコンピュータに対して、デジタルサンプルを得るためにアナログベースバンド信号をデジタル化するため、アナログ/デジタルコンバータに前記第2クロック信号を供給させるためのコードと
を備えるコンピュータ読み取り可能な媒体、を備えるコンピュータプログラム製品。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10389308P | 2008-10-08 | 2008-10-08 | |
US61/103,893 | 2008-10-08 | ||
US12/404,200 US8145171B2 (en) | 2008-10-08 | 2009-03-13 | Clock clean-up phase-locked loop (PLL) |
US12/404,200 | 2009-03-13 | ||
PCT/US2009/060062 WO2010042763A1 (en) | 2008-10-08 | 2009-10-08 | Clock clean-up phase-locked loop (pll) |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014228450A Division JP6324875B2 (ja) | 2008-10-08 | 2014-11-10 | クロッククリーンアップ位相ロックループ(pll) |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012505609A true JP2012505609A (ja) | 2012-03-01 |
Family
ID=42075308
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011531183A Ceased JP2012505609A (ja) | 2008-10-08 | 2009-10-08 | クロッククリーンアップ位相ロックループ(pll) |
JP2014228450A Active JP6324875B2 (ja) | 2008-10-08 | 2014-11-10 | クロッククリーンアップ位相ロックループ(pll) |
JP2016206776A Pending JP2017063439A (ja) | 2008-10-08 | 2016-10-21 | クロッククリーンアップ位相ロックループ(pll) |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014228450A Active JP6324875B2 (ja) | 2008-10-08 | 2014-11-10 | クロッククリーンアップ位相ロックループ(pll) |
JP2016206776A Pending JP2017063439A (ja) | 2008-10-08 | 2016-10-21 | クロッククリーンアップ位相ロックループ(pll) |
Country Status (7)
Country | Link |
---|---|
US (1) | US8145171B2 (ja) |
EP (1) | EP2345163A1 (ja) |
JP (3) | JP2012505609A (ja) |
KR (1) | KR101268746B1 (ja) |
CN (1) | CN102177656B (ja) |
TW (1) | TW201034391A (ja) |
WO (1) | WO2010042763A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019193251A (ja) * | 2018-04-24 | 2019-10-31 | インテル コーポレイション | 共通入力段及び複数の並列なコンパレータを用いたアナログ−デジタル・コンバータ(adc) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009093172A1 (en) * | 2008-01-25 | 2009-07-30 | Nxp B.V. | Improvements in or relating to radio receivers |
US8300680B2 (en) | 2009-06-11 | 2012-10-30 | Qualcomm Incorporated | Apparatus and method for dynamic scaling of ADC sampling rate to avoid receiver interference |
US20110096864A1 (en) * | 2009-10-28 | 2011-04-28 | Maxlinear, Inc. | Programmable digital clock control scheme to minimize spur effect on a receiver |
US8224279B2 (en) | 2009-12-18 | 2012-07-17 | Silicon Laboratories, Inc. | Radio frequency (RF) receiver with dynamic frequency planning and method therefor |
US8874060B2 (en) * | 2009-12-18 | 2014-10-28 | Silicon Laboratories Inc. | Radio frequency (RF) receiver with frequency planning and method therefor |
US8890589B2 (en) * | 2012-04-23 | 2014-11-18 | Samsung Electronics Co., Ltd. | Apparatuses for measuring high speed signals and methods thereof |
US9123408B2 (en) | 2013-05-24 | 2015-09-01 | Qualcomm Incorporated | Low latency synchronization scheme for mesochronous DDR system |
KR101467547B1 (ko) | 2013-08-30 | 2014-12-01 | 포항공과대학교 산학협력단 | 주입 고정식 디지털 주파수 신시사이저 회로 |
US9547333B2 (en) | 2013-10-10 | 2017-01-17 | General Electric Company | System and method for synchronizing networked components |
EP3061187B1 (en) * | 2013-10-24 | 2018-04-04 | Marvell World Trade Ltd. | Sample-rate conversion in a multi-clock system sharing a common reference |
US9538537B1 (en) * | 2015-08-11 | 2017-01-03 | Phasorlab, Inc. | Blind carrier synchronization method for OFDM wireless communication systems |
CN106209342B (zh) * | 2016-08-25 | 2022-10-18 | 四川灵通电讯有限公司 | 在xDSL传输系统中实现低频时钟传递的系统 |
US10218374B2 (en) * | 2016-12-30 | 2019-02-26 | Texas Instruments Incorporated | Frequency management for interference reduction of A/D converters powered by switching power converters |
US10123103B1 (en) * | 2017-04-21 | 2018-11-06 | Infineon Technologies Austria Ag | Sigma delta modulator for sensors |
CN109194459B (zh) | 2018-10-08 | 2020-11-06 | 惠科股份有限公司 | 传输信号的数据提取方法、装置及存储介质 |
CN110989325B (zh) * | 2019-12-02 | 2021-07-20 | 北京无线电计量测试研究所 | 一种数字伺服装置和使用方法 |
CN112842312B (zh) * | 2021-02-01 | 2022-03-08 | 上海交通大学 | 心率传感器及其自适应心跳锁环系统和方法 |
Citations (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5146810A (en) * | 1974-08-22 | 1976-04-21 | Centre Erekutoroniku Oruroje E | Pcm tsushinsochi |
JPS5219939A (en) * | 1975-08-08 | 1977-02-15 | Mitsubishi Electric Corp | Carrier wave generating circuit |
JPS62278820A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Shonan Denshi Kk | Pllシンセサイザ |
JPS6489620A (en) * | 1987-09-30 | 1989-04-04 | Hitachi Ltd | N-fraction type frequency synthesizer |
JPH0262120A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 位相同期発振器 |
JPH02280529A (ja) * | 1989-04-21 | 1990-11-16 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
JPH03222519A (ja) * | 1990-01-29 | 1991-10-01 | Anritsu Corp | 位相同期発振器 |
JPH06500899A (ja) * | 1990-07-16 | 1994-01-27 | モトローラ・インコーポレイテッド | 変調スプリアス補償を有する分数nシンセサイザ |
JPH08130751A (ja) * | 1994-10-31 | 1996-05-21 | Toshiba Corp | 信号発生回路 |
JPH08223037A (ja) * | 1995-02-14 | 1996-08-30 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
JPH08228150A (ja) * | 1994-10-28 | 1996-09-03 | Marconi Instr Ltd | 周波数合成装置 |
US5757239A (en) * | 1995-03-16 | 1998-05-26 | Qualcomm Incorporated | Direct digital synthesizer driven phase lock loop frequency synthesizer with clean up phase lock loop |
JP2001237700A (ja) * | 2000-02-25 | 2001-08-31 | Ando Electric Co Ltd | 位相同期ループ回路 |
JP2002111528A (ja) * | 2000-09-21 | 2002-04-12 | Samsung Electronics Co Ltd | 受信機 |
JP2004056409A (ja) * | 2002-07-19 | 2004-02-19 | Ando Electric Co Ltd | 分数分周器を用いた位相同期ループ回路 |
WO2007070286A2 (en) * | 2005-12-12 | 2007-06-21 | Xilinx, Inc. | Method and apparatus for capacitance multiplication within a phase locked loop |
WO2008021810A2 (en) * | 2006-08-09 | 2008-02-21 | Qualcomm Incorporated | Reference signal generation for multiple communication systems |
US7339984B1 (en) * | 2003-04-10 | 2008-03-04 | Agilent Technologies, Inc. | Method and apparatus for jitter measurement using phase and amplitude undersampling |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2049245A (en) | 1979-05-09 | 1980-12-17 | Marconi Co Ltd | Frequency synthesisers |
US4813005A (en) * | 1987-06-24 | 1989-03-14 | Hewlett-Packard Company | Device for synchronizing the output pulses of a circuit with an input clock |
JP2924525B2 (ja) * | 1992-01-09 | 1999-07-26 | 日本電気株式会社 | 無線送信装置 |
JP2998474B2 (ja) * | 1993-01-22 | 2000-01-11 | 日本電気株式会社 | 無線送信器 |
JP3210849B2 (ja) * | 1995-12-08 | 2001-09-25 | 日本電信電話株式会社 | 分数n周波数シンセサイザ |
US5907253A (en) * | 1997-11-24 | 1999-05-25 | National Semiconductor Corporation | Fractional-N phase-lock loop with delay line loop having self-calibrating fractional delay element |
US7639724B2 (en) * | 2001-10-11 | 2009-12-29 | Sirf Technology Inc. | RF converter with multiple mode frequency synthesizer compatible with a 48 Fo GPS baseband processor |
WO2003063337A1 (en) * | 2002-01-18 | 2003-07-31 | The Regents Of The University Of California | Cmos phase locked loop with voltage controlled oscillator having realignment to reference and method for the same |
US20040178856A1 (en) * | 2003-03-10 | 2004-09-16 | Zeno Wahl | Continuous-phase oscillator with ultra-fine frequency resolution |
US6952573B2 (en) * | 2003-09-17 | 2005-10-04 | Motorola, Inc. | Wireless receiver with stacked, single chip architecture |
US7268630B2 (en) * | 2005-04-25 | 2007-09-11 | International Business Machines Corporation | Phase-locked loop using continuously auto-tuned inductor-capacitor voltage controlled oscillator |
US7664206B2 (en) * | 2005-07-29 | 2010-02-16 | Sirf Technology, Inc. | GPS front end having an interface with reduced data rate |
US20080181340A1 (en) * | 2007-01-31 | 2008-07-31 | Silicon Laboratories, Inc. | Spur Rejection Techniques for an RF Receiver |
-
2009
- 2009-03-13 US US12/404,200 patent/US8145171B2/en active Active
- 2009-10-08 WO PCT/US2009/060062 patent/WO2010042763A1/en active Application Filing
- 2009-10-08 KR KR1020117010288A patent/KR101268746B1/ko not_active IP Right Cessation
- 2009-10-08 JP JP2011531183A patent/JP2012505609A/ja not_active Ceased
- 2009-10-08 TW TW098134146A patent/TW201034391A/zh unknown
- 2009-10-08 EP EP09737503A patent/EP2345163A1/en not_active Ceased
- 2009-10-08 CN CN200980139870.4A patent/CN102177656B/zh active Active
-
2014
- 2014-11-10 JP JP2014228450A patent/JP6324875B2/ja active Active
-
2016
- 2016-10-21 JP JP2016206776A patent/JP2017063439A/ja active Pending
Patent Citations (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5146810A (en) * | 1974-08-22 | 1976-04-21 | Centre Erekutoroniku Oruroje E | Pcm tsushinsochi |
JPS5219939A (en) * | 1975-08-08 | 1977-02-15 | Mitsubishi Electric Corp | Carrier wave generating circuit |
JPS62278820A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Shonan Denshi Kk | Pllシンセサイザ |
JPS6489620A (en) * | 1987-09-30 | 1989-04-04 | Hitachi Ltd | N-fraction type frequency synthesizer |
JPH0262120A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 位相同期発振器 |
JPH02280529A (ja) * | 1989-04-21 | 1990-11-16 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
JPH03222519A (ja) * | 1990-01-29 | 1991-10-01 | Anritsu Corp | 位相同期発振器 |
JPH06500899A (ja) * | 1990-07-16 | 1994-01-27 | モトローラ・インコーポレイテッド | 変調スプリアス補償を有する分数nシンセサイザ |
JPH08228150A (ja) * | 1994-10-28 | 1996-09-03 | Marconi Instr Ltd | 周波数合成装置 |
JPH08130751A (ja) * | 1994-10-31 | 1996-05-21 | Toshiba Corp | 信号発生回路 |
JPH08223037A (ja) * | 1995-02-14 | 1996-08-30 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
US5757239A (en) * | 1995-03-16 | 1998-05-26 | Qualcomm Incorporated | Direct digital synthesizer driven phase lock loop frequency synthesizer with clean up phase lock loop |
JP2001237700A (ja) * | 2000-02-25 | 2001-08-31 | Ando Electric Co Ltd | 位相同期ループ回路 |
JP2002111528A (ja) * | 2000-09-21 | 2002-04-12 | Samsung Electronics Co Ltd | 受信機 |
JP2004056409A (ja) * | 2002-07-19 | 2004-02-19 | Ando Electric Co Ltd | 分数分周器を用いた位相同期ループ回路 |
US7339984B1 (en) * | 2003-04-10 | 2008-03-04 | Agilent Technologies, Inc. | Method and apparatus for jitter measurement using phase and amplitude undersampling |
WO2007070286A2 (en) * | 2005-12-12 | 2007-06-21 | Xilinx, Inc. | Method and apparatus for capacitance multiplication within a phase locked loop |
WO2008021810A2 (en) * | 2006-08-09 | 2008-02-21 | Qualcomm Incorporated | Reference signal generation for multiple communication systems |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019193251A (ja) * | 2018-04-24 | 2019-10-31 | インテル コーポレイション | 共通入力段及び複数の並列なコンパレータを用いたアナログ−デジタル・コンバータ(adc) |
JP7483323B2 (ja) | 2018-04-24 | 2024-05-15 | インテル コーポレイション | 共通入力段及び複数の並列なコンパレータを用いたアナログ-デジタル・コンバータ(adc) |
Also Published As
Publication number | Publication date |
---|---|
KR101268746B1 (ko) | 2013-06-04 |
KR20110081837A (ko) | 2011-07-14 |
US20100085090A1 (en) | 2010-04-08 |
CN102177656B (zh) | 2016-08-31 |
JP2017063439A (ja) | 2017-03-30 |
JP2015092671A (ja) | 2015-05-14 |
JP6324875B2 (ja) | 2018-05-16 |
CN102177656A (zh) | 2011-09-07 |
WO2010042763A1 (en) | 2010-04-15 |
EP2345163A1 (en) | 2011-07-20 |
US8145171B2 (en) | 2012-03-27 |
TW201034391A (en) | 2010-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6324875B2 (ja) | クロッククリーンアップ位相ロックループ(pll) | |
JP5591914B2 (ja) | サプライレギュレートされたフェイズロックループ(pll)及び用いる方法 | |
US8433025B2 (en) | Digital phase-locked loop with gated time-to-digital converter | |
Tak et al. | A 6.3-9-ghz cmos fast settling pll for mb-ofdm uwb applications | |
US7994828B2 (en) | Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider | |
Ding et al. | A 21-GHz 8-modulus prescaler and a 20-GHz phase-locked loop fabricated in 130-nm CMOS | |
Tsai et al. | 14.5 A 1.22 ps integrated-jitter 0.25-to-4GHz fractional-N ADPLL in 16nm FinFET CM0S | |
US11387815B2 (en) | Apparatus and method for improving lock time | |
JP2011142668A (ja) | ループフィルタ部品を低減するために二重経路およびデュアルバラクタを用いるタイプii位相ロックループ | |
US7170965B2 (en) | Low noise divider module for use in a phase locked loop and other applications | |
US20090168942A1 (en) | Apparatus and method for frequency synthesis using delay locked loop | |
TW202101151A (zh) | 時脈產生器、半導體裝置以及系統晶片 | |
US8674741B2 (en) | Delay chain circuit | |
Yilmaz et al. | 20–300 MHz frequency generator with− 70 dBc reference spur for low jitter serial applications | |
Liu et al. | A fractional-N counter-assisted DPLL with parallel sampling ILFD | |
Su | Towards a synthesizable standard-cell radio | |
Kim et al. | A 0.2 to 1.7 GHz low-jitter integer-N QPLL for power efficient direct digital RF modulator | |
Curtin et al. | Fast-Locking, High Sensitivity Tuned-IF Radio Receiver Achieved with a 7-GHz Synthesizer | |
Chiang | A PLL based frequency synthesizer in 0.13 micron silicon germanium BiCMOS for MB-OFDM UWB systems | |
Ye et al. | A dual-loop frequency synthesizer with a multi-phase VCO | |
Zhang | Low power consumption CMOS dual-modulus prescalers for frequency synthesis. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20121226 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130806 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131106 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131113 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131206 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131213 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140106 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140708 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141110 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20141118 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20150130 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20160126 |