JP5591914B2 - サプライレギュレートされたフェイズロックループ（ｐｌｌ）及び用いる方法 - Google Patents

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Description

本発明は、一般にフェイズロックロープ（phase-locked loop）に関し、特にサプライレギュレートされたＰＬＬ（supply-regulated PLL）及び用いる方法に関する。
フェイズロックロープ（ＰＬＬ）は、出力信号の位相及び周波数を入力信号の位相及び周波数にロックする電子的なシステムである。ＰＬＬは、ＦＭ復調器、ステレオ復調器、トーン検出器、周波数シンセサイザといった通信システム及びデバイスのアプリケーションに広く用いられている。ＰＬＬはまた、マイクロプロセッサ、デジタルシグナルプロセッサ、ネットワークプロセッサ、同期システムといった、高性能のデジタル回路間の事象を同期させるために高い周波数の周期的な信号を必要とするデジタルアプリケーションに、一般的に採用されている。ＰＬＬは、種々のアプリケーション分野に対する半導体集積回路（ＩＣ）に集積化され、相補的金属酸化物半導体（ＣＭＯＳ）製造技術のような進展された大規模集積回路（ＶＬＳＩ）製造技術によってインプリメントされていることが、特に望ましい。
モノリシック半導体チップ上への複雑な電子的システムを集積化する傾向が続くにしたがい、ＰＬＬはほとんど全てのＶＬＳＩチップに対して必須なコンポーネントとなってきている。一例として、ＰＬＬは典型的には、同期したクロック信号を供給するためのマイクロプロセッサのような進展したデジタルシステムに集積化されている。他の例として、ＰＬＬはまた、典型的には、送信機内でベースバンド信号を変調するため及び受信機内で入力するＲＦ信号を復調するために一般的に用いられる周波数シンセサイザを形成するために、高性能の無線周波数（ＲＦ）トランシーバのようなアナログ或いはミックス信号チップ内に採用される。ロバスト及び安定な動作が、ＰＬＬの最も望ましい特性の１つであり、集積化される回路の全ての性能を決定する。
ＣＭＯＳ製造技術がディープサブミクロン及びナノメートルレンジへとスケールダウンを続ける一方、望ましい特性を有するＰＬＬの設計がしだいに難しくなってきている。多くのチャレンジの１つは、サプライ−閾電圧比（supply-to-threshold voltage ratio）に起因するオンチップ電源ノイズに対する増加する感度に由来し、それは、増加する位相ノイズ或いはタイミングジッタを引き起こすことによってＰＬＬの性能を劣化させている。より具体的には、ＰＬＬ内で用いられる電圧制御発振器（voltage controlled oscillator）（ＶＣＯ）或いは電流制御発振器（current controlled oscillator）（ＣＣＯ）は、その電源（power supply）上のノイズに特にセンシティブである。ＶＣＯ或いはＣＣＯは、進展したＰＬＬアーキテクチャに対する“クリーンな”電源から動作することが、本質的である。
サプライレギュレートされた（supply-regulated）ＰＬＬアーキテクチャは、クリーンな或いはレギュレートされたサプライをＰＬＬ内で用いられるＶＣＯ或いはＣＣＯに提供するために用いられる。一例として、典型的なサプライレギュレートされたＰＬＬアーキテクチャは、ＰＬＬの電圧制御発振器（ＶＣＯ）及びループフィルタ間のサプライレギュレーティングループ（supply-regulating loop）を用いることを含む。そのようなサプライレギュレーティングループは、ループフィルタからの電圧制御信号（ＶCTRL）を増幅及びバッファし、ＶＣＯ（ＶREG）への調整可能なレギュレートされた電源電圧を発生するかもしれない。メインＰＬＬループは、ＶCTRLそれ故ＶREGを変化させることによって要求される周波数でＶＣＯを動作させ、サプライレギュレーティングループは、ＰＬＬ電源（ＶDD）の変動に依存しないＶREGを維持する。上述した構成を有する存在するサプライレギュレートされたＰＬＬは、典型的には、レギュレートされたＶＣＯサプライ電圧（ＶREG）内の望ましくないＡＣコンポーネントを除去するために、レギュレートされたＶＣＯサプライ電圧とグラウンドとの間に、デカップリングキャパシタを含んでいる。
この及び他の存在するサプライレギュレートされたＰＬＬ構成は、しかしながら、多くの明白な問題を呈する。第１に、サプライレギュレートされたループそれ自体が、その帯域幅よりも上の周波数でＶＣＯ電源ノイズを拒絶しないこととして、サプライレギュレートされたループの帯域幅が最大にされることを必要とする。これは、ＰＬＬ内の電力消費を増加させることにつながる。第２に、ＶＣＯデカップリングキャパシタを用いることが、ＰＬＬループを補償することを難しくする高次のポール（higher-order pole）を生成する。リファレンス周波数の広いレンジにまたがる安定したＰＬＬ動作を確保するこが望まれる。この理由のため、プロセス、電圧及び温度（ＰＶＴ）変動の独立性を維持しながら、ＰＬＬループダイナミクスがリファレンス周波数（ωREF）をトラックする（track）ことが重要である。言い換えると、任意の高次のポールの周波数は、ＰＬＬリファレンス周波数によってスケール（scale）すべきであるが、これはいつでもそうであるわけではない。典型的には、ポール周波数−リファレンス周波数比は、ＰＶＴ条件に応じて変動し、ＰＬＬ内で用いられるＮ分周回路（divide-by-N circuit）の乗算ファクタ（multiplication factor）のファンクションであることができる。それ故、サプライレギュレートされたＰＬＬの動作安定性は、ＰＶＴ条件にまたがって大きく減少し、ＰＬＬ使用はリファレンス周波数の狭いレンジに制限されるかもしれない。
存在するサプライレギュレートされたＰＬＬ構成におけるこれら及び他の問題の観点から、ＶＬＳＩプロセス技術の継続的なスケーリングのトレンドをうまく処理しながら、望ましいＰＬＬ特性を得るために、改良されたサプライレギュレートされたＰＬＬ構成及び利用する方法に対する要求がある。
これら及び他の問題が、一般に解決或いは回避され、サプライレギュレートされたＰＬＬ（supply-regulated PLL）を提供する本発明の好適な実施形態によって、技術的な効果が一般に達成される。ＰＬＬは、サプライレギュレーティングループ（supply regulating loop）、電圧制御発振器（voltage controlled oscillator）（ＶＣＯ）、及びＶＣＯのためのプログラマブルデカップリング（decoupling）キャパシタアレイを備えている。ＶＣＯデカップリングキャパシタアレイのキャパシタンスは、ＮかけるＣUNIT（N time CUNIT）に等しくなるように調整され、ＮはＮ分周回路（divide-by-N circuit）の乗算ファクタ（multiplication factor）の現在の値（current value）であり、ＣUNITはデカップリングキャパシタアレイを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンス（unit capacitance）である。ＰＬＬがある周波数帯から他の周波数帯にスイッチすると、ＶＣＯデカップリングキャパシタによって生成された高次ポール（higher-order pole）がＰＬＬリファレンス周波数をトラックし（track）、それ故、リファレンス周波数の広いレンジにわたってＰＬＬ動作安定性を維持する。また、ＰＬＬリファレンス周波数に対する高次ポール周波数の比率は、現代のプロセス技術におけるＰＶＴ変動に一般に影響を受けないキャパシタンスの比率によって独立に決定される。その結果、サプライレギュレートされたＰＬＬの動作安定性は、ＰＶＴ変動にほとんど影響を受けず、ＰＬＬはリファレンス周波数の広いレンジで用いられることができる。
本発明の好適な実施形態によれば、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ）へのレギュレートされた制御電圧（regulated control voltage）を発生するように構成されたサプライレギュレータ（supply regulator）を備え、ＶＣＯがレギュレートされた制御電圧に応答してＶＣＯ出力周波数を発生する。ＰＬＬ回路はまた、ＶＣＯ出力周波数の分周された部分（divided portion）を位相検出器にフィードバックするように構成されたＮ分周回路（divide-by-N circuit）を備え、Ｎ分周回路はＮの乗算ファクタ（multiplication factor of N）を有する。ＰＬＬ回路はさらに、レギュレートされた制御電圧に結合されたデカップリングキャパシタ（decoupling capacitor）を備え、デカップリングキャパシタのキャパシタンスがＮかけるＣUNIT（N times CUNIT）に等しく、ＣUNITがデカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられた（characterized）ユニットキャパシタンスを表す。
本発明の他の好適な実施形態によれば、サプライレギュレートされたＰＬＬ回路（supply-regulated PLL circuit）は、第１のノードでレギュレートされたサプライ電圧（regulated supply voltage）を発生するように構成されたサプライレギュレートされたループ（supply-regulated loop）を備える。サプライレギュレートされたＰＬＬ回路はまた、レギュレートされたサプライ電圧に応答して、第２のノードで制御電流を発生するように構成された電圧−電流ユニット（voltage-to-current unit）を備える。サプライレギュレートされたＰＬＬ回路はさらに、制御電流に応答して、出力周波数信号を発生するように構成された電流制御発振器（current-controlled oscillator）を備える。サプライレギュレートされたＰＬＬ回路はさらに、出力周波数信号の分周された部分を位相検出器にフィードバックするように構成されＮ分周回路を備え、Ｎ分周回路はＮの乗算ファクタを有する。サプライレギュレートされたＰＬＬ回路はさらに、第２のノードとグラウンドとの間に結合されたデカップリングキャパシタを備え、デカップリングキャパシタのキャパシタンスがＮかけるＣUNIT（N times CUNIT）に等しく、ＣUNITがデカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す。
本発明のさらに他の好適な実施形態によれば、フェイズロックループ（ＰＬＬ）回路を用いる方法は、ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択することと、電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定することと、ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択することと、ＶＣＯに対するデカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整することと、を備え、ＣUNITは、デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す。
本発明のさらに好適な実施形態によれば、サプライレギュレートされたフェイズロックループ（ＰＬＬ）回路は、ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択する手段と、電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定する手段と、ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択する手段と、ＶＣＯに対するデカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整する手段と、を備え、ＣUNITは、デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す。
本発明のさらに好適な実施形態によれば、無線デバイスは、プロセッサと、プロセッサとの電子的通信（electronic communication）をとるメモリと、メモリに記憶されたインストラクションと、を備え、インストラクションは、プロセッサによって、サプライレギュレートされたＰＬＬ内の第１の周波数帯を選択することと、ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択することと、電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定することと、を実行され、ＣUNITは、デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す。
本発明及びその効果のさらに完全な理解のために、添付の図面に関連した以下の説明に対して言及がなされる。
図１は、例証的な実施形態のサプライレギュレートされたＰＬＬのブロック図を示している。 図２は、例証的な実施形態のサプライレギュレートされたＰＬＬのサプライレギュレータ、電圧制御発振器、及びプログラマブルデカップリングキャパシタアレイの例示的な概略図を示している。 図３は、例証的な実施形態のサプライレギュレートされたＰＬＬを用いる方法を示したフロー図である。 図３Ａは、図３の方法に対応するミーンズプラスファンクションブロックを示している。 図４は、無線デバイス内の例証的な実施形態のサプライレギュレートされたＰＬＬとともに含まれるかもしれない、あるコンポーネント示している。
好適な実施形態の作成及び使用は、以下に詳細に議論される。しかしながら、本発明は、広範な種々の特別のコンテキストにおいて実施されることのできる多くの適用可能な発明的なコンセプトを提供することを認識すべきである。議論される特別の実施形態は、発明を作成及び利用するための単なる例証的な特別の方策であり、発明の範囲を限定するものではない。
本発明は、特別なコンテキストにおける好適な実施形態について説明されるものであり、すなわちＰＬＬリファレンス周波数をトラックする（track）乗算ファクタに依存しない高次ポール（multiplication factor independent higher order pole）及びＰＶＴを有するサプライレギュレートされたＰＬＬ（supply-regulated PLL）について説明されるものであり、したがって、他の効果的な特徴の他に、改善されたＰＬＬ全体の動作安定性を提供する。これらの効果的な特徴は、例えば、一般目的のクロックマルチプライヤとして用いられるＰＬＬにおいて特に望ましいかもしれない。本発明の実施形態は、ＰＬＬ内の改善された動作安定性が望まれるアプリケーションに用いられるＰＬＬに適用されるかもしれない。ＣＭＯＳプロセス技術が、好適な実施形態のＰＬＬを製造するために採用されるが、バイポーラ及びＢｉＣＭＯＳのような他の適したプロセス技術が、好適な実施形態のＰＬＬをインプリメントするために用いられるかもしれない。
図１は、本発明の実施形態にしたがったサプライレギュレートされたＰＬＬ１００のブロック図を示している。ＰＬＬ１００は、位相検出器１１０、チャージポンプ１２０、ループフィルタ１３０、サプライ電圧レギュレータ（supply voltage regulator）１４０、電圧制御発振器（voltage controlled oscillator）（ＶＣＯ）１５０、プログラマブルデカップリング（decoupling）キャパシタアレイ１６０、及びフィードバックＮ分周回路（feedback divide-by-N circuit）１７０を備えている。位相検出器１１０は、入力クロック信号ωREF のようなリファレンス信号の位相及び周波数を、ＰＬＬ出力周波数信号ωVCO に応答してＮ分周回路１７０によって発生する発振的な（oscillatory）フィードバック信号ωDIV の位相及び周波数と比較する。位相検出器１１０は、リファレンス信号ωREF 及びフィードバック信号ωDIV 間の位相差を示す出力信号を発生する。一実施形態において、アップ（ＵＰ）或いはダウン（ＤＮ）信号は、フィードバック信号ωDIV がリファレンス信号ωREF に対して遅れる（lag）或いは進む（lead）ときに生成される。位相検出器１１０からのＵＰ及びＤＮ信号は、ＶＣＯ１５０の出力周波数ωVCO を効果的に変えるために制御信号を生成することができるチャージポンプ１２０にフィードされる。チャージポンプ１２０から発生される制御信号は、示されるような電流信号ＩCP或いは電圧信号である。一例として、チャージポンプ１２０は、キャパシタをドライブする２つのスイッチト（switched）電流ソースを備える存在するチャージポンプであるかもしれず、それは、ＵＰ及びＤＮ信号にしたがってキャパシタ上に電流をソース（source）或いはシンク（sink）することができ、制御電圧信号を発生することができる。ＵＰ信号は、ＵＰ信号パルスの幅に比例する量の電荷をキャパシタに付加し、ＤＮ信号上のパルスは、ＤＮパルス幅に比例する電荷を除去する。もしＵＰの幅がＤＮパルスの幅よりも大きいとすると、制御電圧信号の正味の増加（net increase）がある。他の構成を有するチャージポンプ１２０が用いられることもできる。
本発明の好適な実施形態の説明を通して、１秒あたりのラジアン（radians per second）で測定される角周波数（angular frequencies）ωREF 、ωVCO 及びωDIV は、例証目的に対してのみ、それぞれＰＬＬリファレンス信号、ＰＬＬ出力信号及びＰＬＬフィードバック信号の周波数を表すために用いられる。種々の実施形態で開示される発明的特徴は、ヘルツで測定される通常の周波数（ordinary frequency）ｆが、本発明の範囲から逸脱することなく、種々の実施形態において、種々のＰＬＬ信号の周波数を表すために用いられるときにも、また適用する。角周波数（angular frequency）及び通常の周波数（ordinary frequency）は、ω＝２πｆ、という等式を通して相互に関連付けられる。
ループフィルタ１３０は、チャージポンプ１２０によって生成される制御信号の望ましくないスペクトラムコンポーネントをフィルタアウトする（filter out）ために用いられる。ループフィルタのスペクトラルプロパティ（spectral property）は、好ましくは、チャージポンプ１２０からの制御信号のＤＣコンポーネントを抽出し、サプライ電圧レギュレータ（supply voltage regulator）１４０への“ＡＣフリー（AC-free）”ＶＣＯ制御電圧信号ＶCTRLを供給するロウパスフィルタである。種々のループフィルタが、ループフィルタ１３０に対して用いられるかもしれない。一実施形態では、ループフィルタ１３０は、公知のＲＣロウパスネットワークである。他の実施形態では、ループパスフィルタ１３０は、スイッチトキャパシタ（switched-capacitor）ループフィルタである。他の構成を有するループフィルタもまた、採用することができる。
サプライ電圧レギュレータ１４０は、ループフィルタ１３０とＶＣＯ１５０との間に結合されている。それは、フィルタされたＶＣＯ制御電圧信号ＶCTRLを増幅することができ、出力ノード１４５に可変の或いは調整可能なレギュレートされたＶＣＯ制御電圧ＶREG を出力する。サプライ電圧レギュレータ１４０は、典型的には、非常に改善された電源除去比（power-supply rejection ratio）（ＰＳＲＲ）を示し、実質的にノイズのないレギュレートされたＶＣＯ制御電圧ＶREG を生成し、それは典型的には、ＤＣ電源ラインＶDD及びＩＣチップの基板上に存在する。サプライ電圧レギュレータ１４０はまた、典型的には、低ドロップアウト電圧を示し、レギュレートされたＶＣＯ制御電圧ＶREG を可能な限り高くし、それ故、ＶＣＯ１５０の出力周波数信号ωVCO の達成可能な周波数を最大にする。サプライ電圧レギュレータ１４０は、種々の回路構成によってインプリメントされることができる。
ＶＣＯ１５０は、サプライ電圧レギュレータ１４０の出力ノード１４５に結合された発振器を備え、レギュレートされたＶＣＯ制御電圧ＶREG に応答して周波数信号ωVCO を出力する。ＶＣＯ１５０出力周波数信号ωVCO の分周された部分（divided version）（すなわち、ωDIV ）は、Ｎ分周回路（divide-by-N circuit）を通して位相検出器１１０にフィードバックされ、それはＮの乗算ファクタ（multiplication factor of N）を有する。リファレンス信号ωREF とフィードバック信号ωDIV との間に周波数差があるとき、レギュレートされたＶＣＯ制御電圧ＶREG の値は、ＶＣＯ１５０をスピードアップ或いはスローダウンさせるために増加或いは減少し、フィードバック信号ωDIV がリファレンス信号ωREF をキャッチアップする或いはフィードバック信号ωDIV のリード（lead）をなくすようにする。リファレンス信号ωREF とフィードバック信号ωDIV との間の自動的なフォロウアップ（follow-up）が達成されると、ＶＣＯ１５０出力周波数信号ωVCO は、リファレンス信号ωREF 上にロックされると言われている。ＶＣＯ１５０は、ＶREG とωVCO との間のリニアな電圧−周波数伝達特性を示すことが好ましい。
また、図１のサプライレギュレートされたＰＬＬ１００のブロック図には、プログラマブルデカップリング（decoupling）キャパシタアレイ１６０が示されている。デカップリングキャパシタアレイ１６０は、サプライ電圧レギュレータ出力ノード１４５とＡＣグラウンド（ＧＮＤ）との間に結合され、ＶREG とＧＮＤとの間に可変キャパシタンスを提供する。デカップリングキャパシタアレイ１６０は、種々の構成の公知のプログラマブルキャパシタアレイであるかもしれず、そのキャパシタンスは、公知のコーディング／デコーディング及びマルチプレックス回路のような公知の手段によって、アレイのキャパシタの種々のもの（various ones）を選択的に接続することによって、変化させられるかもしれない。
図１について示されたＰＬＬ１００構成により、高次の（higher-order）非支配的なポール（non-dominant pole）が、サプライレギュレータ１４０及びデカップリングキャパシタアレイ１６０をＰＬＬ１００ループに付加することに起因して、ＰＬＬ１００伝達関数（transfer function）内に一般に生成される。高次の非支配的なポールの周波数は、一般に以下のように表され、
ωD ＝ｇVCO／ＣD （１）
ここで、ｇVCO はノード１４５でのＶＣＯ１５０の実効トランスコンダクタンス（effective transconductance）を表し、ＣD はノード１４５でのプログラマブルデカップリングキャパシタアレイ１６０のキャパシタンスを表す。また、図１について示されたＰＬＬ１００構成により、ＶＣＯ１５０は以下のようにして表された形の発振周波数を有して構成され、
ωVCO ＝ｇVCO／ＣEFF （２）
ここで、ＣEFF はＶＣＯ１５０の実効キャパシタンス（effective capacitance）を表す。種々のＶＣＯ１５０構成が、式（２）について説明されるような発振周波数特性を示すように存在する。発明の範囲は、電圧制御発振器の任意の特定のタイプに限定されることを意図していない。
好適な実施形態において、デカップリングキャパシタアレイ１６０のキャパシタンスＣD は、その値がＮ分周回路１７０の乗算ファクタＮに比例するように設定されるように、可変且つ調整可能である。ＰＬＬ１００が予め決められた乗算ファクタＮで動作するとき、プログラマブルデカップリングキャパシタアレイ１６０のキャパシタンスＣD は、
ＣD ＝Ｎ＊ＣUNIT （３）
となるように設定され、ここで、ＣUNITは、デカップリングキャパシタアレイ１６０のキャパシタを製造するために選ばれたＩＣプロセス技術に対して特徴付けられたユニットキャパシタンスを表す。この可変キャパシタンスＣD は、プログラマブルキャパシタアレイ１６０内の複数のキャパシタの種々のもの（various ones）を選択及び接続するコーディング−デコーディング及びマルチプレックス回路のような制御ロジック回路（図示せず）によって、自動的に調整することができる。ＰＬＬ１００が、異なった乗算ファクタＮで動作するようにリセットされたとき、それが典型的には異なったＶＣＯ１５０出力周波数信号ωVCO にリードする（lead）とき、制御ロジック回路は、Ｎ分周回路１７０の調整された乗算ファクタＮにしたがって式（３）の可変キャパシタンスＣD をリセットするであろう。一例として、リファレンス信号ｆREF の周波数が１０ＭＨｚ（ωREF ＝２πｆREF ）で、ＶＣＯ１５０出力周波数信号ｆVCO の周波数が９００ＭＨｚ（ωVCO ＝２πｆVCO ）、すなわちＮ＝９０である、初期ＰＬＬ１００セットアップ（initial PLL 100 setup）において、ＣD は、９０かけるＣUNIT（90 times CUNIT）に設定される。ＰＬＬ１００が、同一のリファレンス信号、すなわちＮ＝１００、に応答して、１．０ＧＨｚのＶＣＯ１５０出力周波数信号ｆVCO を発生するようにリセットされたとき、ＣD は、１００かけるＣUNIT（100 times CUNIT）となるようにリセットされる。ＰＬＬ１００上のＣD 及びＮのリセットは、コモン制御ロジック回路によって同時に行われることができる。ＰＬＬ１００上のＣD 及びＮのリセットは、別々の制御ロジック回路によって順次に行われるかもしれない。
上述したＰＬＬ１００構成により、リファレンス信号ωREF の周波数に対する高次ポール周波数ωD の比率は、式（１）、（２）及び（３）から以下のようにディダクトされる（deducted）ことができる。
ωD/ωREF＝(ｇVCO/ＣD)/ωREF＝ｇVCO/(ωREF＊Ｎ＊ＣUNIT)
＝ｇVCO/(ωVCO＊ＣUNIT)＝ＣREF/ＣUNIT （４）
ＰＬＬ１００の効果的な特徴は、少なくとも以下のように、式（４）から容易に認識される。第１に、リファレンス信号ωREF の周波数に対する高次ポール周波数ωD の比率が、Ｎ分周回路１７０の乗算ファクタから独立している。言い換えると、その周波数ロッキングレンジ内で、ＰＬＬ１００のループダイナミクス（loop dynamics）（例えば、ポール周波数）は、ＰＬＬ１００が異なった周波数帯間で動作するとき、リファレンス信号ωREF の周波数を常にトラックする（track）。その結果、ＰＬＬ１００の動作安定性は、極めて改善される。第２に、式（４）は、ＰＬＬ内におけるリファレンス信号ωREF の周波数に対する高次ポール周波数ωD の比率が、ユニットキャパシタンスＣUNITに対するＶＣＯ１５０実効キャパシタンスＣEFF の比率に等しいことを示し、両者とも、他の回路／デバイスパラメータと比較したときに、ＰＶＴ変動に極めて敏感ではない。結果として、ＰＬＬ１００の動作安定性は、進展したＰＬＬ構成に望まれるように、実質的にＰＶＴ変動の影響を受けない。
図２は、サプライレギュレートされたＰＬＬ（supply-regulated PLL）１００を示しており、サプライ電圧レギュレータ１４０、ＶＣＯ１５０、及びプログラマブルデカップリングキャパシタアレイ１６０の例示的な概略図が示され、それぞれ、演算増幅器（ｏｐ−ａｍｐ）１４２及びＰＭＯＳＦＥＴ Ｍ１、電圧−電流（voltage-to-current）（Ｖ２Ｉ）抵抗ＲV2I 及びＰＭＯＳＦＥＴ Ｍ２及びリングオシレータ１５２、及びスイッチトキャパシタアレイ（switched capacitor array）１６２がインプリメントされている。ループフィルタ１３０からの制御電圧信号ＶCTRLは、その出力がＰＭＯＳＦＥＴ Ｍ１のゲートに結合されたｏｐ−ａｍｐ１４２の差動入力（differential input）に供給されている。ＰＭＯＳＦＥＴ Ｍ１のソースは、電源（power supply）ＶDDに結合され、ＰＭＯＳＦＥＴ Ｍ１のドレインは、ノードＡに結合されている。ノードＡの電圧ＶREG は、ｏｐ−ａｍｐ１４２の他の差動入力にフィードバックされ、ローカルフィードバックループを形成している。このローカルフィードバックループは、典型的にはサプライレギュレーティングループ（supply-regulating loop）とも呼ばれる。“ノイジーな（noisy）”電源電圧ＶDDと比較して、ノードＡの電圧ＶREG は、電源ＶDDからのノイズがノイズをキャンセルするローカルコレクティブ電圧（local corrective voltage）を生成するように、サプライレギュレーティングループによってレギュレートされる。その結果、ＶDDが変動しながら、ＶREG は実質的にコンスタントに維持される。ＶREG は、一般にサプライレギュレートされた電圧とも呼ばれる。すでに述べたように、ＰＬＬ１００のフォワードパス内のサプライレギュレーティングループの付加は、式（１）について表された周波数ωD とともに、ＰＬＬ１００の伝達関数（transfer function）内に高次の非支配的なポール（non-dominant pole）を生成する。
ＶＣＯ１５０は、ノードＡとＧＮＤとの間にインプリメントされたＶ２Ｉ抵抗ＲV2I を備え、サプライレギュレートされた電圧ＶREG をｄｃ電流ＩV2I に変換する。ＶＣＯ１５０はまた、ＰＭＯＳＦＥＴ Ｍ１の後のフォワードパス内にインプリメントされたＰＭＯＳＦＥＴ Ｍ２を備えている。ＰＭＯＳＦＥＴ Ｍ２は、ＰＭＯＳＦＥＴ Ｍ１と同一であるかもしれない。ＰＭＯＳＦＥＴ Ｍ２のソースは電源ＶDDに結合され、ＰＭＯＳＦＥＴ Ｍ２のドレインはノードＢに結合されている。ＰＭＯＳＦＥＴ Ｍ２のゲートは、ＰＭＯＳＦＥＴ Ｍ１のゲートに結合されている。このカレントミラー回路構成により、ｄｃ電流ＩCTRLは、ＰＭＯＳＦＥＴ Ｍ２ブランチ（branch）内で発生され、ノードＢへと流れる。このようにして生成されたＩCTRLは、ｄｃ電流ＩV2I の正確なコピーであるかもしれず、サプライ電圧ＶDD内のノイズから実質的に影響を受けない。ＩCTRLは、リングオシレータ１５２へと実質的にフィードされ、ＰＬＬ１００の出力周波数信号ωVCO へと変換される。
現構成において、リングオシレータ１５２は、ＣＭＯＳプロセス技術を用いてインプリメントされ、３つのＣＭＯＳインバータＩＮＶ１からＩＮＶ３のチェインを備える。インバータＩＮＶ１からＩＮＶ３のＰＭＯＳＦＥＴのソースは、ノードＢに結合されている。インバータＩＮＶ１からＩＮＶ３のＮＭＯＳＦＥＴのソースは、ＧＮＤに結合されている。ＩＮＶ３の出力ステージでの電圧は、ＩＮＶ１の入力ステージにフィードバックされている。リングオシレータ１５２はまた、“レベルアップ（level up）“ユニット１５５を備え、それは“レベルアップ“ユニット１５５の出力ノードの出力周波数信号ωVCO へのインバータ間の電圧差を変換するように構成されている。同様に、リングオシレータ１５２の出力周波数信号ωVCO は、式（２）についてすでに説明したように、リングオシレータ１５２の実効キャパシタンスＣEFF に対するリングオシレータ１５２の実効トランスコンダクタンスｇVCO の比率として表現されることができる。
リングオシレータ１５２が、出力周波数信号ωVCO を発生するように示されているが、他の構成を有する電流制御発振器（ＣＣＯ）もまた、ｄｃ電流ＩCTRLを出力周波数信号ωVCO に変換するために、用いられることができる。図２に示されたリングオシレータ１５２の概略図は、任意の特定のタイプのＣＣＯを限定することを意図していない。
Ｖ２Ｉ抵抗ＲV2I 及びＰＭＯＳＦＥＴ Ｍ２は、例証的な目的に対してのみＶ２Ｉ変換器として説明されている。他のＶ２Ｉ回路構成もまた、サプライレギュレートされた電圧ＶREG に応答して、正確なＣＣＯ制御電流信号ＩCTRLを生成するために用いられることができる。Ｖ２Ｉ抵抗ＲV2I 及びＰＭＯＳＦＥＴ Ｍ２は、例証的な目的に対してのみＶＣＯ１５０の一部として説明されている。サプライレギュレートされた電圧ＶREG をＣＣＯ制御電流信号ＩCTRLに変換するために用いられるＶ２Ｉ回路は、サプライ電圧レギュレータ１４０の一部或いは分離回路コンポーネントのような、ＰＬＬ１００の他の回路コンポーネントの一部としてインプリメントされるかもしれない。発明の範囲は、Ｖ２Ｉ回路が任意の特定の回路タイプ或いは構成に限定されることを意図していない。
図２はまた、プログラマブルＶＣＯデカップリングキャパシタアレイ１６２を示している。プログラマブルデカップリングキャパシタアレイ１６２は、ノードＢ及びＧＮＤ間に並列にインプリメントされた複数のキャパシタを備えている。キャパシタＣi （ｉ＝１、２、……Ｎ）は、スイッチＳを閉じることによってノードＢ及びＧＮＤ間に選択的に結合される。プログラマブルデカップリングキャパシタアレイ１６２のトータルキャパシタンスＣD は、所望のＣD を得るためにどのスイッチを閉じてどのスイッチを開くかを決定する予め決められたスイッチングスキーム（scheme）により、ノードＢ及びＧＮＤ間に結合されるキャパシタのキャパシタンスの合計に等しい。Ｎ分周回路１７０の乗算ファクタがＮの予め決められた値を有するように設定されるＰＬＬ１００の設定に対し、プログラマブルデカップリングキャパシタアレイ１６２のトータルキャパシタンスＣD は、式（３）によってすでに説明されたように、ＣD ＝Ｎ＊ＣUNITであるように設定され、ＣUNITは、デカップリングキャパシタアレイＣD 内のキャパシタを製造するために選ばれたＩＣプロセス技術に対して特徴付けられたユニットキャパシタンスを表している。Ｎ分周回路１７０の乗算ファクタが、異なったＰＬＬ設定に対して他の値にリセットされたとき、キャパシタアレイ１６２のトータルキャパシタンスＣD は、リセット乗算ファクタ値にしたがって調整される。
例示的なＰＬＬ１００構成において、Ｎ分周回路１７０は、１０００の最大乗算ファクタＮmax 及び８０の最小乗算ファクタＮmin を有する。プログラマブルデカップリングキャパシタアレイ１６２は、１０００の同一のスイッチトキャパシタ（switched capacitor）を備え、それぞれはユニットキャパシタンスＣUNITに等しいキャパシタンスを有している。例示的なＰＬＬ１００が、Ｎ分周回路１７０の１０００の乗算ファクタで動作するように設定されているとき、プログラマブルデカップリングキャパシタアレイ１６２内のスイッチは全て閉じ、キャパシタアレイ１６２のトータルキャパシタンスＣD は、１０００＊ＣUNITに等しくなる。例示的なＰＬＬ１００が、Ｎ分周回路１７０の８０の乗算ファクタで動作するようにリセットされているとき、キャパシタアレイ１６２のトータルキャパシタンスＣD が、８０＊ＣUNITに等しくなるように、１０００のスイッチの中の８０だけが閉じる。公知の制御ロジック（図示せず）が、キャパシタアレイ１６２内のスイッチの種々のもの（various ones）を選択的に開閉するように用いられることができ、キャパシタの種々のもの（various ones）を選択的にノードＢ及びＧＮＤに結合するように用いられることができる。
種々の公知の回路、デバイス及びコンポーネントが、プログラマブルデカップリングキャパシタアレイ１６２内のキャパシタを接続或いは非接続にするために、上述したスイッチＳi としてインプリメントされるかもしれない。発明の範囲は、スイッチが任意の特定のタイプ或いは構成に限定されることを意図していない。
他の例示的なＰＬＬ１００構成において、Ｎ分周回路１７０は、例えば、位相ノイズを改善するために、フラクショナル−ＮのＮ分周回路（fractional-N divide-by-N circuit）構成を有するように構成される。フラクショナル−ＮのＮ分周回路構成は、フラクショナル乗算ファクタを有し、ＶＣＯ出力周波数分解能（resolution）をリファレンス周波数ωREF のフラクショナル部分にする。プログラマブルデカップリングキャパシタアレイ１６２のキャパシタンスＣD は、整数ＮのＮ分周回路（integer-N divide-by-N circuit）を有する例示的なＰＬＬ１００と同様の方法で、フラクショナル乗算ファクタＮの現在の値にしたがって調整されることができる。
効果的な特徴は、ＰＬＬ１００が１つのＮ分周回路１７０の乗算ファクタから他に動作するように設定されるときに（整数或いはフラクショナル）、プログラマブルデカップリングキャパシタアレイ１６２のトータルキャパシタンスＣD が、現在の乗算ファクタにしたがって自動的に調整されることができることを含んでいる。その結果、リファレンス信号周波数ωREF に対する、サプライレギュレーティングループ１４０によって生成される高次ポールのポール周波数ωD の比率が、式（４）についてすでに説明したように、Ｎ分周回路１７０の乗算ファクタＮに常に依存しない。この回路特性は、当業者によって認識されることができるように、改善されたＰＬＬの動作安定性に大きくつながる。さらに、ωREF に対するωD の比率（ratio）は、式（４）に表されるように、ＶＣＯ１５２の実効キャパシタンスＣEFF 及びプロセス技術ユニットキャパシタンスＣUNITの比率（quotient）に等しい。そのような比率（quotient）は、２つのキャパシタンスの比率（ratio）であり、それは典型的にはＰＶＴ変動に対して敏感ではない。その結果、ＰＬＬ１００の改善された動作安定性は、一般にＰＶＴ変動から影響を受けない。付加的な効果的な特徴として、ポール（pole）に対する複雑な補償回路が、改善されたＰＬＬ動作安定性により、単純化される或いは無くすことができる。その結果、発明的特徴を有するＰＬＬが、低減された消費電力及び減少されたチップフットプリント（chip footprint）に導く。
プログラマブルデカップリングキャパシタアレイ１６２は、例証的な目的のみに対して、Ｎ分周回路の現在の乗算ファクタＮ値にしたがって調整可能なキャパシタンスＣD を与えるように示されている。当業者は、任意のデカップリングキャパシタンスが、そのキャパシタンスが現在の乗算ファクタＮ（整数或いはフラクショナル）にしたがって所望の分解能（resolution）によって制御及び調整されることができる限りにおいて、キャパシタアレイ１６２の代わりに使用されることができることを理解するであろう。発明の範囲は、調整可能なデカップリングキャパシタンスが任意の特定のタイプ或いは構成に限定されることを意図していない。
サプライレギュレートされたＰＬＬ１００は、デジタルドメイン及びアナログドメインに分けられることができる。上記したサプライレギュレートされたＰＬＬ１００内の回路モジュールは、アナログ及びデジタル回路モジュールとすることができる。例えば、アナログドメインは、位相検出器１１０、チャージポンプ１２０、ループフィルタ１３０、及びＶＣＯ１５０を含むかもしれない。デジタルドメインは、非同期高速フィードバック分周器を備えたＮ分周回路１７０を含むかもしれない。さらに、デジタルドメインの回路は、デジタル電圧サプライによって電力を与えられるかもしれない。対称的に、アナログドメインのチャージポンプ及びカレントミラーのようないくつかの回路は、アナログサプライによって電力を与えられるかもしれず、位相検出器１１０のような残りのものはデジタルサプライによって電力を与えられるかもしれない。アナログ電圧サプライは、デジタル電圧サプライよりも大きい或いは小さいかもしれない。
上述したサプライレギュレートされたＰＬＬ１００は、発明的特徴をデモンストレートするために適用可能な回路モジュールのみを示している。サプライレギュレートされたＰＬＬ１００は、予め決められたＰＬＬ特性を達成するためにインプリメントされた追加の回路を含んでいてもよい。追加の回路は、例えば、プリ分周器、ループフィルタクロッキングロジック、ノークロック検出器、ポスト分周器、乗算ファクタＮ選択回路、出力バッファを含んでいてもよい。任意の数の追加の回路、デバイス、コンポーネント、コネクタ等が、ＰＬＬ１００とともにインプリメントされていてもよい。ここに示されているかもしれない特定の回路或いは回路の不足は、いかなる場合も、本発明の実施形態を制限することを意図していない。
図３は、サプライレギュレートされたＰＬＬ１００を使用する方法を示したフロー図２００である。本方法は、サプライレギュレートされたＰＬＬ１００内のＮ分周回路に対する第１の乗算ファクタＮ１を選択すること２１０によって行われるかもしれない。これは、サプライレギュレートされたＰＬＬ１００内のＶＣＯを設定し、第１の周波数帯を動作させるかもしれない。Ｎ分周回路は、入力する制御信号に応答して、そのＮ値を調整するように構成された乗算ファクタＮ選択回路を備えているかもしれない。乗算ファクタＮ１は、整数（integer）或いはフラクショナル（fractional）であるかもしれず、サプライレギュレートされたＰＬＬ１００のアプリケーションに依存する。ＶＣＯデカップリングキャパシタンスＣD の値が、Ｎ１＊ＣUNITに等しくなるように設定され２２０、ＣUNITは、デカップリングキャパシタンスを製造するために選ばれたＩＣプロセス技術に対して特徴付けられたユニットキャパシタンスを表す。デカップリングキャパシタは、複数のスイッチトキャパシタを有するプログラマブルデカップリングキャパシタアレイであるかもしれない。プログラマブルデカップリングキャパシタンスＣD の所望の値は、公知のコーディング−デコーディング回路及び公知のマルチプレックス回路のような公知の手段によって、アレイ内のキャパシタの種々のもの（various ones）を選択的に接続することによって得られるかもしれない。乗算ファクタＮのチューニングレンジ内の所望の調整分解能（resolution）を有する他の可変キャパシタが、ＶＣＯデカップリングキャパシタＣD として用いられることもできる。本方法は、サプライレギュレートされたＰＬＬ１００内のＮ分周回路に対する第２の乗算ファクタＮ２を選択する２３０、ことによってさらに行われる。乗算ファクタＮ２は、整数（integer）或いはフラクショナル（fractional）であるかもしれず、Ｎ１よりも大きい或いは小さいかもしれず、サプライレギュレートされたＰＬＬ１００のアプリケーションに依存する。Ｎ分周回路のＮ２の選択は、Ｎ１を選択するために上記で用いられたのと同様の方法で行われるかもしれない。これは、第１の周波数帯から第２の周波数帯に動作させるために、ＰＬＬ１００内のＶＣＯをスイッチするかもしれない。ＶＣＯデカップリングキャパシタＣD の値は、先のデカップリングキャパシタンス値を設定する際の上述したのと同様の方法で、Ｎ２＊ＣUNITに等しくなるように調整される２４０。
第１の乗算ファクタＮ１を選択すること２１０、及びＶＣＯデカップリングキャパシタンスを設定すること２２０は、ＰＬＬ１００の初期化プロセスの最中に同時に行われるかもしれない。同様に、第２の乗算ファクタＮ２を選択すること２３０、及びＶＣＯデカップリングキャパシタンスを調整すること２４０は、ＰＬＬ１００が第１の周波数帯から第２の周波数帯にスイッチされる用意があるときに、その後のＰＬＬ１００のリセットプロセスの最中に同時に行われるかもしれない。
上述した図３の方法２００は、図３Ａに示されたミーンズプラスファンクションブロック２００Ａに対応する種々のハードウェア及び／又はソフトウェアコンポーネント及び／又はモジュールによって実効されるかもしれない。言い換えると、図３に示されたブロック２１０から２４０は、図３Ａに示されたミーンズプラスファンクションブロック２１０Ａから２４０Ａに対応する。
図４は、サプライレギュレートされたＰＬＬ１００が無線デバイス５００内に含まれるかもしれないことを示している。無線デバイス５００は、モバイルデバイス／ステーション或いはベースステーションすなわちアクセスポイントであるかもしれない。モバイルステーションの例は、セルラーフォン、ハンドへルド無線デバイス、無線モデム、ラップトップコンピュータ、パーソナルコンピュータ等を含む。モバイルステーションは、アクセスターミナル、モバイルターミナル、サブスクライバステーション、リモートステーション、ユーザーターミナル、ターミナル、サブスクライバユニット、ユーザーイクイップメント等と、代替的に呼ばれるかもしれない。サプライレギュレートされたＰＬＬ１００及び使用する方法は、無線デバイス５００の一部であるかもしれない。一例として、サプライレギュレートされたＰＬＬ１００は、ローカルオシレータを形成するためにインプリメントされた周波数シンセサイザの一部であるかもしれない。無線デバイス５００とともに含まれるローカルオシレータは、送信機内のベースバンド信号を変調し、受信機内の入力するＲＦ信号を復調するために用いられるかもしれない。さらに、サプライレギュレートされたＰＬＬ１００及び使用する方法は、無線デバイス５００ではない電子デバイス内であるかもしれない。しかしながら、電子デバイスのブロック図及びコンポーネントは、サプライレギュレートされたＰＬＬ１００がトランシーバ５１５の一部ではないかもしれないことを除いて、図４の無線デバイスに類似しているであろう。
無線デバイス５００は、マイクロプロセッサ５０１を含んでいるかもしれない。マイクロプロセッサ５０１は、汎用目的のシングル又はマルチチップマイクロプロセッサ（例えば、エンベッディッドＡＲＭプロセッサ）、特定目的マイクロプロセッサ（例えば、デジタルシグナルプロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイ等であるかもしれない。プロセッサ５０１は、セントラルプロセッシングユニット（ＣＰＵ）と呼ばれるかもしれない。単一のプロセッサ５０１が図４の無線デバイス５００内に示されているが、代替的構成では、プロセッサの組み合わせ（例えば、ＡＲＭ及びＤＳＰ）が用いられることもできる。
無線デバイス５００はまた、メモリ５０５を含んでいる。メモリ５０５は、電子的情報を記憶することができる任意の電子コンポーネントであるかもしれない。メモリ５０５は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、磁気ディスクストレージメディア、光学的ストレージメディア、ＲＡＭ内のフラッシュメモリデバイス、プロセッサとともに含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、及びそれらの組み合わせとして実施されるかもしれない。
データ５０７及びインストラクション５０９は、メモリ５０５内に記憶されるかもしれない。インストラクション５０９は、ここで開示された方法をインプリメントするために、プロセッサ５０１によって実行されるかもしれない。インストラクション５０９を実行することは、メモリ５０５に記憶されたデータ５０７の使用を含むかもしれない。プロセッサ５０１がインストラクション５０９を実行するとき、インストラクションの種々の部分５０９ａがプロセッサ５０１内にロードされ、データの種々のピース５０７ａがプロセッサ５０１内にロードされるかもしれない。
無線デバイス５００はまた、無線デバイス５００に及び無線デバイス５００から信号の送信及び受信をするために、送信機５１１及び受信機５１３を含んでいるかもしれない。送信機５１１及び受信機５１３は、トランシーバ５１５として集合的に呼ばれるかもしれない。アンテナ５１７は、トランシーバ５１５に電気的に結合されているかもしれない。無線デバイス５００はまた、（図示しない）複数の送信機、複数の受信機、複数のトランシーバ、及び／又は複数のアンテナ（例えば、５１７ａ、５１７ｂ）を含んでいるかもしれない。
無線デバイス５００の種々のコンポーネントは、１以上のバスによって互いに結合されているかもしれず、それらは電源バス、制御信号バス、ステータス信号バス、データバス等であるかもしれない。明確化を確保するため、種々のバスはバスシステム５１９として図４内で示されている。
上記の説明において、参照番号は、種々のタームに関連してしばしば用いられてきている。タームが参照番号に関連して用いられる場合、これは、１以上の図面に示された特定の要素に言及することが意味されている。タームが参照番号無しに用いられている場合、これは、任意の特定の図面に対する限定無しに一般にタームされていることが意味されている。
すでに用いられている“決定する（determining）”なるタームは、広範な種々のアクションを含み、したがって、“決定する（determining）”は、計算する（calculating）、計算する（computing）、処理する（processing）、引き出す（deriving）、調査する（investigating）、ルックアップする（looking up）（例えば、テーブル内のデータベース或いは他のデータ構造をルックアップする）、確かめる（ascertaining）等を含むことができる。また、“決定する（determining）”は、受け取る（receiving）（例えば、情報を受け取る）、アクセスする（accessing）（例えば、メモリ内のデータをアクセスする）等も含むことができる。また、“決定する（determining）”は、解決する（resolving）、選択する（selecting）、選ぶ（choosing）、確立する（establishing）等を含むことができる。
“プロセッサ（processor）”なるタームは、汎用目的プロセッサ、セントラルプロセッシングユニット（ＣＰＵ）、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、ステートマシーン等、を含むように広く解釈されるべきである。いくつかの環境下では、“プロセッサ（processor）”は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、等に及ぼされる。“プロセッサ（processor）”は、プロセッシングデバイスの組み合わせ、例えば、ＤＳＰ及びマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに結合した１以上のマイクロプロセッサ、或いは他のそのような構成に及ぼされるかもしれない。
“メモリ（memory）”なるタームは、電子的情報を記憶することができる任意の電子コンポーネントを含むように広く解釈されるべきである。メモリなるタームは、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマブルリードオンリメモリ（ＰＲＯＭ）、イレーザブルプログラマブルリードオンリメモリ（ＥＰＲＯＭ）、エレクトリカリイレーザブルＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気的又は光学的データストレージ、レジスタ等といった、種々のタイプのプロセッサ読み取り可能なメディアに及ぼされる。メモリは、プロセッサがメモリから情報を読み取り及び／又はプロセッサに情報を書き込むことができれば、プロセッサとの電子的なコミュニケーションがあると言われる。プロセッサに集積化されたメモリは、プロセッサとの電子的なコミュニケーションがある。
“インストラクション（instruction）”及び“コード（code）”なるタームは、任意のタイプのコンピュータ読み取り可能なステートメントを含むように広く解釈されるべきである。例えば、“インストラクション”及び“コード”なるタームは、１以上のプログラム、ルーチン、サブルーチン、ファンクション、プロシージャ等に及ぼされるかもしれない。“インストラクション”及び“コード”は、単一のコンピュータ読み取り可能なステートメント或いは多くのコンピュータ読み取り可能なステートメントを備えるかもしれない。
ここで説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組み合わせでインプリメントされるかもしれない。ソフトウェアでインプリメントされたとすると、機能は、コンピュータ可読媒体上に、１以上のインストラクションとして、記憶されるかもしれない。コンピュータ可読媒体なるタームは、コンピュータによってアクセスされることのできる利用可能な任意の媒体に及ぼされる。例示として、限定されるものではないが、コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、或いは他の光学的ディスクストレージ、磁気的ディスクストレージ、或いは他の磁気的ストレージデバイス、或いは、インストラクション或いはデータ構造の形で所望のプログラムコードを運び（carry）或いは記憶する（store）ために用いられることができ、コンピュータによってアクセスされることのできる任意の他の媒体であるかもしれない。ここで用いられるようなディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイ（登録商標）ディスクを含み、ディスク（disk）は通常は磁気的にデータを再生し、ディスク（disc）はレーザーによって光学的にデータを再生する。
ソフトウェア或いはインストラクションは、伝達媒体によって伝達されるかもしれない。例えば、ソフトウェアが、ウェブサイト、サーバー、或いは同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、ラジオ、マイクロ波のような無線技術、を用いた他のリモートソースから伝送される場合には、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、ラジオ、マイクロ波のような無線技術は、伝達媒体の定義に含まれる。
ここで開示される方法は、説明された方法を達成するための１以上のステップ或いはアクションを備える。方法ステップ及び／又はアクションは、クレームの範囲から逸脱することなく、互いに交換されるかもしれない。言い換えると、特定のステップ又はアクションの順序が、説明された方法の適切な動作に要求されなければ、順序及び／又は特定のステップ及び／又はアクションの使用は、クレームの範囲から逸脱することなく、モディファイされるかもしれない。
さらに、ここで説明された方法及び技術を実行するためのモジュール及び／又は他の適切な手段は、ダウンロード及び／又はデバイスによって得られることを認識すべきである。例えば、デバイスは、ここで説明された方法を実行するための手段の伝達を容易にするためにサーバーに結合されるかもしれない。或いは、ここで説明された種々の方法は、デバイスがストレージ手段をデバイスに結合或いは提供する種々の方法を得るかもしれないように、ストレージ手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）或いはフロッピー（登録商標）ディスク等の物理的ストレージメディア）を介して供給されることができる。さらに、ここで説明された方法及び技術をデバイスに提供するための任意の他の適切な技術を利用することができる。
クレームが、上述した正確な構成及びコンポーネントに限定されないことを理解すべきである。種々の変形、変更、及びバリエーションが、クレームの範囲から逸脱することなく、ここで説明されたシステム、方法及び装置のアレンジメント、動作及び詳細においてなされる。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］電圧制御発振器（ＶＣＯ）へのレギュレートされた制御電圧を発生するように構成されたサプライレギュレータであって、ＶＣＯが前記レギュレートされた制御電圧に応答してＶＣＯ出力周波数を発生するサプライレギュレータと、
前記ＶＣＯ出力周波数の分周された部分を位相検出器にフィードバックするように構成され、Ｎの乗算ファクタ（multiplication factor of N）を有するＮ分周回路（divide-by-N circuit）と、
前記レギュレートされた制御電圧に結合され、キャパシタンスがＮかけるＣUNIT（N times CUNIT）に等しいデカップリングキャパシタであって、ＣUNITが前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表すデカップリングキャパシタと、
を備えたフェイズロックループ（ＰＬＬ）回路。
［２］前記ＶＣＯは、電流制御発振器を備え、前記ＶＣＯ出力周波数は、前記電流制御発振器の実効キャパシタンスに対する前記電流制御発振器のトランスコンダクタンスの比率に等しい
［１］のＰＬＬ回路。
［３］前記ＶＣＯは、電圧−電流（Ｖ２Ｉ）回路を備え、前記Ｖ２Ｉ回路は、前記レギュレートされた制御電圧を前記電流制御発振器へのサプライ電流に変換する
［１］のＰＬＬ回路。
［４］前記電流制御発振器は、リングオシレータである
［３］のＰＬＬ回路。
［５］前記Ｎ分周回路の乗算ファクタＮは、整数及びフラクショナル数（fractional number）からなるグループから選択される
［１］のＰＬＬ回路。
［６］前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイのキャパシタンスは、前記プログラマブルキャパシタアレイの複数のキャパシタの少なくとも１つを選択的に接続することによって設定される
［１］のＰＬＬ回路。
［７］前記サプライレギュレータは、演算増幅器（ｏｐ−ａｍｐ）及びＰＭＯＳＦＥＴを備え、前記ｏｐ−ａｍｐは、ループフィルタからの制御電圧信号に結合された第１の入力と、前記ＰＭＯＳＦＥＴのゲートに結合された出力と、前記ＰＭＯＳＦＥＴのドレインに結合された第２の入力とを有し、前記レギュレートされた制御電圧は、前記ＰＭＯＳＦＥＴのドレインに与えられる
［１］のＰＬＬ回路。
［８］第１のノードでレギュレートされたサプライ電圧を発生するように構成されたサプライレギュレートされたループと、
前記レギュレートされたサプライ電圧に応答して、第２のノードで制御電流を発生するように構成された電圧−電流ユニットと、
前記制御電流に応答して、出力周波数信号を発生するように構成された電流制御発振器と、
前記出力周波数信号の分周された部分を位相検出器にフィードバックするように構成され、Ｎの乗算ファクタ（multiplication factor of N）を有するＮ分周回路（divide-by-N circuit）と、
前記第２のノードとグラウンドとの間に結合され、キャパシタンスがＮかけるＣUNIT（N times CUNIT）に等しいデカップリングキャパシタであって、ＣUNITが前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表すデカップリングキャパシタと、
を備えたサプライレギュレートされたフェイズロックループ（ＰＬＬ）回路。
［９］前記出力周波数信号の周波数は、前記電流制御発振器の実効キャパシタンスに対する前記電流制御発振器のトランスコンダクタンスの比率に等しい
［８］のＰＬＬ回路。
［１０］前記電流制御発振器は、リングオシレータである
［９］のＰＬＬ回路。
［１１］前記Ｎ分周回路の乗算ファクタＮは、整数及びフラクショナル数（fractional number）からなるグループから選択される
［８］のＰＬＬ回路。
［１２］前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイのキャパシタンスは、前記プログラマブルキャパシタアレイの複数のキャパシタの少なくとも１つを選択的に接続することによって設定される
［８］のＰＬＬ回路。
［１３］前記プログラマブルキャパシタアレイの複数のキャパシタの少なくとも１つを選択的に接続することは、前記複数のキャパシタの前記少なくとも１つに接続されるスイッチを閉じることによって少なくとも行われる
［１２］のＰＬＬ回路。
［１４］前記サプライレギュレートされたループは、ＰＭＯＳＦＥＴのゲートに結合された出力を有する演算増幅器（ｏｐ−ａｍｐ）を備え、前記ｏｐ−ａｍｐの第１の入力は、ループフィルタからの電圧制御信号に結合され、前記ｏｐ−ａｍｐの第２の入力及び前記ＰＭＯＳＦＥＴのドレインは、前記第１のノードに結合されている
［８］のＰＬＬ回路。
［１５］ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択することと、
電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定することと、
前記ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択することと、
前記ＶＣＯに対する前記デカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整することと、
を備え、
ＣUNITは、前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す
フェイズロックループ（ＰＬＬ）回路を用いる方法。
［１６］前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイは、レギュレートされた制御電圧ノードとグラウンドとの間に結合された複数のスイッチトキャパシタを備える
［１５］の方法。
［１７］前記設定すること及び調整することは、それぞれ、前記プログラマブルキャパシタアレイ内の第１の複数のスイッチトキャパシタ及び第２の複数のスイッチトキャパシタを選択的に閉じることを備える
［１５］の方法。
［１８］前記第１の乗算ファクタＮ１及び前記第２の乗算ファクタＮ２は、それぞれ、整数及びフラクショナル数（fractional number）からなるグループから選択される
［１５］の方法。
［１９］前記ＶＣＯは、リングオシレータを備える
［１５］の方法。
［２０］前記第１の乗算ファクタＮ１を選択すること及び前記設定することは、ＰＬＬ初期化プロセスで行われ、前記第２の乗算ファクタＮ２を選択すること及び前記調整することは、ＰＬＬリセットプロセスで行われる
［１５］の方法。
［２１］ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択する手段と、
電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定する手段と、
前記ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択する手段と、
前記ＶＣＯに対する前記デカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整する手段と、
を備え、
ＣUNITは、前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す
サプライレギュレートされたフェイズロックループ（ＰＬＬ）回路。
［２２］前記第１の乗算ファクタＮ１を選択する手段及び前記第２の乗算ファクタＮ２を選択する手段は、デジタル制御ロジックを備え、前記デジタル制御ロジックは、入力するデジタル制御信号にしたがって予め決められた乗算ファクタ値を設定する
［２１］のＰＬＬ回路。
［２３］前記第１の乗算ファクタＮ１及び前記第２の乗算ファクタＮ２は、それぞれ、整数及びフラクショナル数（fractional number）からなるグループから選択される
［２２］のＰＬＬ回路。
［２４］前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイは、レギュレートされた制御電圧ノードとグラウンドとの間に結合された複数のスイッチトキャパシタを備える
［２１］のＰＬＬ回路。
［２５］前記設定及び調整する手段は、デジタルロジックを備え、前記デジタルロジックは、それぞれ、予め決められたスキーム（scheme）にしたがって、前記プログラマブルキャパシタアレイ内の第１の複数のスイッチトキャパシタ及び第２の複数のスイッチトキャパシタを選択的に閉じるように構成されている
［２４］のＰＬＬ回路。
［２６］サプライレギュレートされたフェイズロックループ（ＰＬＬ）回路によって動作するように構成された無線デバイスであって、前記無線デバイスは、
プロセッサと、
前記プロセッサとの電子的通信をとるメモリと、
前記メモリに記憶されたインストラクションと、
を備え、
前記インストラクションは、前記プロセッサによって、
前記サプライレギュレートされたＰＬＬ内の第１の周波数帯を選択することと、
前記ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択することと、
電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定することと、
を実行され、
ＣUNITは、前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す
無線デバイス。
［２７］前記インストラクションは、
前記サプライレギュレートされたＰＬＬ内の第２の周波数帯を選択することと、
前記ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択することと、
前記ＶＣＯに対する前記デカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整することと、
をさらに実行可能である
［２６］の無線デバイス。
［２８］前記サプライレギュレートされたＰＬＬ回路は、周波数シンセサイザの一部であるように構成されている
［２６］の無線デバイス。

Claims (28)

  1. 電圧制御発振器（ＶＣＯ）へのレギュレートされた制御電圧を発生するように構成されたサプライレギュレータであって、ＶＣＯが前記レギュレートされた制御電圧に応答してＶＣＯ出力周波数を発生するサプライレギュレータと、
    前記ＶＣＯ出力周波数の分周された部分を位相検出器にフィードバックするように構成され、Ｎの乗算ファクタ（multiplication factor of N）を有するＮ分周回路（divide-by-N circuit）と、
    前記レギュレートされた制御電圧に結合され、キャパシタンスがＮかけるＣUNIT（N times CUNIT）に等しいデカップリングキャパシタであって、ＣUNITが前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表すデカップリングキャパシタと、
    を備えたフェイズロックループ（ＰＬＬ）回路。
  2. 前記ＶＣＯは、電流制御発振器を備え、前記ＶＣＯ出力周波数は、前記電流制御発振器の実効キャパシタンスに対する前記電流制御発振器のトランスコンダクタンスの比率に等しい
    請求項１のＰＬＬ回路。
  3. 前記ＶＣＯは、電圧−電流（Ｖ２Ｉ）回路を備え、前記Ｖ２Ｉ回路は、前記レギュレートされた制御電圧を前記電流制御発振器へのサプライ電流に変換する
    請求項１のＰＬＬ回路。
  4. 前記電流制御発振器は、リングオシレータである
    請求項３のＰＬＬ回路。
  5. 前記Ｎ分周回路の乗算ファクタＮは、整数及びフラクショナル数（fractional number）からなるグループから選択される
    請求項１のＰＬＬ回路。
  6. 前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイのキャパシタンスは、前記プログラマブルキャパシタアレイの複数のキャパシタの少なくとも１つを選択的に接続することによって設定される
    請求項１のＰＬＬ回路。
  7. 前記サプライレギュレータは、演算増幅器（ｏｐ−ａｍｐ）及びＰＭＯＳＦＥＴを備え、前記ｏｐ−ａｍｐは、ループフィルタからの制御電圧信号に結合された第１の入力と、前記ＰＭＯＳＦＥＴのゲートに結合された出力と、前記ＰＭＯＳＦＥＴのドレインに結合された第２の入力とを有し、前記レギュレートされた制御電圧は、前記ＰＭＯＳＦＥＴのドレインに与えられる
    請求項１のＰＬＬ回路。
  8. 第１のノードでレギュレートされたサプライ電圧を発生するように構成されたサプライレギュレートされたループと、
    前記レギュレートされたサプライ電圧に応答して、第２のノードで制御電流を発生するように構成された電圧−電流ユニットと、
    前記制御電流に応答して、出力周波数信号を発生するように構成された電流制御発振器と、
    前記出力周波数信号の分周された部分を位相検出器にフィードバックするように構成され、Ｎの乗算ファクタ（multiplication factor of N）を有するＮ分周回路（divide-by-N circuit）と、
    前記第２のノードとグラウンドとの間に結合され、キャパシタンスがＮかけるＣUNIT（N times CUNIT）に等しいデカップリングキャパシタであって、ＣUNITが前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表すデカップリングキャパシタと、
    を備えたサプライレギュレートされたフェイズロックループ（ＰＬＬ）回路。
  9. 前記出力周波数信号の周波数は、前記電流制御発振器の実効キャパシタンスに対する前記電流制御発振器のトランスコンダクタンスの比率に等しい
    請求項８のＰＬＬ回路。
  10. 前記電流制御発振器は、リングオシレータである
    請求項９のＰＬＬ回路。
  11. 前記Ｎ分周回路の乗算ファクタＮは、整数及びフラクショナル数（fractional number）からなるグループから選択される
    請求項８のＰＬＬ回路。
  12. 前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイのキャパシタンスは、前記プログラマブルキャパシタアレイの複数のキャパシタの少なくとも１つを選択的に接続することによって設定される
    請求項８のＰＬＬ回路。
  13. 前記プログラマブルキャパシタアレイの複数のキャパシタの少なくとも１つを選択的に接続することは、前記複数のキャパシタの前記少なくとも１つに接続されるスイッチを閉じることによって少なくとも行われる
    請求項１２のＰＬＬ回路。
  14. 前記サプライレギュレートされたループは、ＰＭＯＳＦＥＴのゲートに結合された出力を有する演算増幅器（ｏｐ−ａｍｐ）を備え、前記ｏｐ−ａｍｐの第１の入力は、ループフィルタからの電圧制御信号に結合され、前記ｏｐ−ａｍｐの第２の入力及び前記ＰＭＯＳＦＥＴのドレインは、前記第１のノードに結合されている
    請求項８のＰＬＬ回路。
  15. ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択することと、
    前記ＰＬＬ内の電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定することと、
    前記ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択することと、
    前記ＶＣＯに対する前記デカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整することと、
    を備え、
    前記ＶＣＯはサプライレギュレータからレギュレートされた制御電圧が供給され、
    前記デカップリングキャパシタは前記レギュレートされた制御電圧ノードとグラウンドとの間に結合され、
    ＣUNITは、前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す
    フェイズロックループ（ＰＬＬ）回路を用いる方法。
  16. 前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイは、前記レギュレートされた制御電圧ノードとグラウンドとの間に結合された複数のスイッチトキャパシタを備える
    請求項１５の方法。
  17. 前記設定すること及び調整することは、それぞれ、前記プログラマブルキャパシタアレイ内の第１の複数のスイッチトキャパシタ及び第２の複数のスイッチトキャパシタを選択的に閉じることを備える
    請求項１５の方法。
  18. 前記第１の乗算ファクタＮ１及び前記第２の乗算ファクタＮ２は、それぞれ、整数及びフラクショナル数（fractional number）からなるグループから選択される
    請求項１５の方法。
  19. 前記ＶＣＯは、リングオシレータを備える
    請求項１５の方法。
  20. 前記第１の乗算ファクタＮ１を選択すること及び前記設定することは、ＰＬＬ初期化プロセスで行われ、前記第２の乗算ファクタＮ２を選択すること及び前記調整することは、ＰＬＬリセットプロセスで行われる
    請求項１５の方法。
  21. ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択する手段と、
    前記ＰＬＬ内の電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定する手段と、
    前記ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択する手段と、
    前記ＶＣＯに対する前記デカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整する手段と、
    を備え、
    前記ＶＣＯはサプライレギュレータからレギュレートされた制御電圧が供給され、
    前記デカップリングキャパシタはレギュレートされた前記制御電圧ノードとグラウンドとの間に結合され、
    ＣUNITは、前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す
    サプライレギュレートされたフェイズロックループ（ＰＬＬ）回路。
  22. 前記第１の乗算ファクタＮ１を選択する手段及び前記第２の乗算ファクタＮ２を選択する手段は、デジタル制御ロジックを備え、前記デジタル制御ロジックは、入力するデジタル制御信号にしたがって予め決められた乗算ファクタ値を設定する
    請求項２１のＰＬＬ回路。
  23. 前記第１の乗算ファクタＮ１及び前記第２の乗算ファクタＮ２は、それぞれ、整数及びフラクショナル数（fractional number）からなるグループから選択される
    請求項２２のＰＬＬ回路。
  24. 前記デカップリングキャパシタは、プログラマブルキャパシタアレイを備え、前記プログラマブルキャパシタアレイは、前記レギュレートされた制御電圧ノードとグラウンドとの間に結合された複数のスイッチトキャパシタを備える
    請求項２１のＰＬＬ回路。
  25. 前記設定及び調整する手段は、デジタルロジックを備え、前記デジタルロジックは、それぞれ、予め決められたスキーム（scheme）にしたがって、前記プログラマブルキャパシタアレイ内の第１の複数のスイッチトキャパシタ及び第２の複数のスイッチトキャパシタを選択的に閉じるように構成されている
    請求項２４のＰＬＬ回路。
  26. サプライレギュレートされたフェイズロックループ（ＰＬＬ）回路によって動作するように構成された無線デバイスであって、前記無線デバイスは、
    プロセッサと、
    前記プロセッサとの電子的通信をとるメモリと、
    前記メモリに記憶されたインストラクションと、
    を備え、
    前記インストラクションは、前記プロセッサによって、
    前記サプライレギュレートされたＰＬＬ内の第１の周波数帯を選択することと、
    前記ＰＬＬ内のＮ分周回路に対する第１の乗算ファクタＮ１を選択することと、
    前記ＰＬＬ内の電圧制御発振器（ＶＣＯ）に対するデカップリングキャパシタのキャパシタンスを、Ｎ１かけるＣUNIT（N1 times CUNIT）に等しくなるように設定することと、
    を実行され、
    前記ＶＣＯはサプライレギュレータからレギュレートされた制御電圧が供給され、
    前記デカップリングキャパシタは前記レギュレートされた制御電圧ノードとグラウンドとの間に結合され、
    ＣUNITは、前記デカップリングキャパシタンスを製造するために選ばれたプロセス技術に対して特徴付けられたユニットキャパシタンスを表す
    無線デバイス。
  27. 前記インストラクションは、
    前記サプライレギュレートされたＰＬＬ内の第２の周波数帯を選択することと、
    前記ＰＬＬ内のＮ分周回路に対する第２の乗算ファクタＮ２を選択することと、
    前記ＶＣＯに対する前記デカップリングキャパシタのキャパシタンスを、Ｎ２かけるＣUNIT（N2 times CUNIT）に等しくなるように調整することと、
    をさらに実行可能である
    請求項２６の無線デバイス。
  28. 前記サプライレギュレートされたＰＬＬ回路は、周波数シンセサイザの一部であるように構成されている
    請求項２６の無線デバイス。
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