KR20120023717A - 전원조정 위상동기루프(ｐｌｌ) 및 사용방법 - Google Patents

전원조정 위상동기루프(ｐｌｌ) 및 사용방법 Download PDF

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KR20120023717A
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Abstract

본 발명은, 전원조정 위상동기루프(PLL)가 제공된다. 상기 PLL은 전원조정 루프, 전압제어 오실레이터(VCO) 및 상기 VCO에 대한 프로그램가능한 디커플링 커패시터 어레이를 포함한다. 상기 VCO 디커플링 커패시터 어레이의 커패시턴스는 N배 CUNIT와 동등하게 조절가능하고, 여기서 N은 N분주회로의 증배율의 현재 값이며, CUNIT은, 디커플링 커패시터 어레이를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스(unit capacitance)이다. 상기 PLL이 하나의 주파수 대역에서 다른 대역으로 전환될 때, 상기 VCO 디커플링 커패시터에 의해 도입된 고차 폴은 PLL 기준주파수를 추적하여, PLL 동작 안정성을 개선시킨다.

Description

전원조정 위상동기루프(ＰＬＬ) 및 사용방법{SUPPLY-REGULATED PHASE-LOCKED LOOP(PLL) AND METHOD OF USING}
본 발명은 일반적으로 위상동기루프들에 관한 것으로서, 더욱 상세하게는 전원조정 PLL 및 사용방법에 관한 것이다.
위상동기루프(PLL)는, 입력신호의 위상 및 주파수로 출력신호의 위상 및 주파수를 고정하는(lock) 전자시스템이다. PLL은, FM 복조기들(demodulators), 스테레오 복조기들, 신호음 검출기들(tone detectors), 주파수 합성기들(frequency synthesizers) 등과 같은 통신 시스템들 및 장치들의 애플리케이션에 널리 사용된다. 또한, PLL은 흔히 마이크로프로세서들, 디지털신호 프로세서들, 네트워크 프로세서들, 동기식 시스템들(synchronous systems) 등과 같은 고성능 디지털회로들 사이의 이벤트들을 동기화하기 위하여 고주파 주기신호를 필요로 하는 디지털 애플리케이션들에 채용(employ)된다. 특히, PLL은 다양한 애플리케이션 분야들의 반도체 집적회로들(IC)에 통합되는 것이 바람직하며, 상보형 금속 산화물 반도체(Complementary Metal-Oxide-Semiconductor:CMOS) 제조기술과 같은 고급 VLSI(advanced Very-Large-Scale-Integrated-Circuit) 제조기술들에 의해 구현된다.
모놀리식 반도체칩 상에 복합 전자시스템을 통합하는 트렌드가 계속됨에 따라서, PLL들은 거의 모든 VLSI 칩들에 대하여 필수 구성요소가 되고 있다. 일례로서, PLL은, 무엇보다도 동기화된 클럭신호들을 제공하기 위하여, 마이크로프로세서와 같은 고급 디지털 시스템에 통상적으로 통합된다. 다른 예로서, PLL은 또한, 통상적으로 고성능 무선주파수(radio frequency, RF) 트랜시버(transceiver)와 같은 아날로그 또는 혼합 신호 칩(mixed-signal chip)에 채용되어, 일반적으로 송신기에서 기저대역(baseband) 신호를 변조하고 수신기에서 인입 RF신호를 복조하는데 사용되는, 주파수 합성기를 형성한다. 견고하고 안정된 동작은, PLL의 가장 바람직한 특성들 중 하나로서, PLL이 통합된 회로의 전체적인 성능을 결정한다.
CMOS 제조기술들은 딥 서브마이크론(deep-submicron) 및 나노미터 범위로 계속 축소(scale down)되면서, 바람직한 특성들을 가진 PLL들의 설계는 점점 더 어렵게 되어 가고 있다. 많은 난제들 중 하나는, 증가된 위상 잡음 또는 타이밍 지터(timing jitter)를 유발시킴으로써 PLL 성능을 열화시키는, 감소된 전원 대 문턱 전압의 비들로 인한 온-칩 전원 잡음에 대한 증가된 감도(sensitivity)에서 비롯된다. 보다 구체적으로는, PLL에 사용된 전압제어 오실레이터(voltage controlled oscillator, VCO) 또는 전류제어 오실레이터(current controlled oscillator, CCO)는, 특히 그 전원상의 잡음에 민감하다. VCO 또는 CCO는 고급 PLL 아키텍쳐(architecture)에 있어서 "클린(clean)" 전원에서 동작하는 것이 필수적이다.
전원 조정 PLL 아키텍쳐는, PLL에 사용된 VCO 또는 CCO에 대하여 클린하거나 조정된 전원을 제공하는데 사용된다. 일례로서, 전형적인 전원조정 PLL 아키텍쳐는, PLL의 루프필터와 전압제어 오실레이터(VCO) 사이의 전원조정 루프를 사용하는 것을 포함한다. 이러한 전원조정 루프는 루프필터로부터의 전압제어 신호(VCTRL)를 증폭하고 버퍼링하며, VCO에 대하여 조절가능한 조정전원 전압(VREG)을 발생시킬 수 있다. 메인 PLL 루프는 VCTRL 및 VREG를 변화시킴으로써 필요한 주파수에서 VCO를 동작시키므로, 전원조정 루프는 PLL 전원(VDD)의 변동들과는 관계없이 VREG를 유지한다. 또한, 상술한 바와 같은 구성을 갖는 기존의 전원조정 PLL들은, 통상적으로, 조정된 VCO 전원전압(VREG)의 바람직하지 않은 AC 컴포넌트들을 제거하기 위한 노력으로서, 조정된 VCO 전원전압(VREG) 및 그라운드(ground) 사이에서 디커플링 커패시터를 포함한다.
그러나, 상기 및 다른 기존의 전원조정 PLL구조들은, 수많은 분명한 문제점들을 나타낸다. 첫 번째로, 전원조정 루프 그 자체가 그 대역폭 보다 높은 주파수들에서의 VCO 전원 잡음을 제거하지 못하기 때문에, 전원조정 루프의 대역폭을 극대화할 필요가 있다. 이것은 PLL에서의 전력소비를 증가시키는 결과가 될 수 있다. 두 번째로, VCO 디커플링 커패시터의 사용은, PLL 루프의 보상을 곤란하게 하는 고차 폴(higher-order pole)을 도입시킨다. 광범위의 기준주파수들에 걸쳐서 안정적인 PLL 동작을 보장하는 것이 바람직하다. 이러한 이유로, PLL 루프 다이내믹스는, 프로세스, 전압 및 온도(PVT) 변화들과는 관계없이 유지되면서 기준주파수(ωREF)를 추적하는 것이 중요하다. 다시 말해서, 임의의 고차 폴의 주파수는 PLL 기준주파수에 의해 스케일링을 해야 하지만 항상 그러한 것은 아니다. 통상적으로, 폴 주파수 대 기준 주파수의 비는 PVT 상태들에 따라서 변화하며, 또한 PLL에 사용된 N 분주회로의 증배율(multiplication factor)의 함수일 수도 있다. 따라서, 전원조정 PLL의 동작 안정성은 PVT 상태들에 따라서 상당히 감소될 수 있으며, PLL의 사용은 좁은범위의 기준주파수들로 제한될 수 있다.
기존의 전원조정 PLL 구조들에 있어서의 이들 및 다른 문제점들을 감안하여, VLSI 프로세싱 기술의 지속적인 스케일링의 추세에 대처하면서 바람직한 PLL 특성들을 얻기 위한 개선된 전원조정 PLL 구조들 및 사용 방법들이 요구되고 있다.
이들 및 다른 문제점들은, 일반적으로, 전원조정 PLL을 제공하는 본 발명의 바람직한 실시예들에 의해 해결하거나 회피되며, 일반적으로 기술적 이점들이 달성된다. PLL은 전원조정 루프, 전압제어 오실레이터(VCO) 및 VCO를 위한 프로그램가능한 디커플링 커패시터 어레이를 포함한다. VCO 디커플링 커패시터 어레이의 커패시턴스는 N배 CUNIT와 동등하게 되도록 조절가능하며, 여기서 N은 N 분주회로의 증배율의 현재 값(current value)이고, CUNIT은 디커플링 커패시터 어레이를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스이다. PLL이 하나의 주파수 대역에서 다른 주파수 대역으로 전환할 때, VCO 디커플링 커패시터에 의해 도입된 고차 폴(higher-order pole)이 PLL 기준주파수를 추적(track)하여, 광범위의 기준주파수들에 걸쳐 PLL 동작 안정성을 유지한다. 또한, 고차 폴 주파수 대 PLL 기준주파수의 비는, 일반적으로 최신 프로세스 기술들에서 PVT 변화들에 영향을 받지 않는 커패시턴스들의 비에 의해서만 결정된다. 결과적으로, 이제 전원조정 PLL의 동작 안정성은 PVT 변화들에 대하여 조금 덜 민감하며, PLL은 더 광범위한 기준주파수들에서 사용될 수 있다.
본 발명의 바람직한 실시예에 따르면, PLL회로는, 전압제어 오실레이터(VCO)에 대하여 조정된 제어전압을 발생시키도록 구성된 전원 조정기(supply regulator)를 포함하며, VCO는 조정된 제어전압에 응답하여 VCO출력 주파수를 발생시킨다. PLL 회로는 또한 위상 검출기로 VCO 출력주파수의 분할된 부분을 피드백하도록 구성된, N의 증배율을 가지는, N 분주회로(a divide-by-N circuit)를 포함한다. PLL 회로는, N배 CUNIT와 동등한 커패시턴스를 가지며, 조정된 제어전압에 커플링된, 디커플링 커패시터를 더 포함하고, CUNIT은, 디커플링 커패시턴스를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스(unit capacitance)를 나타낸다.
본 발명의 다른 실시예에 따르면, 전원조정 PLL회로는 제1 노드에서 조정된 전원전압을 발생시키도록 구성된 전원조정 루프(supply-regulated loop)를 포함한다. 전원조정 PLL 회로는 또한, 조정된 전원전압에 응답하여 제2 노드에서 제어전류를 발생시키도록 구성된 전압-전류유닛(voltage-to-current unit)을 포함한다. 전원조정 PLL 회로는 제어전류에 응답하여 출력주파수 신호를 발생시키도록 구성된 전류제어 오실레이터를 더 포함한다. 전원조정 PLL 회로는 또한, N의 증배율을 가지며, 출력주파수 신호의 분할된 부분을 위상 검출기로 피드백하도록 구성된 N 분주회로를 더 포함한다. 전원조정 PLL 회로는, N배의 CUNIT와 동등한 커패시턴스를 가지며, 제2 노드 및 그라운드(ground) 사이에서 커플링된, 디커플링 커패시터를 추가적으로 포함하고, CUNIT은 디커플링 커패시턴스를 제조하기 위해 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타낸다.
본 발명의 또 다른 바람직한 실시예에 따르면, 위상동기루프(PLL) 회로를 사용하는 방법은, PLL의 N 분주회로에 대하여 제1 증배율(N1)을 선택하는 단계, 전압제어 오실레이터(VCO)에 대한 디커플링 커패시터의 커패시턴스를, Nl배의 CUNIT 와 동등하게 되도록 설정하는 단계, PLL의 N 분주회로에 대하여 제2 증배율(N2)을 선택하는 단계 및 VCO에 대한 디커플링 커패시터의 커패시턴스를, N2배 CUNIT와 동등하게 되도록 조절하는 단계를 포함하며, CUNIT은, 디커플링 커패시턴스를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스(unit capacitance)를 나타낸다.
본 발명의 또 다른 바람직한 실시예에 따르면, 전원조정 위상동기루프(PLL) 회로는, 위상동기루프(PLL)의 N 분주회로에 대하여 제1 증배율(N1)을 선택하기 위한 수단, 전압제어 오실레이터(VCO)에 대한 디커플링 커패시터의 커패시턴스를, Nl배의 CUNIT와 동등하게 되도록 설정하기 위한 수단, 위상동기루프(PLL)의 N 분주회로에 대하여 제2 증배율(N2)을 선택하기 위한 수단 및 VCO에 대한 디커플링 커패시터의 커패시턴스를 N2배 CUNIT와 동등하게 되도록 조정하기 위한 수단을 포함하고, CUNIT은, 디커플링 커패시턴스를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스(unit capacitance)를 나타낸다.
본 발명의 또 다른 실시예에 따르면, 무선장치는, 프로세서, 프로세서와 전자통신하는 메모리 및 메모리 내에 저장된 명령을 포함하며, 상기 명령은, 전원조정 PLL에서 제1 주파수 대역을 선택하고, PLL의 N 분주회로에 대하여 제1 증배율(N1)을 선택하며, 전압제어 오실레이터(VCO)에 대한 디커플링 커패시터의 커패시턴스를, Nl 배 CUNIT와 동등하게 되도록 설정하기 위하여, 프로세서에 의해 실행가능하며, CUNIT은, 디커플링 커패시턴스를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스(unit capacitance)를 나타낸다.
본 발명 및 그 이점에 대한 더욱 완벽한 이해를 위하여, 첨부도면과 더불어 이하의 발명의 상세한 설명을 참조하기로 한다.
도 1은, 예시적인 실시예로서 전원조정 PLL의 블럭도를 나타낸다.
도 2는, 예시적인 실시예로서 전원조정 PLL의 전원 조정기, 전압제어 오실레이터 및 프로그램가능한 디커플링 커패시터 어레이의 예시적인 개략도를 나타낸다.
도 3은, 예시적인 실시예로서의 전원조정 PLL을 사용하는 방법을 도시하는 흐름도이다.
도 3a는, 도 3의 방법에 대응하는 기능적 수단 블럭(means-plus-function block)들을 도시한다.
도 4는, 무선장치 내에서의, 예시적인 실시예로서의 전원조정 PLL에 포함될 수 있는 특정 컴포넌트들을 도시하고 있다.
이제, 바람직한 실시예들의 구성 및 사용이 이하에서 상세히 고찰된다. 그러나, 본 발명은 다양한 구체적인 상황들에서 구현될 수 있는 수많은 적용가능한 발명의 개념들을 제공하는 것으로 이해하여야 한다. 제시된 특정 실시예들은 단지 본 발명을 구성하고 이용하기 위한 구체적인 방법들을 설명하기 위한 단지 예에 불과하며, 본 발명의 범위를 제한하는 것도 아니다.
본 발명은, 구체적인 상황에서의 바람직한 실시예들, 즉, 다른 유리한 특성들 중에서도, PLL 기준주파수를 추적하여 개선된 전반적인 PLL 동작 안정성을 제공하는, PVT 및 증배율에 독립적인 고차 폴을 가진 전원조정 PLL들에 대하여 설명될 것이다. 이들 유리한 특성들은, 예컨대 범용 클럭 곱셈기로서 사용된 PLL에 있어서 특히 바람직할 것이다. 본 발명의 실시예들은 PLL의 개선된 동작 안정성이 요구되는 애플리케이션들에 사용된 PLL들에 적용할 수 있다. CMOS 프로세싱 기술이 바람직한 실시예에서 PLL들을 제조하는데 채용되는 한편, 바이폴라 및 BiCMOS와 같은 다른 적절한 프로세싱 기술들이 또한 바람직한 실시예들에 있어서 PLL들을 구현하는데 사용될 수 있다.
도 1은, 본 발명의 일실시예에 따른 전원조정 PLL(100)의 블럭도를 나타낸다. PLL(100)은 위상 검출기(110), 전하펌프(120), 루프필터(130), 전원전압 조정기(140), 전압제어 오실레이터(VCO, 150), 프로그램가능한 디커플링 커패시터 어레이(160) 및 피드백 N 분주회로(170)를 포함한다. 위상 검출기(110)는 입력 클럭신호(ωREF)와 같은 기준신호의 위상 및 주파수와 PLL 출력주파수 신호(ωVCO)에 응답하여 N 분주회로(170)에 의해 발생된 변동 피드백신호(oscillatory feedback signal)(ωDIV)의 위상 및 주파수를 비교한다. 위상 검출기(110)는 기준신호(ωREF)와 피드백신호(ωDIV) 사이의 위상차를 나타내는 출력신호를 생성한다. 실시예에 있어서, 업(UP) 또는 다운(DN) 신호는 피드백신호(ωDIV)가 기준신호(ωREF)보다 지연되거나 앞설 때 생성된다. 위상 검출기(110)로부터의 UP 및 DN 신호들은 VCO(150)의 출력 주파수(ωVCO)를 효율적으로 변경하도록 제어신호를 생성할 수 있는 전하펌프(120)에 공급된다. 전하펌프(120)로부터 발생된 제어신호는 도시된 전류신호(Icp), 또는 전압신호일 수 있다. 일례로서, 전하펌프(120)는 UP 및 DN 신호에 따라서 커패시터에 대하여 전류를 공급받거나 공급할 수 있는, 커패시터를 구동하는 두 개의 스위치드 전류원(switched current sources)들을 포함하는 기존의 전하펌프일 수 있으며, 제어 전압 신호를 발생시킨다. UP신호는 UP신호 펄스의 폭에 비례하여 커패시터에 대하여 전하량을 추가하는 한편, DN신호 상의 펄스는 DN 펄스폭에 비례하여 전하를 제거한다. UP의 폭이 DN 펄스의 폭보다 큰 경우, 제어전압 신호가 순증가한다. 또한, 다른 구성들을 가지는 전하펌프(120)가 사용될 수 있다.
본 발명의 바람직한 실시예들의 설명들을 통하여, rad/s(radians per second)으로 측정된 각 주파수(angular frequencies, ωREF, ωVCO 및 ωDIV)가 각각, 단지 예시의 목적을 위해, PLL 기준신호, PLL 출력신호 및 PLL 피드백신호의 주파수들을 표시하는데 사용된다는 것에 유의해야 한다. 또한, 다양한 실시예들에 개시된 발명의 특성들은, 본 발명의 범위를 벗어나지 않고, 다양한 실시예들에서 헤르쯔(hertz)로 측정된 보통의 주파수(f)가 다양한 PLL 신호들의 주파수를 표시하는데 사용될 경우 적용된다. 각 주파수 및 보통의 주파수는 ω= 2πf의 수식을 통하여 서로 관련된다.
루프필터(130)는 전하펌프(120)에 의해 생성된 제어신호의 바람직하지 않은 스펙트럼 컴포넌트들을 필터링하는데 사용된다. 루프필터(130)의 스펙트럼 특성은, 바람직하게는 전하펌프(120)로부터 제어신호의 DC 컴포넌트를 추출하여, 전원전압 조정기(140)에 AC 없는(AC-free) VCO 제어전압 신호(VCTRL)를 공급하는 저역통과 필터이다. 다양한 루프필터들이 루프필터(130)로서 사용될 수 있다. 일실시예에서, 루프필터(130)는 공지된 RC 저역통과 네트워크이다. 다른 실시예에서, 루프필터(130)는 스위치드 커패시터 루프필터이다. 다른 구성들을 가지는 루프필터(130)가 또한 채용될 수 있다.
전원전압 조정기(140)는 루프필터(130) 및 VCO(150) 사이에 커플링된다. 그것은 필터링된 VCO 제어전압 신호(VCTRL)를 증폭하여 가변적이거나 조절가능한 조정된 VCO 제어전압(VREG)을 출력노드(145) 상에 출력할 수 있다. 전원전압 조정기(140)는 통상적으로 상당히 개선된 전원제거율(PSRR)을 제시하며, IC칩에 있어서 DC 전원라인(VDD) 및 기판상에 통상적으로 존재하는, 잡음이 거의 없는 조정된 VCO 제어전압(VREG)을 발생시킨다. 또한, 전원전압 조정기(140)는 통상적으로 낮은 드롭아웃(dropout) 전압을 제시하여, 조정된 VCO 제어전압(VREG)을 가능한 한 높게 허용함으로써, VCO(150)의 출력주파수 신호(ωVCO)의 달성가능한 주파수를 최대화한다. 전원전압 조정기(140)는 다양한 회로구성들을 통하여 구현될 수 있다.
VCO(150)는 전원전압 조정기(140)의 출력노드(145)에 커플링된 오실레이터를 포함하며, 조정된 VCO 제어전압(VREG)에 응답하여 주파수 신호(ωVCO)를 출력한다. VCO(150) 출력주파수 신호(ωVCO)의 분주된 버젼(즉, ωDIV)은, N의 증배율을 갖는, N 분주회로(170)를 통하여 위상 검출기(110)로 피드백된다. 기준신호(ωREF) 및 피드백신호(ωDIV) 사이의 주파수 차가 있는 경우, 조정된 VCO 제어전압(VREG)의 값은, VCO(150)의 속도를 상승시키거나 하강시키기 위하여 증가되거나 감소되어, 피드백신호(ωDIV)가 기준신호(ωREF)를 따라잡거나(catch up), 또는 피드백신호(ωDIV)의 선두를 제거시키게 할 것이다. 기준신호(ωREF) 및 피드백신호(ωDIV) 사이의 자동 팔로업(follow up)이 이루어질 때, VCO(150) 출력주파수 신호(ωVCO)가 기준신호(ωREF)에 고정된 것이라고 할 수 있다. VCO(150)는, 바람직하게는 VREG 및 ωVCO 사이에서 선형 전압-주파수 전달 특성(transfer characteristic)을 나타낸다.
또한, 도 1의 전원조정 PLL(100)의 블럭도에는 프로그램가능한 디커플링 커패시터 어레이(160)가 도시되어 있다. 디커플링 커패시터 어레이(160)는 전원전압 조정기 출력노드(145) 및 AC 그라운드(GND) 사이에 커플링되며, VREG 및 GND 사이에 가변 커패시턴스를 제공한다. 디커플링 커패시터 어레이(160)는 다양한 구성들의 공지된 프로그램가능한 커패시터 어레이일 수 있으며, 그 커패시턴스는 공지된 코딩/디코딩 및 멀티플렉싱 회로와 같은 공지 수단을 통하여 어레이에서 커패시터들 중 다양한 커패시터들을 선택적으로 접속시킴으로써 변화될 수 있다.
도 1과 관련하여 예시된 PLL(100) 구성에 의하면, PLL(100) 루프에의 전원조정기(140) 및 디커플링 커패시터 어레이(160)의 추가로 인하여, PLL(100) 전달함수(transfer function)에 고차, 넌도미넌트 폴(higher-order, non-dominant pole)이 일반적으로 도입된다. 일반적으로, 고차, 넌도미넌트 폴의 주파수는 아래와 같이 표현될 수 있다.
ωD = gVCO / CD
(1)
여기서 gVCO는 노드(145)에서의 VCO(150)의 유효 트랜스컨덕턴스(effective transconductance)를 나타내며, CD는 노드(145)에서의 프로그램가능한 디커플링 커패시터 어레이(160)의 커패시턴스를 나타낸다. 또한, 도 1과 관련하여 도시된 PLL(100) 구성에 의하면, VCO(150)는 이하와 같이 표현된 형태로 진동 주파수(oscillation frequency)를 가지는 구성으로 되어 있다:
ωVCO = gVCO / CEFF
(2)
여기서, CEFF는 VCO(150)의 유효 커패시턴스를 나타낸다. 수식(2)에 대하여 설명된 바와 같이, 다양한 VCO(150) 구성들이 진동 주파수 특성을 나타내기 위하여 존재한다는 것을 주목한다. 본 발명의 범위는 어떤 특정한 형태의 전압제어 오실레이터로 제한하도록 의도된 바가 없다.
바람직한 실시예들에 있어서, 디커플링 커패시터 어레이(160)의 커패시턴스(CD)는 그 값이 N 분주회로(170)의 증배율(N)에 비례하여 설정되도록 가변적이며 조절가능하다. PLL(100)이 미리 결정된 증배율(N) 하에서 동작하면, 프로그램 가능한 디커플링 커패시터 어레이(160)의 커패시턴스(CD)는:
CD = N * CUNIT
(3)
이 되도록 설정된다. 여기서, CUNIT은 디커플링 커패시터 어레이(160)의 커패시터들을 제조하기 위하여 선택된 IC 프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타낸다. 이러한 가변 커패시턴스(CD)는 프로그램가능한 커패시터 어레이(160)의 복수의 커패시터들 중 여러가지 커패시터들을 선택하여 접속하는 코딩-디코딩 및 멀티플렉싱 회로와 같은, 제어로직회로(미도시)에 의해 자동적으로 조절될 수 있다. PLL(100)이, 통상적으로 상이한 VCO(150) 출력주파수 신호(ωVCO)를 유도하는, 상이한 증배율(N) 하에서 동작되도록 리셋되면, 제어로직회로는 N 분주회로(170)의 조정된 증배율(N)에 따라서 수식(3)의 가변 커패시턴스(CD)를 리셋할 것이다. 일례로서, 기준신호 주파수(fREF)가 10 MHz이며(ωREF = 2πfREF) VCO(150) 출력주파수 신호의 주파수(fVCO)가 900 MHz(ωVCO = 2πfVCO), 즉, N = 90인 초기 PLL(100) 셋업에 있어서, CD는 90배 CUNIT이 되도록 설정된다. PLL(100)이 동일한 기준신호에 응답하여 1.0 GHz, 즉, N = 100의 VCO(150) 출력주파수 신호(fVCO)를 발생시키도록 리셋되면, CD는 100배 CUNIT이 되도록 설정된다. PLL(100)상의 N 및 CD의 리셋은 공통의 제어로직회로를 통하여 동시에 수행될 수 있다. 또한, PLL(100)상의 N 및 CD의 리셋은 순차적으로 그리고 별개의 제어로직회로들을 통하여 수행될 수도 있다.
상술한 PLL(100) 구성에 의하면, 고차 폴 주파수(ωD) 대 기준신호 주파수(ωREF)의 비는 이하와 같이 수식(1), (2) 및 (3)으로부터 유도될 수 있다.
ωD / ωREF = (gVCO / CD) / ωREF = gVCO / (ωREF * N * CUNIT) = gVCO / (ωVCO * CUNIT) = CEFF/ CUNIT
(4)
PLL(100)의 유리한 특성들은 적어도 이하에서와 같이 수식(4)으로부터 용이하게 이해될 수 있다. 첫 번째로, 고차 폴 주파수(ωD) 대 기준신호의 주파수(ωREF)의 비는 N 분주회로(170)의 증배율(N)과는 독립적이다. 환언하면, 그 주파수 고정범위 내에 있어서, PLL(100)의 루프 다이내믹스(예컨대, 폴 주파수)는, PLL(100)이 상이한 주파수 대역들 사이에서 동작할 때, 항상 기준신호의 주파수(ωREF)를 추적한다. 결과적으로, PLL(100)의 동작 안정성이 상당히 개선될 수 있다. 두 번째로, 수식(4)은 PLL(100) 내의 고차 폴 주파수(ωD) 대 기준신호의 주파수(ωREF)의 비가 VCO(150) 유효 커패시턴스(CEFF) 대 단위 커패시턴스(CUNIT)의 비와 동등하며, 양자가 다른 회로/장치 파라미터들과 비교하면, PVT 변화들에 대하여 상당히 덜 민감하다는 것을 나타낸다. 결과로서, PLL(100)의 동작 안정성은, 진보된 PLL 구조들에 있어서 바람직한 바와 같이 PVT 변화에 거의 영향을 받지 않는다.
도 2에서는, 전원전압 조정기(140), VCO(150) 및 프로그램가능한 디커플링 커페시터 어레이(160)의 예시적인 개략도가, 그중에서도 연산증폭기(op-amp, 142) 와 PMOSFET(Ml), 전압-전류(V2I) 레지스터(RV2I)와 PMOSFET(M2)과 링 오실레이터(152), 및 스위치드 커패시터 어레이(162)로 각각 구현되는 것을 나타내는, 전원조정 PLL(100)을 도시하고 있다. 루프필터(130)로부터의 제어전압 신호(VCTRL)는 그 출력이 PMOSFET(Ml)의 게이트에 커플링된 op-amp(142)의 차동입력으로 공급된다. PMOSFET(Ml)의 소스는 전원(VDD)에 커플링되며, PMOSFET(Ml)의 드레인은 노드(A)에 커플링된다. 노드(A)에서의 전압(VREG)은 op-amp(142)의 다른 차동 입력으로 피드백되며, 로컬 피드백루프를 형성한다. 또한 이러한 로컬 피드백루프는 통상적으로 전원조정 루프라고도 불린다. "노이지(noisy)" 전원전압(VDD)에 비하면, 노드(A)에서의 전압(VREG)은, 전원(VDD)으로부터의 잡음이 잡음을 소거하는 로컬 교정전압(local corrective voltage)을 생성하도록, 전원조정 루프에 의해 조정된다. 결과적으로, VREG는 거의 일정하게 유지되는 반면 VDD는 변화한다. 또한, VREG는 통상적으로 전원조정 전압으로 지칭된다. 상술한 바와 같이, PLL(100)의 순방향 경로에 전원조정 루프를 추가함으로써, 수식(1)에 대하여 표현된 주파수(ωD)에 의해 PLL(100)의 전달함수에서 고차, 넌도미넌트 폴(non-dominant pole)을 생성한다.
VCO(150)는, 전원조정 전압(VREG)을 직류 전류(IV2I)로 변환하도록 노드(A)와 GND 사이에서 구현되는 V2I 레지스터(RV2I)를 포함한다. 또한, VCO(150)는 PMOSFET (Ml) 이후에 순방향 경로에서 구현되는 PMOSFET(M2)을 포함한다. PMOSFET(M2)은 PMOSFET(Ml)과 동등할 수 있다. PMOSFET(M2)의 소스는 전원(VDD)에 커플링되고 PMOSFET(M2)의 드레인은 노드(B)에 커플링된다. PMOSFET(M2)의 게이트는 PMOSFET(Ml)의 게이트에 커플링된다. 이러한 전류미러 회로 구성에 의해, 직류전류(ICTRL)가 PMOSFET(M2) 분기점에서 발생되어, 노드(B)로 흐른다. 이와 같이 생성된 ICTRL는 직류전류(IV2I)의 정확한 복제일 수 있으며, 전원전압(VDD)의 잡음에 거의 영향을 받지 않는다. 연속해서, ICTRL은 링 오실레이터(152)에 공급되며, PLL(100)의 출력주파수 신호(ωVCO)로 변환된다.
전류 구성에 있어서, 링 오실레이터(152)는 CMOS 프로세스 기술을 이용하여 구현되며, 일련의 3개 CMOS 인버터들(INV1 내지 INV3)를 포함하고 있다. 인버터들(INV1 내지 INV3)의 PMOSFET들의 소스들은 노드(B)에 커플링된다. 인버터들(INV1 내지 INV3)의 NMOSFET들의 소스들은 GND에 커플링된다. INV3의 출력단에서의 전압은 INV1의 입력단으로 피드백된다. 또한 링 오실레이터(152)는 "레벨업"유닛(155)을 포함하며, "레벨업" 유닛은 인버터들사이의 전압차들을 "레벨업"유닛(155)의 출력노드에서의 출력주파수 신호(ωVCO)로 변환하도록 구성되어 있다. 유사하게, 링 오실레이터(152)의 출력주파수 신호(ωVCO)는, 수식(2)에 대하여 이미 설명된 바와 같이, 링 오실레이터(152)의 유효 트랜스컨덕턴스(gVCO) 대 링 오실레이터(152)의 유효 커패시턴스(CEFF)의 비로서 표현될 수 있다.
링 오실레이터(152)가 출력주파수 신호(ωVCO)를 생성하는 것으로 예시되어 있지만, 다른 구성들을 가지는 전류제어 오실레이터(CCO)가 직류전류(ICTRL)를 출력주파수 신호(ωVCO)로 전환하는데 또한 사용될 수 있다는 것을 주목한다. 도 2에 도시된 링 오실레이터(152)의 개략도는, CCO를 어떤 특정 형태로 제한하려고 의도된 바가 없다.
또한, V2I 레지스터(RV2I) 및 PMOSFET(M2)이 단지 예시용으로 V2I 컨버터로서 설명된다는 것을 주목한다. 다른 V2I 회로구성이 전원조정 전압(VREG)에 응답하여 정확한 CCO 제어전류 신호(ICTRL)를 생성하는데 또한 이용될 수 있다. 또한, V2I 레지스터(RV2I) 및 PMOSFET(M2)이 단지 예시용으로 VCO(150)의 일부로서 설명된다는 것을 주목한다. 전원조정 전압(VREG)을 CCO 제어전류 신호(ICTRL)로 변환하는데 사용된 V2I 회로들은, 전원전압 조정기(140)의 일부와 같은 PLL(100)의 다른 회로 컴포넌트들의 일부 또는 별개의 회로 컴포넌트로서 또한 구현될 수 있다. 본 발명의 범위는 어떤 특정한 회로 형태나 구성으로 V2I 회로를 제한하려고 의도된 바가 없다.
또한, 도 2는, 프로그램가능한 VCO 디커플링 커패시터 어레이(162)를 도시하고 있다. 프로그램가능한 디커플링 커패시터 어레이(162)는 노드(B)와 GND 사이에서 병렬로 구현된 복수의 커패시터들을 포함한다. 커패시터(Ci)(i = 1, 2, ..., N)는 스위치(Si)를 폐쇄함으로써 노드(B) 및 GND에 선택적으로 커플링될 수 있다. 프로그램가능한 디커플링 커패시터 어레이(162)의 총 커패시턴스(CD)는, 원하는 CD를 얻기 위하여 어떤 스위치들을 폐쇄하고, 어떤 스위치들을 개방할지를 결정하는 미리 결정된 스위칭 방식으로 노드(B) 및 GND에 커플링된 커패시터들의 커패시턴스의 합과 동등하다. N 분주회로(170)의 증배율이 미리 결정된 값의 N을 가지도록 설정되는 PLL(100) 설정에 있어서, 프로그램가능한 디커플링 커패시터 어레이(162)의 총 커패시턴스(CD)는, 수식(3)에서 이미 설명된 바와 같이, CD = N * CUNIT 이 되도록 설정되며, 여기서 CUNIT은 디커플링 커패시터 어레이내의 커패시터들(CD)을 제조하기 위하여 선택된 IC프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타낸다. N 분주회로(170)의 증배율이 상이한 PLL(100) 설정에 있어서 다른 값으로 리셋되면, 커패시터 어레이(162)의 총 커패시턴스(CD)는 리셋된 증배율 값에 따라서 조절된다.
예시적인 PLL(100) 구성에 있어서, N 분주회로(170)는 1000의 최대 증배율(Nmax) 및 80의 최소 증배율(Nmin)을 가지도록 구성된다. 프로그램가능한 디커플링 커패시터 어레이(162)는 단위 커패시턴스(CUNIT)와 동등한 커패시턴스를 각각 가지는, 1000개의 동일한 스위치드 커패시터들을 포함한다. 예시적인 PLL(100)이 1000의 증배율을 가지는 N 분주회로(170)에 의해 동작하도록 설정되면, 프로그램가능한 디커플링 커패시터 어레이(162)의 스위치들은 모두 폐쇄되며; 커패시터 어레이(162)의 총 커패시턴스(CD)는 1000*CUNIT과 동등하다. 예시적인 PLL(100)이 80의 증배율을 가지는 N 분주회로(170)에 의해 동작하도록 리셋되면, 천개의 스위치들 중 오직 80개만이 폐쇄되어, 커패시터 어레이(162)의 총 커패시턴스(CD)는 80*CUNIT과 동등하게 되도록 리셋된다. 공지된 제어로직들(미도시)은, 커패시터 어레이(162)의 스위치들 중 다양한 스위치들을 선택적으로 개방 및 폐쇄하고, 커패시터들 중 다양한 커패시터들을 노드(B)와 GND에 선택적으로 커플링하는데 사용될 수 있다.
다양한 공지의 회로들, 장치들, 컴포넌트들이, 프로그램가능한 디커플링 커패시터 어레이(162)에 있어서 커패시터를 접속하거나 분리하기 위하여, 상술한 바와 같은 스위치(Si)로서 구현될 수 있다. 본 발명의 범위는 어떤 특별한 형태나 구성으로 스위치를 제한하려는 의도는 없다.
다른 예시적인 PLL(100) 구성에 있어서, N 분주회로(170)는 예컨대, 위상 잡음을 개선하기 위한 노력으로 분수(N)의 N 분주회로 아키텍쳐(fractional-N divide-by-N circuit architecture)를 가지도록 구성된다. 분수(N)의 N 분주회로 아키텍쳐는 분수의 증배율을 가지며 VCO 출력주파수 분해능이 기준주파수(ωREF)의 분수부분이 되도록 한다. 프로그램가능한 디커플링 커패시터 어레이(162)의 커패시턴스(CD)는 정수(N)의 N 분주회로를 갖는 예시적인 PLL(100)과 유사한 방식으로 분수의 증배율(N)의 현재 값에 따라서 조절될 수 있다.
PLL(100)이 하나의 N 분주회로(170) 증배율로부터 다른 증배율(정수 또는 분수)로 동작하도록 설정되면, 프로그램가능한 디커플링 커패시터 어레이(162)의 총 커패시턴스(CD)는 현재 증배율에 따라서 자동적으로 조절될 수 있다는 유리한 특징을 포함한다. 결과적으로, 수식(4)과 관련하여 이미 설명한 바와 같이, 전원조정 루프(140)에 의해 생성된 고차 폴의 폴 주파수(ωD) 대 기준신호 주파수(ωREF)의 비는, N 분주회로(170) 증배율(N)에 대하여 항상 독립적이다. 이러한 회로특징은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 이해될 수 있는 바와 같이, 상당히 개선된 PLL(100) 동작 안정성을 가져올 수 있다. 게다가, 수식(4)에 의해 나타낸 바와 같이, ωD 대 ωREF의 비는 VCO(152) 유효 커패시턴스(CEFF)와 프로세싱 기술 단위 커패시턴스(CUNIT)의 비율(quotient)과 동등하다. 이러한 비율은, 통상적으로 PVT 변화들에 민감하지 않은, 두 개의 커패시턴스의 비이다. 결과적으로, PLL(100)의 개선된 동작 안정성은 일반적으로 PVT 변화들에 영향을 받지 않는다. 추가적인 유리한 특성으로서, 폴에 대한 복합 보상회로들(complex compensation circuit)은 개선된 PLL 동작 안정성으로 인하여 단순화되거나 제외될 수 있다. 결과로서, 본 발명의 특성들을 가진 PLL들은 전력소비를 저감시키며, 칩 풋프린트(chip footprint)를 감소시키게 될 수 있다.
프로그램가능한 디커플링 커패시터 어레이(162)는, 단지 예시의 목적을 위해 N 분주회로의 현재 증배율(N) 값에 따라서 조절가능한 커패시턴스(CD)를 제공하는 것으로 나타내고 있다는 것을 주목한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면, 그 커패시턴스가 현재 증배율(N, 정수 또는 분수)에 따라서 원하는 분해능으로 제어되고 조절될 수 있는 한 임의의 디커플링 커패시턴스가 커패시터 어레이(162) 대신에 사용될 수 있다는 것을 인식할 수 있을 것이다. 본 발명의 범위는, 조절가능한 디커플링 커패시턴스를 어떤 특정한 형태나 구성으로 제한하도록 의도된 바 없다.
또한, 전원조정 PLL(100)은 디지털 도메인과 아날로그 도메인으로 구분될 수 있음을 주목한다. 상술한 전원조정 PLL(100)의 회로 모듈들은 아날로그 및 디지털 회로모듈 양자일 수 있다. 예컨대, 아날로그 도메인은 위상 검출기(110), 전하펌프(120), 루프필터(130), 및 VCO(150)를 포함할 수 있다. 디지털 도메인은 비동기식 고속 피드백 분주기를 포함하는 N 분주회로(170)를 포함할 수 있다. 게다가, 디지털 도메인 내의 회로는 디지털 전압전원에 의해 전력이 공급될 수 있다. 반대로, 아날로그 도메인 내의 어떠한 회로들은 전하펌프 및 전류미러와 같은 아날로그 전원에 의해 전력이 공급될 수 있는 한편, 나머지 회로는 위상 검출기(110)와 같은 디지털 전원전력에 의해 전력이 공급될 수 있다. 아날로그 전압전원은 디지털 전압전원보다 크거나 작아도 된다.
게다가, 상술한 전원조정 PLL(100)은, 단지 본 발명의 특징을 설명하는데 적용가능한 이들 회로 모듈들을 예시할 뿐이라는 것을 주목한다. 전원조정 PLL(100)은 또한 미리 결정된 PLL 특성을 달성하도록 구현되는 추가의 회로를 포함할 수 있다. 추가의 회로는, 예컨대, 프리분주기(pre-divider), 루프필터 클럭로직(loop filter clocking logic), 비클럭 검출기(no-clock detector), 포스트 분주기(post-divider), 증배율(N) 선택회로(multiplication factor N selection circuit), 출력 버퍼(output buffers)를 포함할 수 있다. 임의의 수의 추가의 회로들, 장치들, 컴포넌트들, 커넥터들 등이 PLL(100)에 의해 구현될 수 있다. 여기에 제시될 수 있는 특정회로들 또는 회로들의 결여는, 어떠한 식으로든 본 발명의 실시예들을 제한하려는 의도가 아니다.
도 3은, 전원조정 PLL(100)을 사용하는 방법을 도시하는 흐름도(200)이다. 상기 방법은 전원조정 PLL(100)의 N 분주회로에 대하여 제1 증배율(N1)을 선택(210)함으로써 수행될 수 있다. 이것은, 제1 주파수 대역내에서 동작하도록 전원조정 PLL(100) 내에 VCO를 설정할 수 있다. N 분주회로는 인입 제어신호에 응답하여 그 N값을 조절하도록 구성된 증배율(N) 선택 회로를 포함할 수 있다. 증배율(N1)은, 전원조정 PLL(100)의 애플리케이션에 따라서, 정수이거나 분수일 수 있다. VCO 디커플링 커패시턴스(CD)의 값은 N1 * CUNIT과 동등하게 되도록 설정되며(220), 여기서 CUNIT은 디커플링 커패시터를 제조하기 위하여 선택된 IC 프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타낸다. 디커플링 커패시터는 복수의 스위치드 커패시터를 포함한 프로그램가능한 디커플링 커패시터 어레이일 수 있다. 프로그램가능한 디커플링 커패시턴스(CD)의 바람직한 값은, 공지된 코딩-디코딩 회로 및 공지된 멀티플렉싱 회로와 같은 공지 수단에 의해 어레이 내의 커패시터들 중의 다양한 커패시터들을 선택적으로 접속함으로써 얻어질 수 있다. 또한, 다른 증배율(N)의 동조범위(tuning range)에서 원하는 조정 분해능(adjusting resolution)을 갖는 다른 가변 커패시터가 VCO 디커플링 커패시터(CD)로서 사용될 수 있다. 방법은 전원조정 PLL(100)의 N 분주회로에 대하여 제2의 증배율(N2)을 선택(230)함으로써 추가로 수행될 수 있다. 상기 증배율(N2)은 전원조정 PLL(100)의 애플리케이션에 따라서 정수 또는 분수이며, N1보다 크거나 작을 수 있다. N 분주회로에서의 N2의 선택은 N1을 선택하기 위해 위에서 사용된 유사한 방식으로 수행될 수 있다. 이것은, 제1 주파수 대역으로부터 제2 주파수 대역으로 동작하도록 PLL(100) 내에서 VCO를 전환할 수 있다. 다음으로, VCO 디커플링 커패시터(CD)의 값은, 이전의 디커플링 커패시턴스 값을 설정하는데 있어서의 상술한 바와 유사한 방식으로 N2 * CUNIT과 동등하게 되도록 조절된다(240).
제1의 증배율(N1)의 선택(210) 및 VCO 디커플링 커패시턴스의 설정(220)은, PLL(100) 초기화 프로세스동안 동시에 수행될 수 있다는 것을 주목한다. 유사하게, 제2의 증배율(N2)의 선택(230) 및 VCO 디커플링 커패시턴스의 조정(240)은, PLL(100)이 제1 주파수 대역으로부터 제2 주파수 대역으로 전환될 준비가 되어 있을 때 후속의 PLL(100) 리셋 프로세스동안 동시에 수행될 수 있다.
상술한 도 3의 방법(200)은, 도 3a에 도시된 기능적 수단 블럭(200A)에 대응하는 다양한 하드웨어 및/또는 소프트웨어 컴포넌트들 및/또는 모듈들에 의해 수행될 수 있다. 환언하면, 도 3에 도시된 블럭들(210 내지 240)은, 도 3a에 도시된 기능적 수단 블럭들(210A 내지 240A)에 대응한다.
도 4는 무선장치(500) 내에 전원조정 PLL(100)이 포함될 수 있는 것을 도시하고 있다. 무선장치(500)는 이동기기/이동국 또는 기지국, 즉 액세스 포인트일 수 있다. 이동국들의 예로서는, 셀룰러 전화들, 핸드헬드 무선장치들, 무선 모뎀들, 랩탑 컴퓨터들, 퍼스널 컴퓨터들 등을 포함한다. 이동국은 대안적으로 액세스 단말, 이동 단말, 가입자국, 원격국, 사용자 단말, 단말, 가입자 유닛, 사용자 장비 등으로 언급될 수 있다. 전원조정 PLL(100) 및 사용방법은 무선장치(500)의 일부일 수 있다. 일례로서, 전원조정 PLL(100)은 로컬 오실레이터를 형성하도록 구현된 주파수 합성기의 일부일 수 있다. 무선장치(500)에 포함된 로컬 오실레이터는, 송신기에서 기저대역 신호를 변조하며 수신기에서 인입 RF 신호를 복조하는데 사용될 수 있다. 또한, 전원조정 PLL(100) 및 사용방법은, 무선장치(500)가 아닌 전자장치 내에서 존재할 수 있다. 그러나, 전자 장치 블럭도 및 컴포넌트들은, 전원조정 PLL(100)이 트랜시버(515)의 일부가 아닐 수 있다는 점을 제외하고, 도 4의 무선장치(500)와 유사할 것이다.
무선장치(500)는 마이크로프로세서(501)를 포함할 수 있다. 마이크로프로세서(501)는, 범용 단일- 또는 멀티-칩 마이크로프로세서(예컨대, 임베디드 ARM 프로세서), 특수목적 마이크로프로세서(예컨대, 디지털 신호 프로세서(DSP)), 마이크로제어기, 프로그램어블 게이트어레이 등일 수 있다. 프로세서(501)는 중앙처리유닛(CPU)으로서 언급될 수 있다. 단 하나의 프로세서(501)가 도 4의 무선장치(500)에 도시되어 있지만, 대안적인 구성에 있어서 프로세서들(예컨대, ARM 및 DSP)의 조합가 사용될 수 있다.
또한 무선장치(500)는, 메모리(505)를 포함한다. 메모리(505)는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트일 수 있다. 메모리(505)는 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 자기 디스크 저장매체, 광학 저장매체, RAM 내의 플래시메모리 소자, 프로세서에 포함된 온보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터 등으로서 구현되며, 그 조합을 포함할 수 있다.
데이터(507) 및 명령들(509)은 메모리(505) 내에 저장될 수 있다. 명령들(509)은 여기에 개시된 방법들을 구현하기 위하여 프로세서(501)에 의해 실행될 수 있다. 명령들(509)의 실행은, 메모리(505) 내에 저장된 데이터(507)의 사용을 포함할 수 있다. 프로세서(501)가 명령들(509)을 실행하면, 명령들의 다양한 부분들(509a)이 프로세서(501)상에 로딩될 수 있으며, 데이터의 다양한 조각들(pieces)(507a)이 프로세서(501)상에 로딩될 수 있다.
또한, 무선장치(500)는 송신기(511)와 수신기(513)를 포함하여, 무선장치(500)에 대하여 신호의 송수신을 허용할 수 있다. 송신기(511) 및 수신기(513)는 트랜시버(515)로서 총괄적으로 지칭될 수 있다. 안테나(517)가 트랜시버(515)에 전기적으로 커플링될 수 있다. 또한 무선장치(500)는 (도시되지 않은) 다수의 송신기들, 다수의 수신기들, 다수의 트랜시버 및/또는 다수의 안테나(예컨대, 517a, 517b)를 포함할 수 있다.
무선장치(500)의 다양한 컴포넌트들은, 하나 이상의 버스들에 의해 커플링될 수 있으며, 이 버스들은 전력 버스, 제어신호 버스, 상태신호 버스, 데이터 버스 등을 포함할 수 있다. 명확성을 위해, 도 4에 다양한 버스들이 버스 시스템(519)으로서 도시된다.
상술한 설명에 있어서, 참조부호는 때로는 다양한 용어들과 관련하여 사용되었다. 용어가 참조부호와 관련하여 사용된 경우, 이것은 하나 이상의 도면에 도시된 특정 엘리먼트를 지칭하는 것을 의미한다. 용어가 참조부호 없이 사용된 경우, 이것은 임의의 특정 도면에 대한 제한 없이 용어를 개괄적으로 지칭하는 것을 의미한다.
이전에 사용된 "결정(determining)"이라는 용어는 다양한 동작들을 포함하여, "결정"은 계산(calculating), 연산(computing), 프로세싱(processing), 유도(deriving), 조사(investigating), 검색(looking up)(예컨대, 표, 데이터베이스 또는 다른 데이터 구조에서의 검색), 확인(ascertaining) 등을 포함할 수 있다. 또한, "결정"은, 수신(receiving) (예컨대, 정보를 수신), 액세스(accessing)(예컨대, 메모리 내의 데이터에 액세스) 등을 포함할 수 있다. 또, "결정"은 해결(resolving), 선택(selecting), 선정(choosing), 구축(establishing) 등을 포함할 수 있다.
"프로세서"라는 용어는, 범용 프로세서, 중앙처리유닛(CPU), 마이크로프로세서, 디지털 신호 프로세서(DSP), 제어기, 마이크로제어기, 상태 머신 등을 포함하도록 넓게 해석되어야 한다. 어떠한 상황하에서는, "프로세서"가, 주문형 집적회로(ASIC), 프로그램가능한 논리소자(PLD), 필드 프로그램어블 게이트 어레이(FPGA) 등을 나타낼 수 있다. "프로세서"라는 용어는, 예컨대, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 다른 이러한 구성들의 조합과 같은, 프로세싱 장치들의 조합을 지칭할 수 있다.
"메모리"라는 용어는, 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트를 포함하도록 넓게 해석되어야 한다. 용어 메모리는, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 불휘발성 랜덤 액세스 메모리(NVRAM), 프로그램어블 ROM(PROM), 삭제가능한 프로그램어블 ROM(EPROM), 전기적 삭제가능한 프로그램어블 ROM(EEPROM), 플래시메모리, 자기 또는 광학 데이터 저장장치(magnetic or optical data storage), 레지스터 등과 같은, 다양한 종류의 프로세서 판독가능한 매체를 나타낼 수 있다. 프로세서가 메모리에 대하여 정보를 판독 및/또는 기록할 수 있는 경우 메모리는 프로세서와 전자통신(electronic communication) 상태에 있다고 할 수 있다. 프로세서에 일체화된 메모리는 프로세서와 전자통신 상태에 있다.
'명령들(instructions)' 및 '코드(code)'라는 용어는, 임의의 형태의 컴퓨터 판독가능한 스테이트먼트들(statements)을 포함하도록 넓게 해석되어야 한다. 예컨대, '명령들' 또는 '코드'라는 용어는, 하나 이상의 프로그램들, 루틴들, 서브루틴들, 함수들, 프로시져들 등을 나타낼 수 있다. "명령들" 및 "코드"는 단일 컴퓨터 판독가능한 스테이트먼트 또는 다수의 컴퓨터 판독가능한 스테이트먼트를 포함할 수 있다.
여기서 제시된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 통해 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들로서 저장될 수 있다. 용어 컴퓨터 판독가능한 매체(computer-readable medium)는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체를 지칭한다. 예를 들어, 컴퓨터 판독가능한 매체는 RAM,ROM,EEPROM,CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 장치들, 또는 명령들 또는 데이터 구조들의 형태로 요구되는 프로그램 코드를 전송 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이들로 제한되는 것은 아니다. 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc, 광 disc, DVD, 플로피 disk, 및 블루-레이(Blu-ray) disc를 포함하며, 여기서 disk는 통상 데이터를 자기적으로 재생하지만, disc은 레이저를 통해 광학적으로 데이터를 재생한다.
또한, 소프트웨어 또는 명령들이 전송매체를 통하여 전송될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 통해 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 전송매체의 정의 내에 포함될 수 있다.
본 명세서에 개시된 방법은, 상술한 방법을 달성하기 위한 하나 이상의 단계들 및 동작들을 포함한다. 방법 단계 및/또는 동작들은 특허청구범위를 벗어나지 않고 서로 교환될 수 있다. 환언하면, 단계 및 동작들에 대한 특정 순서가, 설명되는 방법의 적절한 동작에 필요하지 않다면, 특정 단계 및/또는 동작들의 순서 및/또는 사용은, 특허청구범위를 벗어나지 않고 수정될 수 있다.
또한, 본 명세서에 설명된 방법 및 기술을 수행하기 위한 모듈 및/또는 다른 적절한 수단들은 장치에 의해 다운로드되고/또는 다른 방식으로 획득될 수 있다는 것을 이해하여야 한다. 예를 들면, 장치는 본 명세서에 설명된 방법들을 수행하기 위한 전송수단을 이용하기 위하여 서버에 커플링될 수 있다. 대안적으로, 여기에 설명된 다양한 방법이 저장수단(예컨대, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 콤팩트 디스크(CD) 또는 플로피디스크 등과 같은 물리적 저장매체 등)을 통하여 제공되어, 장치에 대하여 저장수단을 커플링시키거나 제공할 때 장치는 다양한 방법들을 획득할 수 있다. 게다가, 장치에 대하여 여기에 설명된 방법들 및 기술들을 제공하기 위한 다른 임의의 적절한 기술이 이용될 수 있다.
특허청구범위는 상술한 바와 같은 정확한 구성 및 컴포넌트들로 한정되는 것이 아님을 이해하여야 한다. 특허청구범위의 범위를 벗어나지 않고, 다양한 수정들, 대체들 및 변형들이, 본 명세서에서 설명된 시스템들, 방법들 및 장치들의 구성, 동작 및 세부사항들에 대하여 행해질 수 있다.

Claims (28)

  1. 위상동기루프(PLL) 회로로서,
    전압제어 오실레이터(VCO)에 대하여 조정된 제어전압을 발생시키도록 구성된 전원 조정기(supply regulator) ? 상기 VCO는 상기 조정된 제어전압에 응답하여 VCO 출력주파수를 발생시킴 ?;
    위상 검출기로 상기 VCO 출력주파수의 분할된 부분을 피드백하도록 구성되며, N의 증배율(multiplication factor)을 가지는, N 분주회로(divide-by-N circuit); 및
    N배 CUNIT와 동등한 커패시턴스를 가지며, 상기 조정된 제어전압에 커플링된, 디커플링 커패시터를 포함하며,
    상기 CUNIT은, 디커플링 커패시턴스를 제조(fabricate)하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스(unit capacitance)를 나타내는,
    위상동기루프 회로.
  2. 제1항에 있어서,
    상기 VCO는 전류제어 오실레이터(current-controlled oscillator)를 포함하며, 상기 VCO 출력주파수는 상기 전류제어 오실레이터의 트랜스컨덕턴스 대 상기 전류제어 오실레이터의 유효 커패시턴스의 비와 동등한, 위상동기루프 회로.
  3. 제1항에 있어서,
    상기 VCO는 전압-전류(voltage-to-current, V2I)회로를 포함하며, 상기 V2I 회로는 상기 조정된 제어전압을 전류제어 오실레이터에 대한 전원전류(supply current)로 변환하는, 위상동기루프 회로.
  4. 제3항에 있어서,
    상기 전류제어 오실레이터는, 링 오실레이터(ring oscillator)인, 위상동기루프 회로.
  5. 제1항에 있어서,
    상기 N 분주회로의 증배율 N은, 정수 및 분수로 구성되는 그룹으로부터 선택되는, 위상동기루프 회로.
  6. 제1항에 있어서,
    상기 디커플링 커패시터는, 프로그램가능한 커패시터 어레이를 포함하며, 상기 프로그램가능한 커패시터 어레이의 커패시턴스는 상기 프로그램가능한 커패시터 어레이의 복수의 커패시터들 중 적어도 하나를 선택적으로 연결함으로써 설정(set)되는, 위상동기루프 회로.
  7. 제1항에 있어서,
    상기 전원 조정기는 연산증폭기(op-amp)와 PMOSFET을 포함하며, 상기 연산증폭기는 루프필터(loop filter)로부터의 제어전압 신호에 커플링되는 제1 입력, 상기 PMOSFET의 게이트에 커플링되는 출력, 및 상기 PMOSFET의 드레인에 커플링되는 제2 입력을 가지며, 상기 조정된 제어전압은 상기 PMOSFET의 드레인에 제공되는, 위상동기루프 회로.
  8. 전원조정 위상동기루프(PLL) 회로로서,
    제1 노드에서 조정된 전원전압을 발생시키도록 구성된 전원조정 루프(supply-regulated loop);
    상기 조정된 전원전압에 응답하여 제2 노드에서 제어전류를 발생시키도록 구성된 전압-전류 유닛;
    상기 제어전류에 응답하여 출력주파수 신호를 발생시키도록 구성된 전류제어 오실레이터;
    N의 증배율을 가지며, 출력주파수 신호의 분할된 부분을 위상 검출기로 피드백하도록 구성된 N 분주회로; 및
    N배 CUNIT와 동등한 커패시턴스를 가지며, 상기 제2 노드 및 그라운드(ground) 사이에 커플링된, 디커플링 커패시터를 포함하고,
    상기 CUNIT은 디커플링 커패시턴스를 제조하기 위해 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타내는,
    전원조정 위상동기루프 회로.
  9. 제8항에 있어서,
    상기 출력주파수 신호의 주파수는, 상기 전류제어 오실레이터의 트랜스컨덕턴스 대 전류제어 오실레이터의 유효 커패시턴스의 비와 동등한, 전원조정 위상동기루프 회로.
  10. 제9항에 있어서,
    상기 전류제어 오실레이터는 링 오실레이터인, 전원조정 위상동기루프 회로.
  11. 제8항에 있어서,
    상기 N 분주회로의 증배율 N은 정수 및 분수로 구성되는 그룹으로부터 선택되는, 전원조정 위상동기루프 회로.
  12. 제8항에 있어서,
    상기 디커플링 커패시터는 프로그램가능한 커패시터 어레이를 포함하고, 상기 프로그램가능한 커패시터 어레이의 커패시턴스는 상기 프로그램가능한 커패시터 어레이의 복수의 커패시터들 중 적어도 하나를 선택적으로 연결함으로써 설정되는, 전원조정 위상동기루프 회로.
  13. 제12항에 있어서,
    상기 프로그램가능한 커패시터 어레이의 복수의 커패시터들 중 적어도 하나를 선택적으로 연결하는 것은, 적어도 상기 복수의 커패시터 중 적어도 하나에 연결된 스위치를 폐쇄함으로써 수행되는, 전원조정 위상동기루프 회로.
  14. 제8항에 있어서,
    상기 전원조정 루프는, PMOSFET의 게이트에 커플링된 출력을 가지는 연산증폭기(op-amp)를 포함하고, 상기 op-amp의 제1 입력은, 루프필터로부터의 전압제어 신호에 커플링되며, 상기 op-amp의 제2 입력 및 상기 PMOSFET의 드레인은 상기 제1 노드에 커플링되는, 전원조정 위상동기루프 회로.
  15. 위상동기루프(PLL) 회로를 사용하는 방법으로서,
    상기 PLL의 N 분주회로에 대하여 제1 증배율 N1을 선택하는 단계;
    전압제어 오실레이터(VCO)에 대한 디커플링 커패시터의 커패시턴스를 Nl배 CUNIT 와 동등하게 되도록 설정하는 단계;
    상기 PLL의 N 분주회로에 대하여 제2 증배율 N2를 선택하는 단계; 및
    상기 VCO에 대한 디커플링 커패시터의 커패시턴스를 N2배 CUNIT와 동등하게 되도록 조절하는 단계를 포함하고,
    상기 CUNIT은, 디커플링 커패시턴스를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타내는,
    위상동기루프 회로를 사용하는 방법.
  16. 제15항에 있어서,
    상기 디커플링 커패시터는, 프로그램가능한 커패시터 어레이를 포함하며, 상기 프로그램가능한 커패시터 어레이는, 조정된 제어전압 노드 및 그라운드 사이에 커플링된 복수의 스위치드 커패시터(switched-capacitor)들을 포함하는, 위상동기루프회로를 사용하는 방법.
  17. 제15항에 있어서,
    상기 설정 및 조절 단계는, 각각 상기 프로그램가능한 커패시터 어레이의 복수의 제1 스위치드 커패시터들 및 복수의 제2 스위치드 커패시터들을 선택적으로 폐쇄하는 단계를 포함하는, 위상동기루프 회로를 사용하는 방법.
  18. 제15항에 있어서,
    상기 제1 증배율 Nl 및 상기 제2 증배율 N2은, 각각 정수 및 분수로 구성되는 그룹으로부터 선택되는, 위상동기루프 회로를 사용하는 방법.
  19. 제15항에 있어서,
    상기 VCO는 링 오실레이터를 포함하는, 위상동기루프 회로를 사용하는 방법.
  20. 제15항에 있어서,
    상기 제1 증배율 Nl의 선택 단계 및 상기 설정 단계는, PLL 초기화 프로세스에서 수행되며, 상기 제2 증배율 N2의 선택 단계 및 상기 조절 단계는, PLL 리셋 프로세스에서 수행되는, 위상동기루프 회로를 사용하는 방법.
  21. 전원조정 위상동기루프(PLL) 회로로서,
    상기 PLL의 N 분주회로에 대하여 제1 증배율 N1을 선택하기 위한 수단;
    전압제어 오실레이터(VCO)에 대한 디커플링 커패시터의 커패시턴스를 Nl배 CUNIT 와 동등하게 되도록 설정하기 위한 수단;
    상기 PLL의 N 분주회로에 대하여 제2 증배율 N2를 선택하기 위한 수단; 및
    상기 VCO에 대한 디커플링 커패시터의 커패시턴스를 N2배 CUNIT와 동등하게 되도록 조절하기 위한 수단을 포함하고,
    상기 CUNIT은, 디커플링 커패시턴스를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타내는,
    전원조정 위상동기루프 회로.
  22. 제21항에 있어서,
    상기 제1 증배율 N1을 선택하기 위한 수단 및 상기 제2 증배율 N2를 선택하기 위한 수단은 디지털 제어로직(digital control logic)을 포함하며, 상기 디지털 제어로직은 인입 디지털 제어신호에 따라서 미리 결정된 증배율 값을 설정하는, 전원조정 위상동기루프 회로.
  23. 제22항에 있어서,
    상기 제1 증배율 N1 및 상기 제2 증배율 N2은, 각각 정수 및 분수로 구성되는 그룹으로부터 선택되는, 전원조정 위상동기루프 회로.
  24. 제21항에 있어서,
    상기 디커플링 커패시터는 프로그램가능한 커패시터 어레이를 포함하고, 상기 프로그램가능한 커패시터 어레이는 조절된 제어전압 노드 및 그라운드 사이에 커플링된 복수의 스위치드 커패시터들을 포함하는, 전원조정 위상동기루프 회로.
  25. 제24항에 있어서,
    상기 설정 및 조절 수단은 디지털 로직을 포함하며, 상기 디지털 로직은, 각각, 미리 결정된 방식에 따라서 상기 프로그램가능한 커패시터 어레이의 복수의 제1 스위치드 커패시터들 및 복수의 제2 스위치드 커패시터들을 선택적으로 폐쇄하도록 구성되는, 전원조정 위상동기루프 회로.
  26. 전원조정 위상동기루프(PLL) 회로에 의해 동작하도록 구성된 무선장치로서, 상기 무선장치는,
    프로세서;
    상기 프로세서와 전자통신하는 메모리; 및
    상기 메모리내에 저장되며, 상기 프로세서에 의해,
    상기 전원조정 PLL에서 제1 주파수 대역을 선택하고,
    상기 PLL의 N 분주회로에 대하여 제1 증배율 N1을 선택하며, 그리고
    전압제어 오실레이터(VCO)에 대한 디커플링 커패시터의 커패시턴스를 Nl 배 CUNIT 와 동등하게 되도록 설정하기 위하여, 실행가능한 명령들(instructions)을 포함하며,
    상기 CUNIT은, 디커플링 커패시턴스를 제조하기 위하여 선택된 프로세싱 기술에 대해 특징화되는 단위 커패시턴스를 나타내는,
    무선장치.
  27. 제26항에 있어서,
    상기 명령들은,
    상기 전원조정 PLL에서 제2 주파수 대역을 선택하고,
    상기 PLL의 N 분주회로에 대하여 제2 증배율 N2을 선택하며, 그리고
    상기 VCO에 대한 디커플링 커패시터의 커패시턴스를 N2 배 CUNIT와 동등하게 조절하도록, 추가로 실행가능한, 무선장치.
  28. 제26항에 있어서,
    상기 전원조정 PLL 회로는, 주파수 합성기의 일부가 되도록 구성되는, 무선장치.
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