JP2002185291A - 電圧制御発振器およびｐｌｌ回路 - Google Patents
電圧制御発振器およびｐｌｌ回路Info
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Abstract
(57)【要約】
【課題】 電源電圧の揺らぎに伴う電圧制御発振器なら
びにＰＬＬ回路のジッタの発生を低減する。 【解決手段】 複数個のインバータ回路を環状に接続し
てなるリングオシレータＩ３と、制御電圧Ｖｃに応じた
電圧を前記インバータ回路の受電端に供給する電源回路
Ｉ１と、前記インバータ回路の直流動作電圧に概略等し
い電圧を生成する電圧発生回路Ｉ４と、前記リングオシ
レータの発振出力信号と前記電圧発生回路の電圧出力信
号を比較する電圧比較器Ｉ５とで電圧制御発振器を構成
する。さらに、前記電圧制御発振器を用いてＰＬＬ回路
を構成する。
びにＰＬＬ回路のジッタの発生を低減する。 【解決手段】 複数個のインバータ回路を環状に接続し
てなるリングオシレータＩ３と、制御電圧Ｖｃに応じた
電圧を前記インバータ回路の受電端に供給する電源回路
Ｉ１と、前記インバータ回路の直流動作電圧に概略等し
い電圧を生成する電圧発生回路Ｉ４と、前記リングオシ
レータの発振出力信号と前記電圧発生回路の電圧出力信
号を比較する電圧比較器Ｉ５とで電圧制御発振器を構成
する。さらに、前記電圧制御発振器を用いてＰＬＬ回路
を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器お
よびそれを用いたＰＬＬ（位相同期ループ）回路に関わ
り、特に電源電圧変動によって出力信号に発生するジッ
タを低減する手法を提供するものである。
よびそれを用いたＰＬＬ（位相同期ループ）回路に関わ
り、特に電源電圧変動によって出力信号に発生するジッ
タを低減する手法を提供するものである。
【０００２】
【従来の技術】従来用いられている典型的な電圧制御発
振器の構成は、例えば、Ian A. Youngらによって公表さ
れた文献 “A PLL Clock Generator with 5 to 110 MHz
of Lock Range for Microprocessors”, IEEE Journal
of Solid-State Circuits, vol. SC-27, pp. 1599-160
7, Nov. 1992. に示されるものを挙げることができる。
その回路構成を図５に示す。図５において、Ｉ１１は電
圧−電流変換回路、Ｉ１２はバイアス発生回路、Ｉ１４
はリングオシレータ、Ｉ１８は電圧比較器である。リン
グオシレータＩ１４は、一般に３個以上の複数のインバ
ータ回路を環状に接続して構成される。ここでは、最も
簡単な例として３個のインバータ回路Ｉ１５，Ｉ１６，
Ｉ１７からなる構成を示している。各々のインバータ回
路Ｉ１５，Ｉ１６，Ｉ１７は、コモンモードノイズを除
去する目的で差動構成となっており、差動の出力信号は
電圧比較器Ｉ１８によってシングルエンド信号ｆｏに変
換されて取り出される。制御電圧Ｖｃは、電圧−電流変
換回路Ｉ１１によって電流値に変換され、その電流値は
カレントミラーによって、後段のバイアス発生回路Ｉ１
２、およびインバータ回路Ｉ１５，Ｉ１６，Ｉ１７の入
力電流値に反映されている。制御電圧Ｖｃが高いほど前
記電流値は高くなり、インバータ回路Ｉ１５，Ｉ１６，
Ｉ１７の出力電流値が増加する。結果としてインバータ
回路Ｉ１５，Ｉ１６，Ｉ１７における信号遅延が減少す
るため、リングオシレータの発振周波数は増加する。一
方、インバータ回路Ｉ１５，Ｉ１６，Ｉ１７内部に図示
される各一対の抵抗器は、それぞれ電圧制御抵抗器であ
り、その抵抗値はバイアス発生回路Ｉ１２の生成するバ
イアス電圧Ｖｂによって制御される。バイアス発生回路
Ｉ１２の構成要素は、インバータ回路Ｉ１５，Ｉ１６，
Ｉ１７と同一となっており、いわゆるレプリカ回路を形
成している。このレプリカ回路の２つの入力端は、いず
れか一方に発振波形の最大電圧値（Ｖｒｅｆ）、他方に
最低電圧値（０Ｖ）が入力されている状態を模擬して接
続されている。このとき、２つの出力端のうち一方から
は発振波形の最大電圧値に相当する電圧が出力される
が、演算増幅器Ｉ１３による負帰還作用によって、その
電圧値がＶｒｅｆと等しくなるように、バイアス電圧値
Ｖｂが自動的に決定される。すなわち、このバイアス電
圧値Ｖｂを以って動作する同一回路構成のインバータ回
路Ｉ１４，Ｉ１５，Ｉ１６についても、その発振出力の
最大電圧値はほぼＶｒｅｆとなる。このようなバイアス
手法により、制御電圧Ｖｃが変化してもリングオシレー
タＩ１４の発振出力は所望の振幅となる。
振器の構成は、例えば、Ian A. Youngらによって公表さ
れた文献 “A PLL Clock Generator with 5 to 110 MHz
of Lock Range for Microprocessors”, IEEE Journal
of Solid-State Circuits, vol. SC-27, pp. 1599-160
7, Nov. 1992. に示されるものを挙げることができる。
その回路構成を図５に示す。図５において、Ｉ１１は電
圧−電流変換回路、Ｉ１２はバイアス発生回路、Ｉ１４
はリングオシレータ、Ｉ１８は電圧比較器である。リン
グオシレータＩ１４は、一般に３個以上の複数のインバ
ータ回路を環状に接続して構成される。ここでは、最も
簡単な例として３個のインバータ回路Ｉ１５，Ｉ１６，
Ｉ１７からなる構成を示している。各々のインバータ回
路Ｉ１５，Ｉ１６，Ｉ１７は、コモンモードノイズを除
去する目的で差動構成となっており、差動の出力信号は
電圧比較器Ｉ１８によってシングルエンド信号ｆｏに変
換されて取り出される。制御電圧Ｖｃは、電圧−電流変
換回路Ｉ１１によって電流値に変換され、その電流値は
カレントミラーによって、後段のバイアス発生回路Ｉ１
２、およびインバータ回路Ｉ１５，Ｉ１６，Ｉ１７の入
力電流値に反映されている。制御電圧Ｖｃが高いほど前
記電流値は高くなり、インバータ回路Ｉ１５，Ｉ１６，
Ｉ１７の出力電流値が増加する。結果としてインバータ
回路Ｉ１５，Ｉ１６，Ｉ１７における信号遅延が減少す
るため、リングオシレータの発振周波数は増加する。一
方、インバータ回路Ｉ１５，Ｉ１６，Ｉ１７内部に図示
される各一対の抵抗器は、それぞれ電圧制御抵抗器であ
り、その抵抗値はバイアス発生回路Ｉ１２の生成するバ
イアス電圧Ｖｂによって制御される。バイアス発生回路
Ｉ１２の構成要素は、インバータ回路Ｉ１５，Ｉ１６，
Ｉ１７と同一となっており、いわゆるレプリカ回路を形
成している。このレプリカ回路の２つの入力端は、いず
れか一方に発振波形の最大電圧値（Ｖｒｅｆ）、他方に
最低電圧値（０Ｖ）が入力されている状態を模擬して接
続されている。このとき、２つの出力端のうち一方から
は発振波形の最大電圧値に相当する電圧が出力される
が、演算増幅器Ｉ１３による負帰還作用によって、その
電圧値がＶｒｅｆと等しくなるように、バイアス電圧値
Ｖｂが自動的に決定される。すなわち、このバイアス電
圧値Ｖｂを以って動作する同一回路構成のインバータ回
路Ｉ１４，Ｉ１５，Ｉ１６についても、その発振出力の
最大電圧値はほぼＶｒｅｆとなる。このようなバイアス
手法により、制御電圧Ｖｃが変化してもリングオシレー
タＩ１４の発振出力は所望の振幅となる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
電圧制御発振器の構成では、電圧−電流変換回路Ｉ１
１、およびインバータ回路Ｉ１５，Ｉ１６，Ｉ１７は、
いずれも電源電圧Ｖｄｄから直接的に給電を受けている
が故に、電源電圧Ｖｄｄが変動すると、発振周波数も変
動するという問題を抱えていた。そのため、このような
電圧制御発振器をＰＬＬ回路に組み込んで使用すると、
分周器や位相比較器などのロジック回路が状態遷移する
都度、電源電圧Ｖｄｄに揺らぎが生じるため、それを以
って発振周波数にも揺らぎが生じてしまう。その結果、
ＰＬＬ回路が生成する出力信号にはジッタが発生してし
まっていた。
電圧制御発振器の構成では、電圧−電流変換回路Ｉ１
１、およびインバータ回路Ｉ１５，Ｉ１６，Ｉ１７は、
いずれも電源電圧Ｖｄｄから直接的に給電を受けている
が故に、電源電圧Ｖｄｄが変動すると、発振周波数も変
動するという問題を抱えていた。そのため、このような
電圧制御発振器をＰＬＬ回路に組み込んで使用すると、
分周器や位相比較器などのロジック回路が状態遷移する
都度、電源電圧Ｖｄｄに揺らぎが生じるため、それを以
って発振周波数にも揺らぎが生じてしまう。その結果、
ＰＬＬ回路が生成する出力信号にはジッタが発生してし
まっていた。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
め、本発明では、複数個のインバータ回路を環状に接続
してなるリングオシレータと、制御電圧に応じた電圧を
前記インバータ回路の受電端に供給する電源回路と、前
記インバータ回路の直流動作電圧に概略等しい電圧を生
成する電圧発生回路と、前記リングオシレータの発振出
力信号と前記電圧発生回路の電圧出力信号を比較する電
圧比較器とで電圧制御発振器を構成した。さらに、前記
電圧制御発振器を用いてＰＬＬ回路を構成した。
め、本発明では、複数個のインバータ回路を環状に接続
してなるリングオシレータと、制御電圧に応じた電圧を
前記インバータ回路の受電端に供給する電源回路と、前
記インバータ回路の直流動作電圧に概略等しい電圧を生
成する電圧発生回路と、前記リングオシレータの発振出
力信号と前記電圧発生回路の電圧出力信号を比較する電
圧比較器とで電圧制御発振器を構成した。さらに、前記
電圧制御発振器を用いてＰＬＬ回路を構成した。
【０００５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の最適な実施形態について説明する。
明の最適な実施形態について説明する。
【０００６】図１は、本発明による電圧制御発振器の構
成例を示した回路図である。図１において、Ｉ１は電源
回路、Ｉ３はリングオシレータ、Ｉ４は電圧発生回路、
Ｉ５は電圧比較器である。電源回路Ｉ１の出力電圧値
は、演算増幅器Ｉ２の負帰還作用によって、負荷の大小
や電源電圧Ｖｄｄの高低に関わらず、常に制御電圧Ｖｃ
に等しく保たれる。リングオシレータＩ３は、５個のイ
ンバータ回路を環状に接続して構成されている。各々の
インバータ回路は、各一個のＰチャネルＭＯＳトランジ
スタとＮチャネルトランジスタからなる最も基本的な回
路構成となっている。なお、インバータ回路の個数は一
例として５個で図示しているが、それに限らず３以上の
任意の奇数個で構成することができる。
成例を示した回路図である。図１において、Ｉ１は電源
回路、Ｉ３はリングオシレータ、Ｉ４は電圧発生回路、
Ｉ５は電圧比較器である。電源回路Ｉ１の出力電圧値
は、演算増幅器Ｉ２の負帰還作用によって、負荷の大小
や電源電圧Ｖｄｄの高低に関わらず、常に制御電圧Ｖｃ
に等しく保たれる。リングオシレータＩ３は、５個のイ
ンバータ回路を環状に接続して構成されている。各々の
インバータ回路は、各一個のＰチャネルＭＯＳトランジ
スタとＮチャネルトランジスタからなる最も基本的な回
路構成となっている。なお、インバータ回路の個数は一
例として５個で図示しているが、それに限らず３以上の
任意の奇数個で構成することができる。
【０００７】リングオシレータＩ３内部の各インバータ
回路において、ＰチャネルＭＯＳトランジスタの受電端
は、電源回路Ｉ１の出力に接続されている。すなわち、
リングオシレータＩ３の電源電圧自体が、制御電圧Ｖｃ
に応じて変化する。制御電圧Ｖｃが高くなると、リング
オシレータＩ３内部の各インバータ回路の電源電圧もそ
れに連れて高くなり、各インバータ回路における信号遅
延が減少する。よって、発振周波数が高くなる。逆に、
制御電圧Ｖｃが低くなると、発振周波数は低くなる。こ
のようにして、リングオシレータＩ３は、電圧制御発振
器として動作する。ここで、実際に本回路を作成し、発
振周波数を測定した例を図３に示す。図３において、横
軸は制御電圧Ｖｃであり、縦軸が発振周波数を示してい
る。このような構成によれば、リングオシレータＩ３は
直接的に電源電圧Ｖｄｄに接続されておらず、その発振
周波数は電源回路Ｉ１の出力電圧のみに依存する。電源
回路Ｉ１の出力電圧は、電源電圧Ｖｄｄの大小に依存せ
ず、常に制御電圧Ｖｃと等しく保たれている。そのた
め、電源電圧Ｖｄｄに揺らぎが生じたとしても、発振周
波数が揺らぐことがない。よって、従来の電圧制御発振
器のように、電源電圧の揺らぎによって出力信号にジッ
タが発生するという欠点がない。
回路において、ＰチャネルＭＯＳトランジスタの受電端
は、電源回路Ｉ１の出力に接続されている。すなわち、
リングオシレータＩ３の電源電圧自体が、制御電圧Ｖｃ
に応じて変化する。制御電圧Ｖｃが高くなると、リング
オシレータＩ３内部の各インバータ回路の電源電圧もそ
れに連れて高くなり、各インバータ回路における信号遅
延が減少する。よって、発振周波数が高くなる。逆に、
制御電圧Ｖｃが低くなると、発振周波数は低くなる。こ
のようにして、リングオシレータＩ３は、電圧制御発振
器として動作する。ここで、実際に本回路を作成し、発
振周波数を測定した例を図３に示す。図３において、横
軸は制御電圧Ｖｃであり、縦軸が発振周波数を示してい
る。このような構成によれば、リングオシレータＩ３は
直接的に電源電圧Ｖｄｄに接続されておらず、その発振
周波数は電源回路Ｉ１の出力電圧のみに依存する。電源
回路Ｉ１の出力電圧は、電源電圧Ｖｄｄの大小に依存せ
ず、常に制御電圧Ｖｃと等しく保たれている。そのた
め、電源電圧Ｖｄｄに揺らぎが生じたとしても、発振周
波数が揺らぐことがない。よって、従来の電圧制御発振
器のように、電源電圧の揺らぎによって出力信号にジッ
タが発生するという欠点がない。
【０００８】ところで、リングオシレータＩ３は、そこ
に供給される電源電圧自体が制御電圧Ｖｃに応じて変化
するため、当然のことながら、発振振幅も制御電圧Ｖｃ
によって変化する。つまり、発振周波数が低いほど発振
振幅は小さく、発振周波数が高いほど発振振幅は大きく
なってゆく。このため、このままの構成では、通常のロ
ジック回路に対して、出力信号のインターフェースが不
可能である。そこで、電圧発生回路Ｉ４および電圧比較
器Ｉ５を用いることで、発振振幅をロジックレベルに変
換する操作を行う。電圧発生回路Ｉ４は、リングオシレ
ータＩ３の直流動作電圧にほぼ等しい電圧値を発生す
る。通常、直流動作電圧は制御電圧Ｖｃの１／２であ
る。図１に示す例においては、電圧発生回路Ｉ４は単純
な抵抗分割回路と電圧安定化のためのコンデンサとで構
成されている。別の例として、図２に示すように、抵抗
器の代わりに１対のＰチャネルＭＯＳトランジスタとＮ
チャネルトランジスタを用いて電圧発生回路Ｉ４を構成
することも可能である。電圧比較器Ｉ５は、電圧発生回
路Ｉ４の出力電圧値と、リングオシレータＩ３の出力電
圧値とを比較して、リングオシレータＩ３の出力電圧値
が高い場合はハイレベルのロジック電圧、リングオシレ
ータＩ３の出力電圧値が低い場合はローレベルのロジッ
ク電圧を出力する。このようにして、本電圧制御発振器
の発振振幅はロジックレベルとなる。
に供給される電源電圧自体が制御電圧Ｖｃに応じて変化
するため、当然のことながら、発振振幅も制御電圧Ｖｃ
によって変化する。つまり、発振周波数が低いほど発振
振幅は小さく、発振周波数が高いほど発振振幅は大きく
なってゆく。このため、このままの構成では、通常のロ
ジック回路に対して、出力信号のインターフェースが不
可能である。そこで、電圧発生回路Ｉ４および電圧比較
器Ｉ５を用いることで、発振振幅をロジックレベルに変
換する操作を行う。電圧発生回路Ｉ４は、リングオシレ
ータＩ３の直流動作電圧にほぼ等しい電圧値を発生す
る。通常、直流動作電圧は制御電圧Ｖｃの１／２であ
る。図１に示す例においては、電圧発生回路Ｉ４は単純
な抵抗分割回路と電圧安定化のためのコンデンサとで構
成されている。別の例として、図２に示すように、抵抗
器の代わりに１対のＰチャネルＭＯＳトランジスタとＮ
チャネルトランジスタを用いて電圧発生回路Ｉ４を構成
することも可能である。電圧比較器Ｉ５は、電圧発生回
路Ｉ４の出力電圧値と、リングオシレータＩ３の出力電
圧値とを比較して、リングオシレータＩ３の出力電圧値
が高い場合はハイレベルのロジック電圧、リングオシレ
ータＩ３の出力電圧値が低い場合はローレベルのロジッ
ク電圧を出力する。このようにして、本電圧制御発振器
の発振振幅はロジックレベルとなる。
【０００９】さらに、以上説明した電圧制御発振器をＰ
ＬＬ回路に適用した例を図４に示す。位相周波数比較器
１は、周波数ｆｒの入力信号と周波数ｆｏ／Ｎの帰還信
号を比較し、両者の位相差に応じて、ハイレベルまたは
ローレベルのパルスを出力する。低域通過特性を有する
ループフィルタ２は、位相周波数比較器１の出力パルス
を積分し、制御電圧Ｖｃを生成して電圧制御発振器３に
与える。電圧制御発振器３は、先に説明した図１もしく
は図２に示された構成からなる。分周器４は、周波数が
ｆｏである電圧制御発振器３の出力信号をＮ分周して、
周波数ｆｏ／Ｎの帰還信号を生成する。制御電圧Ｖｃの
大小に応じて電圧制御発振器３の出力信号の周波数ｆｏ
が適宜変化し、入力信号と帰還信号の位相差がなくなる
と、位相周波数比較器１は出力パルスを発生しなくな
る。すなわち、ループは平衡して定常状態となる。この
とき入力信号と帰還信号の周波数は等しくなり、ｆｒ＝
ｆｏ／Ｎであるから、入力信号のＮ倍の周波数の出力信
号が得られることになる。このように構成されたＰＬＬ
回路においては、位相比較器１および分周器４はロジッ
ク回路であり、内部の状態遷移に起因して電源電圧Ｖｄ
ｄに揺らぎを生じさせる。しかしながら、ここで用いら
れる電圧制御発振器３は、電源電圧Ｖｄｄに依存せずに
動作するため、その出力信号にジッタは現れない。よっ
て、ジッタの少ないＰＬＬ回路が実現できる。
ＬＬ回路に適用した例を図４に示す。位相周波数比較器
１は、周波数ｆｒの入力信号と周波数ｆｏ／Ｎの帰還信
号を比較し、両者の位相差に応じて、ハイレベルまたは
ローレベルのパルスを出力する。低域通過特性を有する
ループフィルタ２は、位相周波数比較器１の出力パルス
を積分し、制御電圧Ｖｃを生成して電圧制御発振器３に
与える。電圧制御発振器３は、先に説明した図１もしく
は図２に示された構成からなる。分周器４は、周波数が
ｆｏである電圧制御発振器３の出力信号をＮ分周して、
周波数ｆｏ／Ｎの帰還信号を生成する。制御電圧Ｖｃの
大小に応じて電圧制御発振器３の出力信号の周波数ｆｏ
が適宜変化し、入力信号と帰還信号の位相差がなくなる
と、位相周波数比較器１は出力パルスを発生しなくな
る。すなわち、ループは平衡して定常状態となる。この
とき入力信号と帰還信号の周波数は等しくなり、ｆｒ＝
ｆｏ／Ｎであるから、入力信号のＮ倍の周波数の出力信
号が得られることになる。このように構成されたＰＬＬ
回路においては、位相比較器１および分周器４はロジッ
ク回路であり、内部の状態遷移に起因して電源電圧Ｖｄ
ｄに揺らぎを生じさせる。しかしながら、ここで用いら
れる電圧制御発振器３は、電源電圧Ｖｄｄに依存せずに
動作するため、その出力信号にジッタは現れない。よっ
て、ジッタの少ないＰＬＬ回路が実現できる。
【００１０】
【発明の効果】以上説明したように、本発明の電圧制御
発振器は、電源電圧に揺らぎが生じても出力周波数が揺
らぐことがない。すなわち、ジッタの少ない出力信号を
得ることができる。この電圧制御発振器は、特にＰＬＬ
回路に適用すると有用であり、位相周波数比較器や分周
器の状態遷移によって電源電圧が揺らいだとしても出力
信号にはジッタが発生しない。これにより、従来の技術
に比べてジッタの少ないＰＬＬ回路が実現できる。
発振器は、電源電圧に揺らぎが生じても出力周波数が揺
らぐことがない。すなわち、ジッタの少ない出力信号を
得ることができる。この電圧制御発振器は、特にＰＬＬ
回路に適用すると有用であり、位相周波数比較器や分周
器の状態遷移によって電源電圧が揺らいだとしても出力
信号にはジッタが発生しない。これにより、従来の技術
に比べてジッタの少ないＰＬＬ回路が実現できる。
【図１】本発明の電圧制御発振器の回路構成を示す図。
【図２】本発明の電圧制御発振器の他の回路構成を示す
図。
図。
【図３】本発明の電圧制御発振器の制御電圧と発振周波
数の関係を示す図。
数の関係を示す図。
【図４】本発明の電圧制御発振器を用いたＰＬＬ回路の
ブロック図。
ブロック図。
【図５】従来の電圧制御発振器の回路構成を示す図。
Ｉ１． 電源回路 Ｉ２． 演算増幅器 Ｉ３． リングオシレータ Ｉ４． 電圧発生回路 Ｉ５． 電圧比較器 Ｉ１１． 電圧−電流変換回路 Ｉ１２． バイアス発生回路 Ｉ１３． 演算増幅器 Ｉ１４． リングオシレータ Ｉ１５． インバータ回路 Ｉ１６． インバータ回路 Ｉ１７． インバータ回路 Ｉ１８． 電圧比較器 １． 位相周波数比較器 ２． ループフィルタ ３． 電圧制御発振器 ４． 分周器
Claims (2)
- 【請求項１】制御電圧に応じて発振周波数を変化させる
電圧制御発振器であって、複数個のインバータ回路を環
状に接続してなるリングオシレータと、制御電圧に応じ
た電圧を前記インバータ回路の受電端に供給する電源回
路と、前記インバータ回路の直流動作電圧に概略等しい
電圧を生成する電圧発生回路と、前記リングオシレータ
の発振出力信号と前記電圧発生回路の電圧出力信号を比
較する電圧比較器とを含むことを特徴とする電圧制御発
振器。 - 【請求項２】請求項１記載の電圧制御発振器を用いたＰ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000377700A JP2002185291A (ja) | 2000-12-12 | 2000-12-12 | 電圧制御発振器およびｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000377700A JP2002185291A (ja) | 2000-12-12 | 2000-12-12 | 電圧制御発振器およびｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185291A true JP2002185291A (ja) | 2002-06-28 |
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ID=18846380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000377700A Withdrawn JP2002185291A (ja) | 2000-12-12 | 2000-12-12 | 電圧制御発振器およびｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002185291A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005176363A (ja) * | 2003-12-08 | 2005-06-30 | Hynix Semiconductor Inc | 可変駆動電圧により動作するオシレータ |
| JP2012525105A (ja) * | 2009-04-26 | 2012-10-18 | クゥアルコム・インコーポレイテッド | サプライレギュレートされたフェイズロックループ（ｐｌｌ）及び用いる方法 |
| JP2013179590A (ja) * | 2012-02-28 | 2013-09-09 | Mega Chips Corp | フェーズロックドループ |
| JP2014515224A (ja) * | 2011-04-07 | 2014-06-26 | クゥアルコム・インコーポレイテッド | 供給調整されたｖｃｏアーキテクチャ |
| JP2016149858A (ja) * | 2015-02-12 | 2016-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2000
- 2000-12-12 JP JP2000377700A patent/JP2002185291A/ja not_active Withdrawn
Cited By (6)
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