JP2005176363A - 可変駆動電圧により動作するオシレータ - Google Patents

可変駆動電圧により動作するオシレータ Download PDF

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Abstract

【課題】安定した発振周期の信号を出力することができるオシレータを提供すること。
【解決手段】複数の論理素子がリング状に接続され、所定の周期の発振信号を出力する可変駆動電圧により動作するオシレータであって、前記複数の論理素子に選択的に印加される第1及び第2の駆動電圧を発生させる内部電圧発生手段を備え、前記発振信号の周期が正常状態である場合には、前記第1の駆動電圧が前記複数の論理素子に印加され、前記発振信号の周期が正常状態より短いか又は長い場合には、前記第2の駆動電圧VOSCが前記複数の論理素子に印加され、前記発振信号の周期が一定に維持されるように構成されている。
【選択図】図5

Description

本発明は、可変駆動電圧により動作するオシレータに関し、特にオシレータから出力される発振信号の周期を調節するために、オシレータを駆動するための電圧を変化させることができる、可変駆動電圧出力手段を有するオシレータに関する。
オシレータは、所定の周期のパルス信号を出力する装置であり、図1は、一般的なリングオシレータを示す回路図である。
図1に示したリングオシレータの回路は、6つのインバータと1つのナンドゲートとを備え、これらの論理素子がリング状に接続されている。点線で示した枠内はコンデンサを表しており、メタルオプションによって接続されるか又は分離することができるようになっている。
図1に示した回路において、イネーブル信号は制御信号であり、イネーブル信号がハイレベルを維持している間、オシレータは所定の周期の発振信号を出力する。一般に、リングオシレータから出力される発振信号の周期は、図1に示したコンデンサ(点線で示した枠部)の数の影響を受ける。例えば、コンデンサの数が多い場合には、RC遅延時間が増加して発振信号の周期が長くなり、コンデンサの数が少ない場合には、RC遅延時間が減少して発振信号の周期が短くなる。さらに、オシレータの周期は、プロセス、電圧及び温度の変化の影響を受けるので、設計者は、メタルオプションが可能な余分のコンデンサを設けた設計をするのが一般的である。このようなコンデンサは、FIB装置(Focused Ion Beam device)を用いることによって、オシレータに接続するか又はオシレータから分離することができる。したがって、設計者は、通常、FIB装置を使って、オシレータと接続されるコンデンサの数を調節することにより、発振周期を調節するようにしている。
このように、製品開発の段階では、オシレータから出力される発振周期を最適化するために、FIB装置を利用することにより、オプションのコンデンサを接続するか又は既に接続されているコンデンサを分離するという一連の操作を行っている。
ところが、このような操作を行う場合には、半導体チップ内に多数のオシレータが存在する場合には、テストに長時間を必要とし、多くの費用を要するという問題点がある。
また、発振周期を長くするために設けられるオプションのコンデンサによって、半導体チップ全体の面積が増加するという問題点もある。そのため、半導体チップのサイズが大きくなり、オシレータの数が増加している現在の状況下では、上記の問題点を解決する上で、大きな障害になっている。
本発明は、前述した問題点を解決するために提案されたものであり、安定した発振周期を出力することができるオシレータを提供することを目的としている。
本発明の別の目的は、オシレータを駆動する電源供給装置から出力される電圧のレベルを調節することにより、駆動能力を調節することができるオシレータを提供することにある。
本発明のさらに別の目的は、オシレータに印加される駆動電圧のレベルを調節することにより、出力される発振信号の周期を調節することができるオシレータを提供することにある。
本発明に係るオシレータは、オシレータを構成する複数の論理素子の駆動電圧を変化させることにより、オシレータから出力される発振信号の周期を変化させることができるようになっている。
本発明に係るオシレータは、オシレータを構成する複数の論理素子に印加される駆動電圧を発生させる内部電圧発生手段を備えている。
本発明に係る可変駆動電圧により動作するオシレータは、複数の論理素子がリング状に接続され、所定の周期の発振信号を出力するオシレータであって、前記複数の論理素子に選択的に印加される第1及び第2の駆動電圧を発生させる内部電圧発生手段を備え、前記発振信号の周期が正常状態である場合には、前記第1の駆動電圧が前記複数の論理素子に印加され、前記発振信号の周期が正常状態より短いか又は長い場合には、前記第2の駆動電圧が前記複数の論理素子に印加されることにより、前記発振信号の周期が一定に維持されるように構成されている。
ここで、前記発振信号の周期が正常状態より長い場合には、前記第2の駆動電圧が前記第1の駆動電圧より高くなるように調整され、前記発振信号の周期が正常状態より短い場合には、前記第2の駆動電圧が前記第1の駆動電圧より低くなるように調整されるようになっている。
また、本発明に係る可変駆動電圧により動作するオシレータは、複数の論理素子がリングの形態で接続され、所定の周期の発振信号を出力するオシレータであって、前記複数の論理素子に選択的に印加される第1及び第2の駆動電圧を発生させる内部電圧発生手段を備え、該内部電圧発生手段が、第1の基準電圧を発生させる基準電圧発生部と、前記第1の基準電圧を受信して、第2の基準電圧を出力するレベルシフト回路と、前記第1の基準電圧を受信して、第3の基準電圧を出力するレベルシフト回路と、前記第2の基準電圧を受信して、前記第2の基準電圧と同じ電圧レベルを有する前記第1の駆動電圧を出力する駆動部と、前記第3の基準電圧を受信して、前記第3の基準電圧と同じ電圧レベルを有する前記第2の駆動電圧を出力する駆動部とを備え、前記発振信号の周期が正常状態である場合には、前記第1の駆動電圧を前記複数の論理素子に印加し、前記発振信号の周期が正常状態より短いか又は長い場合には、前記第2の駆動電圧を前記複数の論理素子に印加することにより、前記発振信号の周期が一定に維持されるように構成されている。
本発明に係る上記の事項、別の目的、特徴及び長所などは、以下に説明する発明を実施するための最良の形態によって、さらに明確になるであろう。
従来のオシレータでは、オシレータから出力される発振信号の周期を調節するために、多数のオプションコンデンサを接続するか又は分離することによって、発振信号の周期が調節されるようになっており、テストに長時間を必要とし、多くの費用を要するという問題点があった。
しかし、本発明に係るオシレータの場合には、オシレータを駆動する電圧を変化させることによって、発振信号の周期が調節されるように構成されているので、テストに要する時間及び費用を大幅に節減することができるという長所がある。
以下、図面を参照して、本発明の実施の形態に係るオシレータを具体的に説明する。
図2Aは、実施の形態に係るオシレータで用いられる内部電圧発生器の一例を示す回路図である。
図2Aに示した内部電圧発生器は、基準電圧(VREF BASE)を発生させる基準電圧発生器200と、基準電圧VREF BASEの電圧レベルを変更して、別の基準電圧VREF INTを出力するレベルシフト回路210と、基準電圧VREF INTを受信して、半導体装置の内部回路に印加する内部電圧VINTを出力する駆動部220とを備えている。
基準電圧発生器200には、所定の基準電圧を発生させる一般的な回路(例えば、Bandgap基準電圧発生器、Widlar基準電圧発生器など)を用いることができる。この基準電圧発生器200に関しては、当業者であれば、基準電圧を発生させる公知の回路のうち一つを適宜選択して用いることができる。
レベルシフト回路210は、第1の電圧レベルを有する入力信号を受信して、第2の電圧レベルを有する出力信号を発生させる回路である。ここで、第1の電圧レベルを有する入力信号は、基準電圧(VREF BASE)で表され、第2の電圧レベルを有する出力信号は基準電圧VREF INTで表される。
図2Aに示したレベルシフト回路210は、ソースを介して電源電圧VDDを受信する第1、第2及び第3のpMOSトランジスタP21、P22、P23と、ゲートを介して第1の基準電圧VREF BASEを受信する第1のnMOSトランジスタN21と、第2のpMOSトランジスタP22のドレインと第1のnMOSトランジスタN21のソースとの間に接続された第2のnMOSトランジスタN22と、ゲートを介してバイアス電圧VBIASを受信する第3のnMOSトランジスタN23と、第3のpMOSトランジスタP23のドレインと第1のノードND21との間に接続された第1の抵抗素子R1と、第1のノードND21と接地との間に接続された第2の抵抗素子R2とを備えている。
レベルシフト回路210の動作は次のとおりである。まず、差動増幅器の一方側の入力端に印加された基準電圧VREF BASEによって、トランジスタP23がターンオンされる。トランジスタP23がターンオンされると、差動増幅器のもう一方側の入力端の電圧VRは、基準電圧VREF BASEと同じレベルになるまで上昇し、その後、フィードバック動作によって、基準電圧VREF BASEと電圧VRとは同じ電圧に維持される。この場合、抵抗素子R2に流れる電流は、VR/r(rは抵抗素子R2の抵抗値)であるため、レベルシフト回路210から出力される電圧(出力電圧)VREF INTは、次の式で表される。なお、rは、抵抗素子R1の抵抗値である。
VREF INT=VR(1+r/r
したがって、レベルシフト回路210からの出力電圧VREF INTは、基準電圧VREF BASEより高い電圧にシフトされる。
駆動部220は、レベルシフト回路210から出力される出力電圧VREF INTを受信して、リングオシレータなどの半導体の内部装置で使われる内部電圧VINTを出力する駆動回路である。
駆動部220は、レベルシフト回路210からの出力電圧である入力電圧VREF INTと駆動部220からの出力電圧VINTとを比較し、出力電圧VINTが入力電圧VREF INT以下に低下した時に、トランジスタP4をターンオンさせる。トランジスタP4がターンオンすると、外部の電源電圧VDDが印加されて、出力電圧VINTの電圧が、入力電圧VREF INTと同じレベルになるまで上昇する。
図2Bは、図2Aに示した回路におけるそれぞれの電圧の変化を示すグラフである。
図2Bには、外部の電源電圧VDD、基準電圧発生器200から出力される基準電圧VREF BASE及びレベルシフト回路210から出力される基準電圧VREF INTが示されている。基準電圧VREF BASE及び基準電圧VREF INTは、外部の電源電圧VDDが印加された後、一定時間が経過すると、電圧が一定のレベルに維持されるようになる。
図3は、本発明の実施の形態に係るオシレータに用いられる内部電圧発生器の別の例を示す回路図である。
図3に示した内部電圧発生器は、基準電圧VREF BASEを発生させる基準電圧発生器300と、基準電圧VREF BASEの電圧レベルを変更して、別の基準電圧VREF INTを出力するレベルシフト回路310と、基準電圧VREF INTを受信して内部電圧VINTを出力する駆動部320と、基準電圧VREF BASEの電圧レベルを変更して、さらに別の基準電圧VREF OSCを出力するレベルシフト回路330と、基準電圧VREF OSCを受信して内部電圧VOSCを出力する駆動部340とを備えている。駆動部320の出力電圧(内部電圧)VINTは、フィードバック動作によって、基準電圧VREF INTと同じ電圧になるように制御され、一方、駆動部340からの出力電圧(内部電圧)VOSCは、基準電圧VREF OSCと同じ電圧になるように制御される。
図3に示した内部電圧発生器の構造は、レベルシフト回路330と駆動部340とが加えられたということを除くと、基本的には図2Aを参照して説明した内部電圧発生器の構成と同じである。
レベルシフト回路330は、ソースを介して電源電圧VDDが印加される第1、第2及び第3のpMOSトランジスタP31、P32、P33と、ゲートを介して第1の基準電圧VREF BASEが印加される第1のnMOSトランジスタN31と、第2のpMOSトランジスタP32のドレインと第1のnMOSトランジスタN31のソースとの間に接続された第2のnMOSトランジスタN32と、ゲートを介してバイアス電圧VBIASが印加される第3のnMOSトランジスタN33と、第3のpMOSトランジスタP33のドレインと第1のノードND31との間に接続された第1の抵抗素子Rxと、第1のノードND31と接地との間に接続された第2の抵抗素子Ryとを備えている。
ここで、第1及び第2のpMOSトランジスタP31、P32のゲートが相互に接続され、第2のpMOSトランジスタP32のゲートとドレインとが相互に接続され、第1のpMOSトランジスタP31のドレインと第1のnMOSトランジスタN31のドレインとが相互に接続され、第2のpMOSトランジスタP32のドレインと第2のnMOSトランジスタN32のドレインとが相互に接続され、第1のnMOSトランジスタN31のソースと第2のnMOSトランジスタN32のソースとが相互に接続され、第1のnMOSトランジスタN31のソースと接地との間に、第3のnMOSトランジスタN33が接続され、第1のnMOSトランジスタN31のドレインと第3のpMOSトランジスタP33のゲートとが相互に接続され、第2のnMOSトランジスタN32のゲートが、第1のノードND31と接続されている。そして、第2の基準電圧VREF OSCが、第3のpMOSトランジスタP33のドレインから出力されるようになっている。
図3に示した、レベルシフト回路310から出力される基準電圧VREF INTとレベルシフト回路330から出力される基準電圧VREF OSCとは相違している。また、レベルシフト回路330の基本動作は、図2Aを参照して説明したレベルシフト回路210の場合と同じである。すなわち、フィードバック動作によって差動増幅器の電圧VR2が、基準電圧VREF BASEと同じレベルに維持される。したがって、レベルシフト回路330から出力される基準電圧VREF OSCは、次の式によって表わされる。なお、r、rは、それぞれ抵抗素子Rx、Ryの抵抗値である。
VREF OSC=VR2(1+r/r
上記の式から、レベルシフト回路330の出力電圧VREF OSCは、抵抗値r、rを変化させることによって、調節可能なことが分かる。
上記のように、内部電圧発生器から出力される内部電圧VINT、VOSCが、半導体装置の内部回路に選択的に印加される。
図4A〜4Cは、図3を参照して説明したレベルシフト回路330から出力される基準電圧VREF OSCを調節するための抵抗比(r/r)を変化させる回路の例を示す図である。
すなわち、図4A、4Bに示したように、メタルスィッチを利用(すなわち、メタルショート状態又はメタルオープン状態を利用)することにより、抵抗比(r/r)を調節可能なことが分かる。また、図4Cに示したように、トランジスタをターンオン又はターンオフさせることにより、抵抗比(r/r)を調節可能なことが分かる。このように、抵抗比(r/r)を調節することにより、レベルシフト回路330から出力される基準電圧VREF OSCの電圧を調節することができる。
図5は、図3に示した内部電圧発生器から出力される電圧(内部電圧)を駆動電圧として利用するオシレータを示す回路図であり、内部電圧VOSCが利用される状態を示している。
図5に示したオシレータは、6つのインバータと1つのナンドゲートとを備え、これら論理素子がリング状、すなわち、直列にチェーン状に接続され、インバータチェーンを構成している。また、これら論理素子の駆動電圧は、内部電圧発生器からの出力電圧(内部電圧)VOSCとなっている。従来の場合とは異なり、FIB装置によって接続されるオプションコンデンサが設けられておらず、基本的なコンデンサだけが接続されていることが分かる。すなわち、図5に示したコンデンサは、設計者が初めに目標にした発振周期を発生させることができるように接続された、基本的なコンデンサである。
また、図5に示したオシレータの動作は次のとおりである。
最初に、オシレータの駆動電圧として、内部電圧発生器からの出力電圧(内部電圧)VINTを用いることによって、オシレータから出力される信号の発振周期を検査する。前述のように、フィードバック動作によって、内部電圧発生器からの出力電圧VINTは、基準電圧VREF INTと同じレベルになっている。また、フィードバック動作によって、内部電圧発生器からの出力電圧VOSCは、基準電圧VREF OSCと同じレベルになっている。
検査の結果、発信周期が目標の発振周期と一致した場合には、内部電圧発生器からの第1の内部電圧VINTが、オシレータの駆動電圧として用いられる。
検査の結果、発振周期が目標の発信周期より短い場合には、内部電圧発生器からの第2の内部電圧VOSCが、オシレータの駆動電圧として用いられる。この場合、抵抗比(r/r)を調節することにより、第2の内部電圧VOSCのレベルが、第1の内部電圧VINTより低くなるようにする。
検査の結果、発振周期が目標の発信周期より長い場合には、内部電圧発生器からの第2の内部電圧VOSCが、オシレータの駆動電圧として用いられる。この場合、抵抗比(r/r)を調節することにより、第2の内部電圧VOSCのレベルが、第1の内部電圧VINTより高くなるようにする。
上記の実施の形態の場合には、2つのレベルシフト回路310、330を利用する例を開示したが、1つのレベルシフト回路330を利用しても、ほぼ同様な効果を得ることができる。
以上の説明により理解されるように、本発明は、駆動電圧を調節することにより、その発振信号の周期を調節することができるオシレータを提供すること目的としている。そのために、本発明に係るオシレータは、可変内部電圧を発生させることができる内部電圧発生器を備えている。当業者であれば、本発明に係るオシレータに用いられる内部電圧発生器は、オシレータに駆動電圧を供給すること以外にも、半導体装置に必要な任意の電圧を発生させ、供給することができるということを容易に認識することができるであろう。
以上、本発明に係るオシレータを実施の形態によって詳細に説明したが、本発明は実施の形態に限定されるものではなく、本発明が属する技術分野において通常の知識を有するものであれば、本発明の技術思想と精神を逸脱することなく、本発明を改良又は変更することが可能であり、それらも本発明の技術的範囲に属する。
一般的なリングオシレータを示す回路図である。 実施の形態に係るオシレータで用いられる内部電圧発生器の一例を示す回路図である。 図2Aに示した回路における電圧の変化を示すグラフである。 本発明の実施の形態に係るオシレータに用いられる内部電圧発生器の別の例を示す回路図である。 図3を参照して説明したレベルシフト回路の出力電圧VREF OSCを調節するための抵抗比(r/r)を変化させる回路の例を示す図である。 図3を参照して説明したレベルシフト回路の出力電圧VREF OSCを調節するための抵抗比(r/r)を変化させる回路の例を示す図である。 図3を参照して説明したレベルシフト回路の出力電圧VREF OSCを調節するための抵抗比(r/r)を変化させる回路の例を示す図である。 図3に示した内部電圧発生器から出力される電圧を駆動電圧として利用するオシレータを示す回路図であり、内部電圧VOSCが利用される状態を示している。
符号の説明
200、300 基準電圧発生器
210、310、330 レベルシフト回路
220、320、340 駆動部

Claims (12)

  1. 複数の論理素子がリング状に接続され、所定の周期の発振信号を出力するオシレータにおいて、
    前記複数の論理素子に選択的に印加される第1及び第2の駆動電圧を発生させる内部電圧発生手段を備え、
    前記発振信号の周期が正常状態である場合には、前記第1の駆動電圧が前記複数の論理素子に印加され、
    前記発振信号の周期が正常状態より短いか又は長い場合には、前記第2の駆動電圧が前記複数の論理素子に印加されることにより、前記発振信号の周期が一定に維持されるように構成されていることを特徴とする可変駆動電圧により動作するオシレータ。
  2. 前記発振信号の周期が正常状態より長い場合には、前記第2の駆動電圧が前記第1の駆動電圧より高くなるように調節されることを特徴とする請求項1に記載の可変駆動電圧により動作するオシレータ。
  3. 前記発振信号の周期が正常状態より短い場合には、前記第2の駆動電圧が前記第1の駆動電圧より低くなるように調節されることを特徴とする請求項1に記載の可変駆動電圧により動作するオシレータ。
  4. 前記複数の論理素子がインバータであり、チェーン状に直列に接続されていることを特徴とする請求項1に記載の可変駆動電圧により動作するオシレータ。
  5. 複数の論理素子がリング状に接続され、所定の周期の発振信号を出力するオシレータにおいて、
    前記複数の論理素子に選択的に印加される第1及び第2の駆動電圧を発生させる内部電圧発生手段を備え、
    該内部電圧発生手段が
    第1の基準電圧を発生させる基準電圧発生部と、
    前記第1の基準電圧を受信して、第2の基準電圧を出力する第1のレベルシフト回路と、
    前記第1の基準電圧を受信して、第3の基準電圧を出力する第2のレベルシフト回路と、
    前記第2の基準電圧を受信して、前記第2の基準電圧と同じ電圧レベルを有する前記第1の駆動電圧を出力する第1の駆動部と、
    前記第3の基準電圧を受信して、前記第3の基準電圧と同じ電圧レベルを有する前記第2の駆動電圧を出力する第2の駆動部とを備え、
    前記発振信号の周期が正常状態である場合には、前記第1の駆動電圧が前記複数の論理素子に印加され、
    前記発振信号の周期が正常状態より短いか又はい場合には、前記第2の駆動電圧が前記複数の論理素子に印加されることにより、前記発振信号の周期が一定に維持されるように構成されていることを特徴とする可変駆動電圧により動作するオシレータ。
  6. 前記第3の基準電圧を調節することにより、前記第2の駆動電圧が調節されるように構成されていることを特徴とする請求項5に記載の可変駆動電圧により動作するオシレータ。
  7. 前記発振信号の周期が正常状態より短い場合には、前記第3の基準電圧のレベルが、前記第2の基準電圧より低くなるように調節され、
    前記発振信号の周期が正常状態より遅い場合には、前記第3の基準電圧の電位レベルが前記第2の基準電圧より高くなるように調節されるように構成されていることを特徴とする請求項6に記載の可変駆動電圧により動作するオシレータ。
  8. 複数の論理素子がリング状に接続され、所定の周期の発振信号を出力するオシレータにおいて、
    前記オシレータを構成する複数の論理素子の駆動電圧を変化させることにより、前記オシレータから出力される前記発振信号の周期を変化させることができるように構成されていることを特徴とする可変駆動電圧により動作するオシレータ。
  9. 前記複数の論理素子に印加される前記駆動電圧を発生させる内部電圧発生手段をさらに備えていることを特徴とする請求項8に記載の可変駆動電圧により動作するオシレータ。
  10. 前記内部電圧発生手段が、
    第1の基準電圧を発生させる基準電圧発生部と、
    前記第1の基準電圧を受信して、第2の基準電圧を出力するレベルシフト回路と、
    前記第2の基準電圧を受信して、前記第2の基準電圧と同一のレベルを有する第1の駆動電圧を出力する駆動部とを備え、
    前記第1の駆動電圧が、前記複数の論理素子の駆動電圧として用いられるように構成されていることを特徴とする請求項9に記載の可変駆動電圧により動作するオシレータ。
  11. 前記レベルシフト回路が、
    ソースを介して電源電圧が印加される第1、第2及び第3のpMOSトランジスタと、
    ゲートを介して前記第1の基準電圧を受信する第1のnMOSトランジスタと
    前記第2のpMOSトランジスタのドレインと前記第1のnMOSトランジスタのソースとの間に接続された第2のnMOSトランジスタと、
    ゲートを介してバイアス電圧を受信する第3のnMOSトランジスタと、
    前記第3のpMOSトランジスタのドレインと第1ノードとの間に接続された第1の抵抗素子と、
    前記第1のノードと接地との間に接続された第2の抵抗素子とを備え、
    前記第1及び第2のpMOSトランジスタのゲートが相互に接続され、
    前記第2のpMOSトランジスタのゲートとドレインとが相互に接続され、
    前記第1のpMOSトランジスタのドレインと前記第1のnMOSトランジスタのドレインとが相互に接続され、
    前記第2のpMOSトランジスタのドレインと前記第2のnMOSトランジスタのドレインとが相互に接続され、
    前記第1のnMOSトランジスタのソースと前記第2のnMOSトランジスタのソースとが相互に接続され、
    前記第1のnMOSトランジスタのソースと接地との間に前記第3のnMOSトランジスタが接続され、
    前記第1のnMOSトランジスタのドレインと前記第3のpMOSトランジスタのゲートとが相互に接続され、
    前記第2のnMOSトランジスタのゲートが、前記第1のノードと接続され、
    前記第2の基準電圧が、前記第3のpMOSトランジスタのドレインから出力されるように構成されていることを特徴とする請求項10に記載の可変駆動電圧により動作するオシレータ。
  12. 前記第1及び第2の抵抗素子の抵抗値を調節することにより、前記第2の基準電圧を変化させることができるように構成されていることを特徴とする請求項11に記載の可変駆動電圧により動作するオシレータ。
JP2004352547A 2003-12-08 2004-12-06 可変駆動電圧により動作するオシレータ Expired - Fee Related JP5069400B2 (ja)

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