JP2000188527A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JP2000188527A JP2000188527A JP10364240A JP36424098A JP2000188527A JP 2000188527 A JP2000188527 A JP 2000188527A JP 10364240 A JP10364240 A JP 10364240A JP 36424098 A JP36424098 A JP 36424098A JP 2000188527 A JP2000188527 A JP 2000188527A
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Abstract
(57)【要約】
【課題】 発振周波数の変動帯域を補正できるようにす
る。 【解決手段】 発振回路１０に対してレベルシフト２０
から第１の制御電圧Ｖc1を供給し、補償回路２０から第
２の制御電圧Ｖpを供給する。レベルシフト回路３０で
は、制御電圧Ｖc0を制御情報ＳＣに応答してレベルシフ
トし、第１の制御電圧Ｖc0を生成するようにしている。
る。 【解決手段】 発振回路１０に対してレベルシフト２０
から第１の制御電圧Ｖc1を供給し、補償回路２０から第
２の制御電圧Ｖpを供給する。レベルシフト回路３０で
は、制御電圧Ｖc0を制御情報ＳＣに応答してレベルシフ
トし、第１の制御電圧Ｖc0を生成するようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、位相ロックループ
等に用いられ、集積回路として形成される電圧制御発振
器に関する。
等に用いられ、集積回路として形成される電圧制御発振
器に関する。
【０００２】
【従来の技術】一定周期の基準クロックに対して正確な
周波数追尾を行う位相ロックループにおいては、制御電
圧に応じて発振周波数が変化する電圧制御発振器と、こ
の発振器の発振するクロックを基準クロックと位相比較
する位相比較器と、位相比較出力を制御電圧として電圧
制御発振器に与えるフィルタと、で閉ループが構成され
る。このような位相ロックループに用いられるリングオ
シレータ型の電圧制御発振器を図４に示す。
周波数追尾を行う位相ロックループにおいては、制御電
圧に応じて発振周波数が変化する電圧制御発振器と、こ
の発振器の発振するクロックを基準クロックと位相比較
する位相比較器と、位相比較出力を制御電圧として電圧
制御発振器に与えるフィルタと、で閉ループが構成され
る。このような位相ロックループに用いられるリングオ
シレータ型の電圧制御発振器を図４に示す。
【０００３】入力に対して反転出力が得られる論理ゲー
トとして、例えば、ＣＭＯＳインバータ１が奇数段直列
に接続され、最終段のインバータ１の出力が初段のイン
バータ１の入力に帰還される。これにより、リングオシ
レータが構成され、発振クロックＣＫが出力される。そ
して、各インバータ１の接地側には、Ｎチャンネル型の
ＭＯＳトランジスタ２がそれぞれ接続され、各ゲートに
発振周波数を制御するための制御電圧Ｖcが与えられ
る。
トとして、例えば、ＣＭＯＳインバータ１が奇数段直列
に接続され、最終段のインバータ１の出力が初段のイン
バータ１の入力に帰還される。これにより、リングオシ
レータが構成され、発振クロックＣＫが出力される。そ
して、各インバータ１の接地側には、Ｎチャンネル型の
ＭＯＳトランジスタ２がそれぞれ接続され、各ゲートに
発振周波数を制御するための制御電圧Ｖcが与えられ
る。
【０００４】このような電圧制御発振器においては、各
インバータ１に接続されたＭＯＳトランジスタ２のオン
抵抗値が制御電圧Ｖcに応じて変化すると、各インバー
タ１に流れる電流量が変わるため、それに応じて各イン
バータ１の遅延量が変化する。従って、発振クロックＣ
Ｋの周期は、制御電圧Ｖcに応答して変化することにな
る。例えば、制御電圧Ｖcを高くすると、各ＭＯＳトラ
ンジスタ２のオン抵抗値が低くなって各インバータ１に
流れる電流が増大し、各インバータ１の遅延量が小さく
なって発振クロックＣＫの周波数が高くなる。
インバータ１に接続されたＭＯＳトランジスタ２のオン
抵抗値が制御電圧Ｖcに応じて変化すると、各インバー
タ１に流れる電流量が変わるため、それに応じて各イン
バータ１の遅延量が変化する。従って、発振クロックＣ
Ｋの周期は、制御電圧Ｖcに応答して変化することにな
る。例えば、制御電圧Ｖcを高くすると、各ＭＯＳトラ
ンジスタ２のオン抵抗値が低くなって各インバータ１に
流れる電流が増大し、各インバータ１の遅延量が小さく
なって発振クロックＣＫの周波数が高くなる。
【０００５】
【発明が解決しようとする課題】上述の電圧制御発振器
においては、制御電圧Ｖcの変化に比例して発振クロッ
クＣＫの周波数が変化する。通常の発振動作は、発振ク
ロックＣＫの周波数が制御電圧Ｖcの変化に対して線形
性を保てる範囲に設定される。即ち、発振クロックＣＫ
の発振周波数は、図５に示すように、制御電圧ＶcがＭ
ＯＳトランジスタ２のしきい値を越えた時点で上昇を始
め、ＭＯＳトランジスタ２が完全にオンした時点である
値に収束する。このため、制御電圧Ｖcの変動範囲は、
線形性を保つことができるＶlからＶhの範囲に設定さ
れ、その制御電圧Ｖcに対応する発振クロックＣＫの発
振周波数は、ｆlからｆhの間で変化する。
においては、制御電圧Ｖcの変化に比例して発振クロッ
クＣＫの周波数が変化する。通常の発振動作は、発振ク
ロックＣＫの周波数が制御電圧Ｖcの変化に対して線形
性を保てる範囲に設定される。即ち、発振クロックＣＫ
の発振周波数は、図５に示すように、制御電圧ＶcがＭ
ＯＳトランジスタ２のしきい値を越えた時点で上昇を始
め、ＭＯＳトランジスタ２が完全にオンした時点である
値に収束する。このため、制御電圧Ｖcの変動範囲は、
線形性を保つことができるＶlからＶhの範囲に設定さ
れ、その制御電圧Ｖcに対応する発振クロックＣＫの発
振周波数は、ｆlからｆhの間で変化する。
【０００６】電圧制御発振器を位相ロックループに用い
る際、発振クロックの周波数が所望の帯域となるように
してインバータ１の段数や各トランジスタの動作特性が
設定される。しかしながら、製造ばらつきに起因するト
ランジスタの動作特性のずれや、動作環境の温度変化に
よる動作特性の変動が生じたときには、発振クロックの
周波数が所望の帯域から外れる場合がある。このような
発振周波数帯域の変化を防止するように、補償回路を設
けることが考えられているが、このような補償回路は、
その動作特性を予め決定するようにしているため、製造
ばらつきに対しては十分に対応することができない。
る際、発振クロックの周波数が所望の帯域となるように
してインバータ１の段数や各トランジスタの動作特性が
設定される。しかしながら、製造ばらつきに起因するト
ランジスタの動作特性のずれや、動作環境の温度変化に
よる動作特性の変動が生じたときには、発振クロックの
周波数が所望の帯域から外れる場合がある。このような
発振周波数帯域の変化を防止するように、補償回路を設
けることが考えられているが、このような補償回路は、
その動作特性を予め決定するようにしているため、製造
ばらつきに対しては十分に対応することができない。
【０００７】そこで本発明は、製造工程でばらつきが生
じたとしても、集積化が完了した後に、そのばらつきを
補正できるようにすることを目的とする。
じたとしても、集積化が完了した後に、そのばらつきを
補正できるようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、第１及び第２の制御電圧に応答して発振周波数を変
動させる発振回路と、外部から供給される調整情報を保
持し、この調整情報に応じて原制御電圧をシフトして上
記第１の制御電圧として上記発振回路に供給するレベル
シフト回路と、動作環境の変化に応答して変動する補償
電圧を上記第２の制御電圧として上記発振回路に供給す
る補償回路と、を備え、上記調整情報に応じて上記発振
回路の発振帯域を可変設定可能にしたことにある。
解決するためになされたもので、その特徴とするところ
は、第１及び第２の制御電圧に応答して発振周波数を変
動させる発振回路と、外部から供給される調整情報を保
持し、この調整情報に応じて原制御電圧をシフトして上
記第１の制御電圧として上記発振回路に供給するレベル
シフト回路と、動作環境の変化に応答して変動する補償
電圧を上記第２の制御電圧として上記発振回路に供給す
る補償回路と、を備え、上記調整情報に応じて上記発振
回路の発振帯域を可変設定可能にしたことにある。
【０００９】本発明によれば、第１の電圧を外部からの
制御情報によってレベルシフトできるようにしたことで
回路を集積化した後でも動作特性、詳しくは、発振クロ
ックの周波数帯域を補正することができる。
制御情報によってレベルシフトできるようにしたことで
回路を集積化した後でも動作特性、詳しくは、発振クロ
ックの周波数帯域を補正することができる。
【００１０】
【発明の実施の形態】図１は、本発明の電圧制御発振器
の構成を示すブロック図であり、図２は、その動作特性
を示す図である。
の構成を示すブロック図であり、図２は、その動作特性
を示す図である。
【００１１】本発明の電圧制御発振器は、発振回路１
０、補償回路２０及びレベルシフト回路３０により構成
される。発振回路１０は、リングオシレータにより構成
され、第１の制御電圧Ｖc1及び第２の制御電圧Ｖpによ
って発振クロックＣＫの周波数が可変設定される。第１
の制御電圧Ｖc1は、レベルシフト回路３０から入力され
るものであり、発振回路１０の発振クロックＣＫの周波
数を直接的に決定する。第２の制御電圧Ｖpは、補償回
路２０から入力されるものであり、主に、温度変化及び
電源電位の変化によって発振回路１０の発振クロックＣ
Ｋの周波数が変動するのをうち消すように作用する。
０、補償回路２０及びレベルシフト回路３０により構成
される。発振回路１０は、リングオシレータにより構成
され、第１の制御電圧Ｖc1及び第２の制御電圧Ｖpによ
って発振クロックＣＫの周波数が可変設定される。第１
の制御電圧Ｖc1は、レベルシフト回路３０から入力され
るものであり、発振回路１０の発振クロックＣＫの周波
数を直接的に決定する。第２の制御電圧Ｖpは、補償回
路２０から入力されるものであり、主に、温度変化及び
電源電位の変化によって発振回路１０の発振クロックＣ
Ｋの周波数が変動するのをうち消すように作用する。
【００１２】補償回路２０は、周辺温度の変化に応じて
飽和電流量が変動するトランジスタを用いた電流ミラー
回路によって構成され、第２の制御電圧を生成して発振
回路２０に供給する。レベルシフト回路３０は、制御情
報ＳＣを記憶するレジスタを含み、発振クロックＣＫの
周波数を制御するために与えられる原制御電圧Ｖc0を取
り込むと共に、その原制御電圧Ｖc0を制御情報ＳＣに応
じて、線形性を維持しながら、レベルシフトした後、第
１の制御電圧Ｖc1として発振回路１０に供給する。
飽和電流量が変動するトランジスタを用いた電流ミラー
回路によって構成され、第２の制御電圧を生成して発振
回路２０に供給する。レベルシフト回路３０は、制御情
報ＳＣを記憶するレジスタを含み、発振クロックＣＫの
周波数を制御するために与えられる原制御電圧Ｖc0を取
り込むと共に、その原制御電圧Ｖc0を制御情報ＳＣに応
じて、線形性を維持しながら、レベルシフトした後、第
１の制御電圧Ｖc1として発振回路１０に供給する。
【００１３】ここで、制御情報ＳＣを２ビットで構成し
た場合、発振クロックＣＫの周波数の変化は、図２の曲
線ａ〜ｄに示すように、４段階の特性に設定可能であ
る。例えば、レベルシフト回路３０のシフト量が「０」
のときには、曲線ａに示すように、図５の場合と同等の
発振特性を得られる。そして、レベルシフト回路３０の
シフト量を変えて第１の制御電圧Ｖc1を３段階で変更す
ると、発振特性についても、曲線ｂ〜ｄに示すように３
段階に変化する。これにより、発振クロックＣＫの周波
数の最大値（Ｖc＝Ｖhのとき）は、ｆh1からｆh2まで段
階的に低くなる。
た場合、発振クロックＣＫの周波数の変化は、図２の曲
線ａ〜ｄに示すように、４段階の特性に設定可能であ
る。例えば、レベルシフト回路３０のシフト量が「０」
のときには、曲線ａに示すように、図５の場合と同等の
発振特性を得られる。そして、レベルシフト回路３０の
シフト量を変えて第１の制御電圧Ｖc1を３段階で変更す
ると、発振特性についても、曲線ｂ〜ｄに示すように３
段階に変化する。これにより、発振クロックＣＫの周波
数の最大値（Ｖc＝Ｖhのとき）は、ｆh1からｆh2まで段
階的に低くなる。
【００１４】以上の電圧制御発振器においては、レベル
シフト回路３０に記憶される制御情報に応じて発振クロ
ックＣＫの周波数の変動の帯域を変更することができ
る。この制御情報は、発振器を集積化して形成した後で
も容易に変更可能なものであるため、製造ばらつき等に
よって発振クロックの周波数帯域が所望の範囲からずれ
たとしても容易に修正をすることができる。
シフト回路３０に記憶される制御情報に応じて発振クロ
ックＣＫの周波数の変動の帯域を変更することができ
る。この制御情報は、発振器を集積化して形成した後で
も容易に変更可能なものであるため、製造ばらつき等に
よって発振クロックの周波数帯域が所望の範囲からずれ
たとしても容易に修正をすることができる。
【００１５】図３は、本発明の電圧制御発振器の具体的
な回路構成を示す回路図である。
な回路構成を示す回路図である。
【００１６】発振回路１０は、奇数段のＣＭＯＳインバ
ータ１１、各インバータ１１の接地側に接続されるＮチ
ャンネル型のＭＯＳトランジスタ１２及び各インバータ
１１の電源側に接続されるＰチャンネル型のＭＯＳトラ
ンジスタ１３により構成される。インバータ１１は、直
列に接続され、最終段の出力が初段の入力に帰還されて
リングオシレータを構成する。トランジスタ１２のゲー
トには、レベルシフト回路３０から入力される第１の制
御電圧Ｖc1がそれぞれ接続され、制御電圧Ｖc1に応答し
て、各インバータ１１から接地側へ流れる電流を制御す
る。トランジスタ１３のゲートには、補償回路２０から
入力される第２の制御電圧Ｖpがそれぞれ接続され、制
御電圧Ｖpに応答して、電源から各インバータ１１に流
れこむ電流を制御する。ここで、第１の制御電圧Ｖc1が
高くなると、各トランジスタ１２の抵抗値が低くなり、
各インバータから接地側に流れ出す電流が増加するた
め、各インバータ１１の応答が早くなり、発振クロック
ＣＫの周波数は高くなる。逆に、第１の制御電圧Ｖc1が
低くなると、各トランジスタ１２の抵抗値が高くなり、
各インバータから接地側に流れ出す電流が減少するた
め、各インバータ１１の応答が遅くなり、発振クロック
ＣＫの周波数は低くなる。尚、第２の制御電圧Ｖpにつ
いては、第１の制御電圧Ｖc1とは逆の作用を示し、電圧
が高くなると発振クロックＣＫの周波数を低くし、電圧
が低くなると発振クロックＣＫの周波数を高くする。
ータ１１、各インバータ１１の接地側に接続されるＮチ
ャンネル型のＭＯＳトランジスタ１２及び各インバータ
１１の電源側に接続されるＰチャンネル型のＭＯＳトラ
ンジスタ１３により構成される。インバータ１１は、直
列に接続され、最終段の出力が初段の入力に帰還されて
リングオシレータを構成する。トランジスタ１２のゲー
トには、レベルシフト回路３０から入力される第１の制
御電圧Ｖc1がそれぞれ接続され、制御電圧Ｖc1に応答し
て、各インバータ１１から接地側へ流れる電流を制御す
る。トランジスタ１３のゲートには、補償回路２０から
入力される第２の制御電圧Ｖpがそれぞれ接続され、制
御電圧Ｖpに応答して、電源から各インバータ１１に流
れこむ電流を制御する。ここで、第１の制御電圧Ｖc1が
高くなると、各トランジスタ１２の抵抗値が低くなり、
各インバータから接地側に流れ出す電流が増加するた
め、各インバータ１１の応答が早くなり、発振クロック
ＣＫの周波数は高くなる。逆に、第１の制御電圧Ｖc1が
低くなると、各トランジスタ１２の抵抗値が高くなり、
各インバータから接地側に流れ出す電流が減少するた
め、各インバータ１１の応答が遅くなり、発振クロック
ＣＫの周波数は低くなる。尚、第２の制御電圧Ｖpにつ
いては、第１の制御電圧Ｖc1とは逆の作用を示し、電圧
が高くなると発振クロックＣＫの周波数を低くし、電圧
が低くなると発振クロックＣＫの周波数を高くする。
【００１７】補償回路２０は、抵抗２１及びトランジス
タ２２〜２５より構成される。抵抗２１とＮチャンネル
型のＭＯＳトランジスタ２２とが電源接地間に直列に接
続され、その間の接続点にトランジスタ２２のゲートが
接続される。また、Ｐチャンネル型のＭＯＳトランジス
タ２３とＮチャンネル型のＭＯＳトランジスタ２４とが
電源接地間に直列に接続され、抵抗２１とトランジスタ
２２との間の接続点に各トランジスタ２３、２４のゲー
トが接続される。そして、Ｐチャンネル型のＭＯＳトラ
ンジスタ２５が、トランジスタ２３を並列に接続され、
そのゲートが、トランジスタ２３とトランジスタ２４と
の間の接続点に接続される。
タ２２〜２５より構成される。抵抗２１とＮチャンネル
型のＭＯＳトランジスタ２２とが電源接地間に直列に接
続され、その間の接続点にトランジスタ２２のゲートが
接続される。また、Ｐチャンネル型のＭＯＳトランジス
タ２３とＮチャンネル型のＭＯＳトランジスタ２４とが
電源接地間に直列に接続され、抵抗２１とトランジスタ
２２との間の接続点に各トランジスタ２３、２４のゲー
トが接続される。そして、Ｐチャンネル型のＭＯＳトラ
ンジスタ２５が、トランジスタ２３を並列に接続され、
そのゲートが、トランジスタ２３とトランジスタ２４と
の間の接続点に接続される。
【００１８】トランジスタ２４、２５は、抵抗２１及び
トランジスタ２２に対して電流ミラー回路を形成し、抵
抗２１及びトランジスタ２２を流れる電流の変化に応じ
て、トランジスタ２５とトランジスタ２４との間の接続
点の電位を変化させる。また、トランジスタ２３は、ゲ
ートに印加される電位、即ち、抵抗２１及びトランジス
タ２２の間の電位の変化に応じて電流量を変化させ、ト
ランジスタ２５に流れる電流を補償する。そして、トラ
ンジスタ２４とトランジスタ２５との間の接続点の電位
と接地電位との間の電位差が第２の電圧Ｖpとして発振
回路１０に供給される。従って、周辺温度の変化によっ
てトランジスタ１３の抵抗値が変化したときでも、その
変化をうち消すようにして制御電圧Ｖpが変化するた
め、各インバータ１１に流れる電流の変動が防止され
て、発振クロックＣＫの周波数の変動が防止される。
トランジスタ２２に対して電流ミラー回路を形成し、抵
抗２１及びトランジスタ２２を流れる電流の変化に応じ
て、トランジスタ２５とトランジスタ２４との間の接続
点の電位を変化させる。また、トランジスタ２３は、ゲ
ートに印加される電位、即ち、抵抗２１及びトランジス
タ２２の間の電位の変化に応じて電流量を変化させ、ト
ランジスタ２５に流れる電流を補償する。そして、トラ
ンジスタ２４とトランジスタ２５との間の接続点の電位
と接地電位との間の電位差が第２の電圧Ｖpとして発振
回路１０に供給される。従って、周辺温度の変化によっ
てトランジスタ１３の抵抗値が変化したときでも、その
変化をうち消すようにして制御電圧Ｖpが変化するた
め、各インバータ１１に流れる電流の変動が防止され
て、発振クロックＣＫの周波数の変動が防止される。
【００１９】レベルシフト回路３０は、デコーダ３１、
スイッチ群３２、抵抗３３、３４、デプレション型トラ
ンジスタ３５及び抵抗列３６より構成される。抵抗３
３、３４は電源接地間に直列に接続され、電源電位と接
地電位との間から分圧電位Ｖdを取り出す。デプレショ
ン型トランジスタ３５及び抵抗列３６は、電源と抵抗３
３、３４の接続点との間に接続され、トランジスタ３５
のゲートに制御電圧Ｖc0が印加される。これにより、ソ
ースフォロワ回路が構成され、抵抗列３６の各抵抗間か
ら制御電圧Ｖc0を段階的にレベルシフトした複数の電位
が取り出される。デコーダ３１は、制御情報ＳＣを記憶
し、その記憶した内容に応じて、スイッチ群３２に対し
て選択指示を与える。スイッチ群３２は、各スイッチが
抵抗列３６の各抵抗間にそれぞれ接続され、デコーダ３
１からの選択指示に応答して、特定の電位を取り出す。
ここで取り出される電位と接地電位との間の電位差が第
１の制御電圧Ｖc1として発振回路１０に供給される。
スイッチ群３２、抵抗３３、３４、デプレション型トラ
ンジスタ３５及び抵抗列３６より構成される。抵抗３
３、３４は電源接地間に直列に接続され、電源電位と接
地電位との間から分圧電位Ｖdを取り出す。デプレショ
ン型トランジスタ３５及び抵抗列３６は、電源と抵抗３
３、３４の接続点との間に接続され、トランジスタ３５
のゲートに制御電圧Ｖc0が印加される。これにより、ソ
ースフォロワ回路が構成され、抵抗列３６の各抵抗間か
ら制御電圧Ｖc0を段階的にレベルシフトした複数の電位
が取り出される。デコーダ３１は、制御情報ＳＣを記憶
し、その記憶した内容に応じて、スイッチ群３２に対し
て選択指示を与える。スイッチ群３２は、各スイッチが
抵抗列３６の各抵抗間にそれぞれ接続され、デコーダ３
１からの選択指示に応答して、特定の電位を取り出す。
ここで取り出される電位と接地電位との間の電位差が第
１の制御電圧Ｖc1として発振回路１０に供給される。
【００２０】レベルシフト回路３１においては、デコー
ダ３１に不揮発性の記憶素子を内蔵させることにより、
任意に設定可能な制御情報を記憶し、制御電圧Ｖc0に対
する第１の制御電圧Ｖc1のシフト量を任意に設定可能な
ようにしている。
ダ３１に不揮発性の記憶素子を内蔵させることにより、
任意に設定可能な制御情報を記憶し、制御電圧Ｖc0に対
する第１の制御電圧Ｖc1のシフト量を任意に設定可能な
ようにしている。
【００２１】
【発明の効果】本発明によれば、回路を形成した後で
も、発振クロックの周波数の変動帯域を容易に変更する
ことができ、製造ばらつきに対応することができる。こ
れと同時に、発振回路のゲインの変更も可能になる。従
って、電圧制御発振器を用いる位相ロックループにおい
ては、発振周波数の変動の減少により回路動作を安定化
し、信頼性を向上できる。さらには、自己発振周波数の
帯域を容易に変更することができるため、回路の利用範
囲を拡大することができる。
も、発振クロックの周波数の変動帯域を容易に変更する
ことができ、製造ばらつきに対応することができる。こ
れと同時に、発振回路のゲインの変更も可能になる。従
って、電圧制御発振器を用いる位相ロックループにおい
ては、発振周波数の変動の減少により回路動作を安定化
し、信頼性を向上できる。さらには、自己発振周波数の
帯域を容易に変更することができるため、回路の利用範
囲を拡大することができる。
【図１】本発明の電圧制御発振器の構成を示すブロック
図である。
図である。
【図２】本発明の電圧制御発振器の動作特性を示す図で
ある。
ある。
【図３】本発明の電圧制御発振器の具体的な構成を示す
回路図である。
回路図である。
【図４】従来の電圧制御発振器の構成を示すブロック図
である。
である。
【図５】従来の電圧制御発振器の動作特性を示す図であ
る。
る。
１、１１ インバータ ２、１２ Ｎチャンネル型ＭＯＳトランジスタ １３ Ｐチャンネル型ＭＯＳトランジスタ １０ 発振回路 ２０ 補償回路 ３０ レベルシフト回路 ２１ 抵抗 ２２、２４ Ｎチャンネル型ＭＯＳトランジスタ ２３、２５ Ｐチャンネル型ＭＯＳトランジスタ ３１ デコーダ ３２ スイッチ群 ３３、３４ 抵抗 ３５ デプリション型トランジスタ ３６ 抵抗列
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J043 AA14 AA22 BB01 DD00 DD02 DD07 DD15 LL01 5J056 AA00 BB38 CC02 CC14 CC16 CC21 DD29 EE07 EE12 FF07 GG00 5J106 AA01 AA04 CC01 DD01 DD08 DD46 GG01 HH01 JJ01 KK32 KK36
Claims (3)
- 【請求項１】 第１及び第２の制御電圧に応答して発振
周波数を変動させる発振回路と、外部から供給される調
整情報を保持し、この調整情報に応じて原制御電圧をシ
フトして上記第１の制御電圧として上記発振回路に供給
するレベルシフト回路と、動作環境の変化に応答して変
動する補償電圧を上記第２の制御電圧として上記発振回
路に供給する補償回路と、を備え、上記調整情報に応じ
て上記発振回路の発振帯域を可変設定可能にしたことを
特徴とする電圧制御発振器。 - 【請求項２】 上記発振回路は、奇数段のＣＭＯＳイン
バータが直列に接続され、最終段のインバータの出力が
初段のインバータの入力に帰還されると共に、上記ＣＭ
ＯＳインバータの電源側及び接地側に電流制御トランジ
スタがそれぞれ直列に接続され、上記電流制御トランジ
スタのゲート間に、上記第１及び第２の制御電位がそれ
ぞれ印加されることを特徴とする請求項１に記載の電圧
制御発振器。 - 【請求項３】 上記レベルシフト回路は、ゲートに原制
御電位が印加されて電源または接地に接続されるデプリ
ション型トランジスタと、上記デプリション型トランジ
スタと直列に接続され、電源接地間の電圧を分圧して上
記原制御電圧に応答して変動する複数の分圧電圧を発生
する抵抗列と、上記調整情報を保持し、上記調整情報の
内容に応じて上記複数の分圧電圧の１つを選択するデコ
ーダと、を備え、上記デコーダの選択出力から上記第１
の制御電圧を得ると共に、上記補償回路は、電源接地間
に直列に接続される抵抗及び第１のトランジスタと、電
源接地間に直列に接続される第２及び第３のトランジス
タと、上記第２のトランジスタと並列に接続される第４
のトランジスタと、を備え、上記第１のトランジスタの
ゲートが上記抵抗及び上記第１のトランジスタの間の接
続点に接続され、上記第２及び上記第３のトランジスタ
のゲートが上記抵抗及び上記第１のトランジスタの間の
接続点に接続され、上記第４のトランジスタのゲートが
上記第２及び第３のトランジスタの間の接続点に接続さ
れ、この接続点から第２の制御電圧を得ることを特徴と
する請求項２に記載の電圧制御発振器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364240A JP2000188527A (ja) | 1998-12-22 | 1998-12-22 | 電圧制御発振器 |
| TW088118369A TW476192B (en) | 1998-12-22 | 1999-10-25 | Phase lock loop and a charge pump circuit using the phase lock loop, and voltage control oscillation circuit |
| US09/465,958 US6222421B1 (en) | 1998-12-22 | 1999-12-17 | Phase-locked loop |
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| US09/783,631 US6515520B2 (en) | 1998-12-22 | 2001-02-14 | Charge pump circuit for phase-locked loop circuitry |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364240A JP2000188527A (ja) | 1998-12-22 | 1998-12-22 | 電圧制御発振器 |
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| Publication Number | Publication Date |
|---|---|
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ID=18481333
Family Applications (1)
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-
1998
- 1998-12-22 JP JP10364240A patent/JP2000188527A/ja active Pending
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