JP2002353781A - 内部クロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相同期ループを実現する電圧制御型クロッ
ク発生回路の電圧レンジおよび周波数レンジを拡大す
る。 【解決手段】 バイアス電圧を生成するバイアス電圧生
成回路（Ｂ１５）のバイアス電圧を生成するＭＯＳトラ
ンジスタ（Ｍ２ｃ，Ｍ３ｃ，Ｍ４ｃ）のバックゲートバ
イアスを浅くし、またクロック生成回路を構成するリン
グオシレータ（ＯＳ１５）の遅延回路のＭＯＳトランジ
スタ（ＭＣ１ｃ，Ｍ５ｃ，Ｍ６ｃ，ＭＣ２ｃ）のバック
ゲートバイアスを浅くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部クロック発
生回路に関し、特に、位相同期回路に用いられる、その
発振周波数がバイアス電圧により調整される電圧制御発
振回路に関する。

【０００２】

【従来の技術】データ通信などにおいては、正確に、転
送されたデータを再生するために、データ伝送時に用い
られたクロック信号（基準クロック信号）に同期したク
ロック信号を再生し、この再生クロック信号に従ってデ
ータを復元する必要がある。このような基準クロック信
号に正確に周波数追尾したクロック信号を復元するため
に、一般に、ＰＬＬ（位相ロックループ）またはＤＬＬ
（遅延ロックループ）などの位相同期回路が用いられ
る。

【０００３】図３１は、従来のＰＬＬ回路の構成を概略
的に示す図である。図３１において、従来の位相同期回
路（ＰＬＬ回路）は、制御電圧ＶＣに従って発振周波数
が制御されて再生クロック信号ＲＣＬＫを生成する電圧
制御発振回路（ＶＣＯ）９００と、電圧制御発振回路９
００の出力する再生クロック信号ＲＣＬＫと基準クロッ
ク信号ＣＬＫとの位相を比較し、その位相差に応じた信
号を生成する位相比較回路９０４と、位相比較回路９０
４からの位相差指示信号に従って充放電動作を行なって
制御電圧ＶＣを生成して電圧制御発振回路９００へ与え
るチャージポンプ９０６を含む。このチャ−ジポンプ９
０６は、ループフィルタを含んでおり、その出力信号の
高周波成分を除去して、制御電圧ＶＣを生成する。

【０００４】この図３１に示すＰＬＬ回路において、電
圧制御発振回路９００、位相比較回路９０４およびチャ
ージポンプ９０６により負帰還閉ループが構成されてお
り、位相比較回路９０４において、この再生クロック信
号ＲＣＬＫと基準クロック信号ＣＬＫの位相差が０とな
るように、制御電圧ＶＣが調整されて、応じて電圧制御
発振回路９００の発振周波数が調整される。この閉ルー
プの負帰還を利用することにより基準クロック信号ＣＬ
Ｋに対して正確に周波数追尾を行なって再生クロック信
号ＲＣＬＫを生成することができる。

【０００５】図３２は、図に示す電圧制御発振回路９０
０の構成の一例を示す図である。この図３２に示す電圧
制御発振回路９００は、リングオシレータ型電圧制御発
振回路である。

【０００６】図３２において、電圧制御発振回路９００
は、制御電圧ＶＣに従ってバイアス電圧ＶＣ１およびＶ
Ｃ２を生成するバイアス電圧生成回路９００ａと、バイ
アス電圧ＶＣ１およびＶＣ２に従って発振周波数が制御
される発振回路９００ｂを含む。発振回路９００ｂは、
縦続接続される複数段の遅延回路Ｄ１−Ｄｎを含む。最
終段の遅延回路Ｄｎから出力信号ＯＵＴ（再生クロック
信号ＲＣＬＫ）が生成される。この最終段の遅延回路Ｄ
ｎの出力信号は、初段の遅延回路Ｄ１へフィードバック
される。これらの遅延回路Ｄ１−Ｄｎが、リング状に接
続されてリングオシレータを構成する。

【０００７】バイアス電圧生成回路９００ａは、電源ノ
ードと内部ノードＡＮの間に接続されかつそのゲートが
内部ノードＡＮに接続されるＰチャネルＭＯＳトランジ
スタＭ２と、ノードＡＮと接地ノードの間に接続されか
つそのゲートに制御電圧ＶＣを受けるＮチャネルＭＯＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）Ｍ
１と、電源ノードと内部ノードＢＮの間に接続されかつ
そのゲートが内部ノードＡＮに接続されるＰチャネルＭ
ＯＳトランジスタＭ３と、内部ノードＢＮと接地ノード
の間に接続されかつそのゲートが内部ノードＢＮに接続
されるＮチャネルＭＯＳトランジスタＭ４を含む。ＭＯ
ＳトランジスタＭ２およびＭ３は、カレントミラー回路
を構成し、ＭＯＳトランジスタＭ２がマスタ段トランジ
スタを構成し、ＭＯＳトランジスタＭ３が、スレーブ段
トランジスタを構成する。これらのＭＯＳトランジスタ
Ｍ２およびＭ３のゲートにバイアス電圧ＶＣ１が生成さ
れる。

【０００８】ＭＯＳトランジスタＭ４は、そのゲートお
よびドレインが相互接続されており、そのドレイン電流
に応じてゲート電圧が設定される。すなわち、ＭＯＳト
ランジスタＭ４の放電電流とＭＯＳトランジスタＭ３の
供給電流が釣合うように、ＭＯＳトランジスタＭ４のゲ
ートおよびドレイン電圧が決定される。このＭＯＳトラ
ンジスタＭ４のゲートおよびドレインに、バイアス電圧
ＶＣ２が生成される。

【０００９】発振回路９００ｂにおいて、遅延回路Ｄ１
−Ｄｎの各々は同一構成を有するため、図３２において
は、代表的に、最終段の遅延回路Ｄｎの構成要素に対し
参照番号を付す。遅延回路Ｄｎは、電源ノードと内部出
力ノードの間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタＭＣ１およびＭ５と、内部出力ノードと接地ノ
ードの間に直列に接続されるＮチャネルＭＯＳトランジ
スタＭ６およびＭＣ２を含む。ＭＯＳトランジスタＭＣ
１およびＭＣ２のゲートへは、それぞれ、バイアス電圧
ＶＣ１およびＶＣ２が与えられる。ＭＯＳトランジスタ
Ｍ５およびＭ６のゲートへは、前段の遅延回路（Ｄ（ｎ
−１））の出力信号が与えられる。

【００１０】ＭＯＳトランジスタＭＣ１およびＭＣ２へ
バイアス電圧ＶＣ１およびＶＣ２をそれぞれ与えること
により、ＭＯＳトランジスタＭＣ１およびＭＣ２の駆動
電流量が設定される。これらのＭＯＳトランジスタＭＣ
１が、ＭＯＳトランジスタＭ２とカレントミラー回路を
構成し、またＭＯＳトランジスタＭＣ２が、ＭＯＳトラ
ンジスタＭ４とカレントミラー回路を構成する。トラン
ジスタサイズが同じ場合、これらのＭＯＳトランジスタ
Ｍ３、Ｍ４、ＭＣ１、およびＭＣ２に同じ大きさの電流
が流れる。

【００１１】制御電圧ＶＣの電圧レベルが上昇すると、
ＭＯＳトランジスタＭ１のコンダクタンスが大きくな
り、ＭＯＳトランジスタＭ２からＭＯＳトランジスタＭ
１を介して接地ノードへ流れる電流量が増加する。この
ＭＯＳトランジスタＭ２が供給する電流のミラー電流が
ＭＯＳトランジスタＭ３により生成されて、ＭＯＳトラ
ンジスタＭ４へ供給される。内部ノードＡＮの電圧レベ
ルは、ＭＯＳトランジスタＭ２が供給する電流量と、Ｍ
ＯＳトランジスタＭ１が放電する電流量とが釣合う電圧
レベルとなる。同様、内部ノードＢＮも、その電圧レベ
ルは、ＭＯＳトランジスタＭ３が供給する電流量と、Ｍ
ＯＳトランジスタＭ４が放電する電流量とが釣合う電圧
レベルとなる。

【００１２】したがって、制御電圧ＶＣが上昇した場
合、ノードＡＮの電圧レベルが低下し、バイアス電圧Ｖ
Ｃ１の電圧レベルが低下する。一方、ノードＢＮの電圧
レベルが上昇し、バイアス電圧ＶＣ２が上昇する。応じ
て、発振回路９００ｂの遅延回路Ｄ１−Ｄｎにおいて、
ＭＯＳトランジスタＭＣ１の駆動電流量が増加し、また
ＭＯＳトランジスタＭＣ２の駆動電流量が増加する。し
たがって、これらの遅延回路Ｄ１−Ｄｎの動作電流が増
加し、遅延回路Ｄ１−Ｄｎの動作速度が速くなり、発振
回路９００ｂの発振周波数が上昇する。

【００１３】一方、制御電圧ＶＣが低下した場合、ＭＯ
ＳトランジスタＭ１のコンダクタンスが低下し、その駆
動電流量が低下する。応じて、ＭＯＳトランジスタＭ２
の供給電流量が低下し、内部ノードＡＮの電圧レベルが
上昇する。応じてバイアス電圧ＶＣ１の電圧レベルが上
昇し、また、ＭＯＳトランジスタＭＣ２およびＭ４の駆
動電流量が低減されるため、バイアス電圧ＶＣ２の電圧
レベルが低下する。

【００１４】したがって、発振回路９００ｂの遅延回路
Ｄ１−Ｄｎの動作電流量が低下し、遅延時間が長くな
り、応じて発振回路９００ｂの発振周波数が低くなる。

【００１５】制御電圧ＶＣは、再生クロック信号ＲＣＬ
Ｋと基準クロック信号ＣＬＫの位相差に応じた電圧レベ
ルであり、この位相差が０となるように、発振回路９０
０ｂの動作電流量を調整することにより、発振回路９０
０ｂの発振周波数が調整され、再生クロック信号ＲＣＬ
Ｋの周波数が基準クロック信号ＣＬＫに追尾し、また再
生クロック信号ＲＣＬＫの位相が、基準クロック信号Ｃ
ＬＫにロックする。

【００１６】バイアス電圧発生回路９００ａのＭＯＳト
ランジスタＭ３およびＭ４には、同じ大きさの電流が流
れる（平衡状態時）。また、発振回路９００ｂにおいて
は、電流源トランジスタＭＣ１およびＭＣ２が、それぞ
れ、ＭＯＳトランジスタＭ２およびＭ４とカレントミラ
ー回路を構成しており、したがって、これらの電流源ト
ランジスタＭＣ１およびＭＣ２の駆動電流量は、常に等
しくなり、遅延回路Ｄ１−Ｄｎにおいて、出力信号の立
上がり時間および立下がり時間両者が制御電圧ＶＣに応
じて制御される。

【００１７】図３３は、電圧制御発振回路９００の制御
電圧ＶＣと発振周波数ＦＢとの関係を示す図である。図
３３に示すように、制御電圧ＶＣの電圧レベルが上昇す
ると、発振周波数ＦＢが増加する。いま、位相同期ルー
プ（負帰還閉ループ）が動作する周波数の範囲を「周波
数レンジ」と称し、位相同期ループが安定に動作する電
圧範囲を「電圧レンジ」と称する。位相同期ループが常
に安定に動作するためには、周波数レンジおよび電圧レ
ンジをできるだけ広くするのが望ましい。周波数レンジ
および電圧レンジが広いほど、広い動作周波数範囲にわ
たって、基準クロック信号に正確に周波数追尾した再生
クロック信号を安定に生成することができる。

【００１８】

【発明が解決しようとする課題】図３３のグラフに示す
ように、周波数レンジを広くするためには、制御電圧Ｖ
Ｃの電圧レンジを広くする必要がある。しかしながら、
この制御電圧ＶＣの下限は、バイアス電圧生成回路９０
０ａにおけるＭＯＳトランジスタＭ１のしきい値電圧Ｖ
ｔｈにより決定される。ＭＯＳトランジスタＭ１のしき
い値電圧よりも、制御電圧ＶＣが低くなると、ＭＯＳト
ランジスタＭ１は非導通状態となり、このバイアス電圧
生成回路９００ａは、バイアス電圧を生成することがで
きない。一方において、低消費電力および高速動作性の
ため、電源電圧の電圧レベルが低くされており、この制
御電圧ＶＣの電圧レンジは、ＭＯＳトランジスタＭ１の
しきい値電圧から電源電圧レベルまでの範囲となり、低
電源電圧下において十分な広さの電圧レンジを確保する
ことができなくなる。

【００１９】上述の内部クロック発生回路の構成におい
ては、遅延段Ｄ１−Ｄｎそれぞれにおいて、ハイレベル
電源側とロウレベル電源側とにそれぞれ電流源トランジ
スタＭＣ１およびＭＣ２が配置されており、これらの電
流源トランジスタＭＣ１およびＭＣ２がそれぞれバイア
ス電圧ＶＣ１およびＶＣ２に従って駆動電流が制御され
ている。しかしながら、これらの遅延段において、ハイ
レベル電源側とロウレベル電源側の一方にのみ電流源ト
ランジスタが配置されていても良い。

【００２０】このような遅延段の構成の場合において
は、バイアス電圧生成回路においては、カレントミラー
回路は不要となり、入力トランジスタの駆動電流に応じ
て、マスタトランジスタＭ２に対応する電流／電圧変換
素子が、バイアス電圧を生成するだけである。このよう
な構成の内部クロック発生回路においても、制御電圧Ｖ
Ｃに従って遅延段の動作電流が制御されるため、図３２
に示す内部クロック発生回路と同様の問題が生じる。

【００２１】それゆえ、この発明の目的は、低電源電圧
下でも、十分に広い動作範囲（電圧レンジ）を確保する
ことのできる内部クロック発生回路を提供することであ
る。

【００２２】この発明の他の目的は、低電源電圧下で
も、安定に位相同期ループを動作させることのできる電
圧制御発振回路を提供することである。

【００２３】

【課題を解決するための手段】この発明の第１の観点に
係る内部クロック発生回路は、制御電圧をゲートに受け
る絶縁ゲート型電界効果入力トランジスタを含み、前記
制御電圧に応じたバイアス電圧を生成するバイアス電圧
生成回路を備える。この絶縁ゲート型電界効果入力トラ
ンジスタは、そのバックゲートに電源ノードの電圧と電
圧レベルの異なる電圧を受ける。

【００２４】この発明の第１の観点に係る内部クロック
発生回路は、さらに、このバイアス電圧に従って動作電
流がそれぞれ決定される複数の縦続接続される遅延回路
を含むクロック生成回路を備える。

【００２５】好ましくは、バイアス電圧生成回路は、入
力トランジスタと電源ノードとの間に結合される抵抗素
子をさらに備える。

【００２６】好ましくは、入力トランジスタは、そのバ
ックゲートが該入力トランジスタと抵抗素子との接続点
に接続され、バックゲート電圧が、この接続点の電圧に
より与えられる。

【００２７】好ましくは、バイアス電圧生成回路は、入
力トランジスタに対する電流源となるカレントミラー回
路をさらに備える。入力トランジスタのバックゲート
は、カレントミラー回路と入力トランジスタとの接続点
に結合される。

【００２８】好ましくは、入力トランジスタは、そのバ
ックゲートに所定の電圧レベルの基準電圧を受ける。

【００２９】この発明の第２の観点に係る内部クロック
発生回路は、制御電圧に従って、バイアス電圧を生成す
るバイアス電圧生成回路と、このバイアス電圧により動
作電流が規定される複数の縦続接続される遅延回路を含
むクロック生成回路とを備える。各遅延回路は、電源ノ
ードに結合され、この電源ノードの電圧と電圧レベルの
異なる電圧をそのバックゲートに受けかつバイアス電圧
をゲートに受ける電流源絶縁ゲート型電界効果トランジ
スタを含む。

【００３０】好ましくは、バイアス電圧生成回路は、バ
イアス電圧を生成する絶縁ゲート型電界効果出力トラン
ジスタを含む。この出力トランジスタのバックゲート
は、電流源トランジスタのバックゲートに結合される。

【００３１】好ましくは、各遅延回路は、電流源トラン
ジスタと直列に接続されかつ前段の遅延回路の出力信号
をゲートに受ける絶縁ゲート型遅延トランジスタを含
む。この遅延トランジスタは、電流源トランジスタのバ
ックゲートにそのバックゲートが接続される。

【００３２】好ましくは、バイアス電圧生成回路は、制
御電圧をゲートに受ける絶縁ゲート型電界効果入力トラ
ンジスタを含む。電流源トランジスタのバックゲート
は、入力トランジスタの第１の導通ノードに接続され、
かつ第１の導通ノードの電圧レベルに応じて前記バイア
ス電圧の電圧レベルが決定される。

【００３３】好ましくは、バイアス電圧生成回路は、バ
イアス電圧を出力する絶縁ゲート型電界効果出力トラン
ジスタと、入力トランジスタおよび出力トランジスタに
結合され、入力トランジスタの第１の導通ノードの電圧
に応じて入力トランジスタおよび出力トランジスタの駆
動電流を決定するカレントミラー型電流源をさらに含
む。

【００３４】好ましくは、電流源トランジスタは、前記
バックゲートに所定の電圧レベルの基準電圧を受ける。

【００３５】この発明の第３の観点に係る内部クロック
発生回路は、制御電圧に従ってバイアス電圧を生成する
バイアス電圧生成回路を備える。このバイアス電圧生成
回路は、制御電圧をゲートに受ける入力トランジスタ
と、この入力トランジスタと電源ノードとの間に結合さ
れ、入力トランジスタのコンダクタンスに応じて駆動電
流が決定される電流源回路を含む。電流源回路は、その
駆動電流を電圧に変換してバイアス電圧を生成する電流
／電圧変換素子を含む。この電流／電圧変換素子は、そ
のバックゲートに電源ノードの電圧と異なる電圧レベル
の参照電圧を受ける絶縁ゲート型電界効果型トランジス
タを備える。

【００３６】この発明の第３の観点に係る内部クロック
発生回路は、さらに、バイアス電圧により動作電流がそ
れぞれ規定される複数の縦続接続される遅延回路を含む
クロック生成回路を備える。各遅延回路は、バイアス電
圧生成回路からのバイアス電圧により駆動電流が決定さ
れる電流源トランジスタを含む。この電流源トランジス
タは、電流／電圧変換素子のバックゲートに接続される
バックゲートを有する絶縁ゲート型電界効果トランジス
タを備える。

【００３７】好ましくは、各遅延回路は、電流源トラン
ジスタと直列に接続され、前段の遅延回路の出力信号を
ゲートに受ける駆動トランジスタを含む。この駆動トラ
ンジスタは、電流／電圧変換素子のバックゲートに接続
されるバックゲートを有する絶縁ゲート型電界効果トラ
ンジスタを備える。

【００３８】好ましくは、参照電圧は、所定の電圧レベ
ルの基準電圧である。好ましくは、電流源回路は、入力
トランジスタと電源ノードとの間に結合され、入力トラ
ンジスタのコンダクタンスにより駆動電流が変化しかつ
該駆動電流に応じてバイアス電圧を生成する電流／電圧
変換素子として機能する電流源マスタトランジスタと、
この電流源マスタトランジスタに結合され、電流源マス
タトランジスタが駆動する電流のミラー電流を生成す
る、絶縁ゲート型電界効果トランジスタで構成されるス
レーブトランジスタとを備える。この構成において、バ
イアス電圧生成回路は、好ましくはさらに、スレーブト
ランジスタに結合され、このスレーブトランジスタの駆
動電流により駆動電流が決定され、該駆動電流に従って
第２のバイアス電圧を生成して各遅延回路の第２の電流
源トランジスタへ与える出力トランジスタをさらに備え
る。この出力トランジスタは、マスタおよびスレーブト
ランジスタのバックゲートに接続されかつ第２のバイア
ス電圧を出力するゲートを有する。

【００３９】この発明の第４の観点に係る内部クロック
発生回路は、制御電圧に従ってバイアス電圧を生成する
バイアス電圧生成回路を備える。このバイアス電圧生成
回路は、該制御電圧に従ってコンダクタンスが変化する
入力素子と、この入力素子のコンダクタンスに応じて駆
動電流が決定されるカレントミラー型電流源回路と、こ
の電流源回路の駆動電流により駆動電流が決定される出
力トランジスタとを含む。電流源回路は、入力素子と第
１の電源ノードとの間に結合され、その駆動電流が入力
素子のコンダクタンスにより決定されて第１のバイアス
電圧を生成する絶縁ゲート型電界効果マスタトランジス
タと、このマスタトランジスタの駆動電流により駆動電
流が決定される絶縁ゲート型電界効果スレーブトランジ
スタとを備える。マスタおよびスレーブトランジスタ
は、第１の電源ノードの電圧と電圧レベルの異なる電圧
をバックゲートにそれぞれ受け、出力トランジスタは、
スレーブトランジスタと第２の電源ノードとの間に結合
されかつそのバックゲートにこの第２の電源ノードの電
圧と電圧レベルの異なる電圧を受け、かつスレーブトラ
ンジスタの駆動電流に従って第２のバイアス電圧を生成
する。

【００４０】この発明の第４の観点に係る内部クロック
発生回路は、さらに、これらの第１および第２のバイア
ス電圧に従って動作電流が決定される複数の縦続接続さ
れる遅延回路を含むクロック生成回路を備える。各遅延
回路は、第１のバイアス電圧をゲートに受けかつバック
ゲートがマスタおよびスレーブトランジスタのバックゲ
ートに接続される第１導電型の絶縁ゲート型電界効果ト
ランジスタで構成される第１の電流源トランジスタと、
第２のバイアス電圧をゲートに受けかつバックゲートが
出力トランジスタのバックゲートに接続される第２導電
型の絶縁ゲート型電界効果トランジスタで構成される第
２の電流源トランジスタとを含む。

【００４１】好ましくは、マスタおよびスレーブトラン
ジスタは、所定の電圧レベルの基準電圧をそれぞれのバ
ックゲートに受ける。

【００４２】好ましくは、出力トランジスタは、所定の
電圧レベルの基準電圧をそのバックゲートに受ける。

【００４３】好ましくは、マスタおよびスレーブトラン
ジスタは、それぞれのバックゲートに第２のバイアス電
圧を受け、出力トランジスタは、そのバックゲートに第
１のバイアス電圧を受ける。

【００４４】好ましくは、各遅延回路は、さらに、第１
の電流源トランジスタに直列に接続され、前段の遅延回
路の出力信号をゲートに受けかつ第１の電流源トランジ
スタのバックゲートにそのバックゲートが接続される第
１導電型の第１の絶縁ゲート型電界効果トランジスタ、
この第１の絶縁ゲート型電界効果トランジスタと第２の
電流源トランジスタとの間に接続され、対応の前段の遅
延回路の出力信号をそのゲートに受けかつそのバックゲ
ートが第２の電流源トランジスタのバックゲートに接続
される第２導電型の第２の絶縁ゲート型電界効果トラン
ジスタを備える。

【００４５】絶縁ゲート型電界効果トランジスタのバッ
クゲート電圧を制御することにより、バックゲートバイ
アス効果（基板効果）により、絶縁ゲート型電界効果ト
ランジスタのしきい値電圧の絶対値を小さくすることが
でき、制御電圧の電圧範囲を拡大することができ、応じ
て、クロック発生回路の電圧レンジを拡大することがで
き、低電源電圧下でも、広い電圧レンジを確保すること
ができる。

【００４６】また、絶縁ゲート型電界効果トランジスタ
のバックゲート電圧を、制御電圧に応じて変更すること
により、そのしきい値電圧を制御電圧に応じて変化させ
ることができ、バイアス電圧と制御電圧との応答関係の
線形性を改善することができる。

【００４７】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う内部クロック発生回路の構成を
示す図である。この図１に示す内部クロック発生回路
は、図３２に示す構成と同様、リングオシレータ型電圧
制御発振回路の構成を有する。

【００４８】図１において、電圧制御発振回路は、制御
電圧ＶＣに従ってバイアス電圧ＶＣ１およびＶＣ２を生
成するバイアス電圧生成回路Ｂ１と、このバイアス電圧
ＶＣ１およびＶＣ２に従って発振周波数が制御されるリ
ングオシレータＯＳ１を含む。このリングオシレータＯ
Ｓ１は、図２６に示す発振回路９００ｂの構成と同様の
構成を有し、リング状に接続される奇数段の遅延回路Ｄ
１−Ｄｎを含む。最終段の遅延回路Ｄｎの出力信号が、
初段の遅延回路Ｄ１の入力にフィードバックされる。

【００４９】遅延回路Ｄ１−Ｄｎは、同一構成を有し、
それぞれ、バイアス電圧ＶＣ１およびＶＣ２をゲートに
受ける電流源ＭＯＳトランジスタＭＣ１およびＭＣ２
と、これらの電流源トランジスタＭＣ１およびＭＣ２の
間に直列に接続され、それぞれ前段の遅延回路の出力信
号をゲートに受けるＭＯＳトランジスタＭ５およびＭ６
を含む。これらのＭＯＳトランジスタＭ５およびＭ６
が、ＣＭＯＳインバータを構成する。

【００５０】バイアス電圧生成回路Ｂ１は、従来と同
様、ハイレベル電源ノード（以下、単に電源ノードと称
す）に結合されるカレントミラーを構成するＰチャネル
ＭＯＳトランジスタＭ２およびＭ３と、内部ノードＡＮ
とローレベル電源ノード（以下、単に接地ノードと称
す）の間に接続されかつそのゲートに制御電圧ＶＣを受
けるＮチャネルＭＯＳトランジスタＭＡ１と、ノードＢ
Ｎと接地ノードの間に接続され、そのゲートがノードＢ
Ｎに接続されるＮチャネルＭＯＳトランジスタＭ４を含
む。ＭＯＳトランジスタＭ２およびＭ３のゲートにバイ
アス電圧ＶＣ１が発生し、ＭＯＳトランジスタＭ４のゲ
ートにバイアス電圧ＶＣ２が生成される。

【００５１】制御電圧ＶＣをゲートに受けるＭＯＳトラ
ンジスタＭＡ１は、従来と異なり、そのバックゲート
（基板領域）に基準電圧Ｖｒｅｆを受ける。この基準電
圧Ｖｒｅｆは、カレントミラー型電流源が接続する電源
ノードの電圧よりも低い正の電圧である。したがって、
ＭＯＳトランジスタＭＡ１のバックゲートバイアス効果
（基板効果）により、そのバックゲートがソースに対
し、正にバイアスされるため、ＭＯＳトランジスタＭＡ
１のしきい値電圧が小さくなる。通常、ＮチャネルＭＯ
Ｓトランジスタに対しては、バックゲートは、ソースと
同一電圧レベルとされるか、または、基板のＰＮ接合が
逆バイアスされないように、ソースに対して負にバイア
スされる。従って、従来の構成に較べて、ＮチャネルＭ
ＯＳトランジスタＭＡ１のしきい値電圧を低くできる。

【００５２】制御電圧ＶＣに従って、このＭＯＳトラン
ジスタＭＡ１のコンダクタンスが変化し、流れる電流が
変化する。ＭＯＳトランジスタＭＡ１を流れる電流は、
ＭＯＳトランジスタＭ２から供給される。ＭＯＳトラン
ジスタＭ２およびＭＡ１を流れる電流のミラー電流が、
ＭＯＳトランジスタＭ３により生成されてＭＯＳトラン
ジスタＭ４へ供給される。したがって、この制御電圧Ｖ
Ｃに従ってバイアス電圧ＶＣ１およびＶＣ２が変化す
る。

【００５３】具体的に、バイアス電圧ＶＣ１は、ＭＯＳ
トランジスタＭ２が供給する電流とＭＯＳトランジスタ
ＭＡ１が放電する電流が等しくなったときのノードＡＮ
の電圧レベルに等しい。バイアス電圧ＶＣ２は、ＭＯＳ
トランジスタＭ３が供給する電流とＭＯＳトランジスタ
Ｍ４が放電する電流が等しくなったときのノードＢＮの
電圧レベルに等しい。

【００５４】図２は、ＮチャネルＭＯＳトランジスタの
バックゲート電圧としきい値電圧との関係を概略的に示
す図である。図２において、バックゲート電圧ＶＢＳ
は、ソース電圧を基準として測定する。しきい値電圧Ｖ
ｔｈは、このバックゲート電圧ＶＢＳが負の電圧レベル
に設定されると、そのしきい値電圧Ｖｔｈが高くなる。
ＮチャネルＭＯＳトランジスタは、一般に、Ｐ型基板領
域上にソース／ドレインのＮ型不純物領域が形成され
る。したがって、基準電圧Ｖｒｅｆとしては、ソース／
ドレインのＰＮ接合が順バイアス状態となって導通する
のを防止するために、いわゆるＰＮ接合の「ビルトイン
電圧」以下の電圧レベルに設定する必要がある。ここ
で、ビルトイン電圧は、ＰＮ接合が導通し始める電圧を
示す。この基準電圧Ｖｒｅｆを正の電圧レベルに設定す
ることにより、しきい値電圧を低くし、応じてＭＯＳト
ランジスタＭＡ１が導通し始める制御電圧の電圧レベル
を低下させる。

【００５５】たとえば、図２において、バックゲート電
圧が、電圧Ｖｐｎのときのしきい値電圧がＶｔｈ１であ
れば、このしきい値電圧Ｖｔｈ１は、ＭＯＳトランジス
タＭＡ１のバックゲートを接地ノード（ソースノード）
に接続した場合のしきい値電圧Ｖｔｈ０よりも低くな
る。したがって、このしきい値電圧Ｖｔｈ１が、制御電
圧ＶＣの下限値を規定するため、制御電圧ＶＣの電圧レ
ンジを広くすることができる。

【００５６】このバイアス電圧ＶＣ１およびＶＣ２に従
って、リングオシレータＯＳ１の発振周波数が変化する
のは、従来と同様である。これらの遅延回路Ｄ１−Ｄｎ
において電流源トランジスタＭＣ１およびＭＣ２は、そ
れぞれ、ＭＯＳトランジスタＭ２およびＭ４とカレント
ミラー回路を構成しており、したがって、これらの遅延
回路Ｄ１−Ｄｎの電流源トランジスタＭＣ１およびＭＣ
２へは、ＭＯＳトランジスタＭ３およびＭ４を流れる電
流と同じ大きさの電流が流れる（ミラー比が１の場
合）。したがって、リングオシレータＯＳ１の発振周波
数を制御電圧ＶＣに従って変更することのできる電圧範
囲が広くなり、位相同期ループの電圧レンジを拡大する
ことができる。

【００５７】なお、この図１に示す構成において、リン
グオシレータＯＳ１において、遅延回路Ｄ１−Ｄｎの電
流源トランジスタは、電源ノード側および接地ノード側
のいずれか一方のみに配置されていても良い。

【００５８】以上のように、この発明の実施の形態１に
従えば、制御電圧をゲートに受ける入力ＭＯＳトランジ
スタのバックゲートに、一定電圧レベルの基準電圧を印
加しており、この入力トランジスタのしきい値電圧を小
さくすることができ、応じて制御電圧の下限値を低くす
ることができ、電圧発振電圧レンジを広くすることがで
きる。

【００５９】［実施の形態２］図３は、この発明の実施
の形態２に従う電圧制御発振回路の構成を示す図であ
る。この図３に示す電圧制御発振回路においては、バイ
アス電圧生成回路Ｂ２において、制御電圧ＶＣをゲート
に受ける入力ＭＯＳトランジスタＭ１ａと接地ノードと
の間に、抵抗素子Ｒ１が接続される。他の構成は、図１
に示す構成と同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。

【００６０】この図３に示す構成においては、制御電圧
ＶＣの電圧レベルが上昇し、ＭＯＳトランジスタＭ１ａ
を介して電流が大きく流れた場合、抵抗素子Ｒ１によ
り、このＭＯＳトランジスタＭ１ａのソース電圧が上昇
する。したがって、バックゲートに基準電圧Ｖｒｅｆを
受けていても、このＭＯＳトランジスタＭ１ａのバック
ゲートバイアス電圧ＶＢＳが小さくなり、このＭＯＳト
ランジスタＭ１ａのしきい値電圧が高くなり、そのコン
ダクタンスが低下する。これにより、制御電圧ＶＣが上
昇した場合、ＭＯＳトランジスタＭ１ａを介して急激に
大きな電流が流れるのを抑制する。

【００６１】一方、制御電圧ＶＣが低下し、ＭＯＳトラ
ンジスタＭ１ａのコンダクタンスが小さくなった場合、
この抵抗素子Ｒ１を介して流れる電流も小さくなり、応
じてＭＯＳトランジスタＭ１ａのソース電圧が低下し、
ＭＯＳトランジスタのバックゲートバイアス効果が大き
くなり、しきい値電圧が小さくなり、電流が急激に低下
するのを抑制する。

【００６２】したがって、図４に示すように、抵抗素子
Ｒ１を設けた場合、制御電圧ＶＣが変化するとき、この
バイアス電圧ＶＣ１が破線で示すように放物線的に変化
するのを抑制し、ほぼ直線的にこの制御電圧ＶＣに従っ
てバイアス電圧ＶＣ１を変化させることができ、制御電
圧ＶＣに対するバイアス電圧ＶＣ１の線形応答性を改善
することができる。

【００６３】なお抵抗素子Ｒ１の抵抗値は、このＭＯＳ
トランジスタＭ１ａのドレイン電流の自乗特性に従う変
化を抑制するような抵抗値であればよく、このバイアス
電圧生成回路Ｂ２における動作電流に応じて適当に定め
られればよい。

【００６４】また、制御電圧ＶＣが低下し、このＭＯＳ
トランジスタＭ１ａのコンダクタンスが小さくなった場
合、抵抗素子Ｒ１を流れる電流が抑制され、抵抗素子Ｒ
１の電圧降下が小さくなる。したがって、抵抗素子Ｒ１
を設けても、このＭＯＳトランジスタＭ１ａのバックゲ
ートバイアス効果によるしきい値電圧低下の効果が大き
く、十分、制御電圧ＶＣの下限値を低くすることができ
る。

【００６５】なお、図３に示す構成において、基準電圧
Ｖｒｅｆは、実施の形態１の基準電圧と比べて、抵抗素
子Ｒ１によるソース電圧の上昇分だけ、高い基準電圧を
印加することができる。

【００６６】また、この図３に示す構成においても、リ
ングオシレータＯＳ１の遅延回路Ｄ１−Ｄｎにおいて、
電流源トランジスタは、電源ノード側および接地ノード
側のいずれか一方のみに配置されていても同様の効果を
得ることができる。

【００６７】なお、この図３に示す回路Ｂ２の構成にお
いて、ＮチャネルＭＯＳトランジスタＭ１ａのバックゲ
ートに基準電圧Ｖｒｅｆが印加されており、そのバック
ゲートバイアスがＮチャネルＭＯＳトランジスタＭ４と
異なっている。この場合、ＭＯＳトランジスタＭ１ａの
バックゲートをＭＯＳトランジスタＭ４のバックゲート
と分離するためにこれらのＭＯＳトランジスタＭ４およ
びＭ１ａは別々のＰ型ウェル領域内に形成される。ま
た、ＮチャネルうＭＯＳトランジスタＭ１ａのバックゲ
ート電圧がＰ型基板領域のバイアス電圧と異なるため、
このＭＯＳトランジスタＭ１ａを形成するＰ型ウェルと
Ｐ型基板領域の間には、Ｎ型ウェルが形成され、ＭＯＳ
トランジスタＭ１ａを形成するウェル領域とＰ型基板領
域とは分離される。個のようなトリプルウェル構造を利
用する事により、Ｐ型基板領域に回路Ｂ２のトランジス
タを形成してかつＭＯＳトランジスタＭ１ａのバックゲ
ートに基準電圧を印加する事が出来る。

【００６８】以上のように、この発明の実施の形態２に
従えば、制御電圧をゲートに受けかつ基準電圧をバック
ゲートに受ける入力ＭＯＳトランジスタと接地ノードの
間に、抵抗素子を接続しており、バイアス電圧と制御電
圧との応答性の線形性を改善することができ、正確な周
波数制御を行なうことができる。

【００６９】［実施の形態３］図５は、この発明の実施
の形態３に従う電圧制御発振回路の構成を示す図であ
る。この図５に示す電圧制御発振回路においては、バイ
アス電圧生成回路Ｂ３において、制御電圧ＶＣをゲート
に受けるＭＯＳトランジスタＭ１ｂが、そのバックゲー
トとソースとが相互接続される。他の構成は、図３に示
す構成と同じであり、対応する部分には同一参照番号を
付し、それらについての詳細説明は省略する。

【００７０】このＭＯＳトランジスタＭ１ｂのバックゲ
ート電圧Ｖｒｅｆは、抵抗素子Ｒ１における電圧降下に
より与えられ、したがって、基準電圧Ｖｒｅｆは、制御
電圧ＶＣに従って変化する。ＭＯＳトランジスタＭ１ｂ
は、そのバックゲートとソースとが相互接続されてお
り、バックゲートバイアス効果が抑制され、しきい値電
圧は、一定となる。

【００７１】制御電圧ＶＣが上昇した場合、ＭＯＳトラ
ンジスタＭ１ｂを介して流れる電流が増加し、応じて抵
抗素子Ｒ１の電圧降下が大きくなり、このＭＯＳトラン
ジスタＭ１ｂのソース電圧が上昇し、このＭＯＳトラン
ジスタＭ１ｂのゲート−ソース間電圧が低下する。した
がって、この制御電圧ＶＣが上昇して、大きな電流がＭ
ＯＳトランジスタＭＡ１を介して流れるとき、その流れ
る電流量が放物線的に大きく変化するのを抑制する。

【００７２】一方、制御電圧ＶＣが低下した場合、この
ＭＯＳトランジスタＭ１ｂを介して流れる電流が低減さ
れ、応じて抵抗素子Ｒ１の電圧降下が低下し、ＭＯＳト
ランジスタＭ１ｂのソース電圧も低下する。応じて、Ｍ
ＯＳトランジスタＭ１ｂのゲート−ソース間電圧が大き
くなり、ＭＯＳトランジスタＭ１ｂを介して流れる電流
を増加させる。したがって、制御電圧ＶＣが低下する場
合、このＭＯＳトランジスタＭ１ｂを介して流れる電流
が、急激に低下するのを抑制する。

【００７３】したがって、実施の形態２におけるバック
ゲートバイアス効果（基板効果）を抑制でき、より正確
な電流量調整が可能となり、制御電圧ＶＣに対するバイ
アス電圧ＶＣ１の線形応答性を実現することができる。

【００７４】このＭＯＳトランジスタＭ１ｂのバックゲ
ートとソースとを相互接続する場合、バックゲートバイ
アス効果が抑制されるため、しきい値電圧を調整するた
めに、チャネル領域へのイオン注入などによりチャネル
不純物濃度の調整が行われる。

【００７５】なお、図５に示す構成においても、リング
オシレータＯＳ１の遅延回路Ｄ１−Ｄｎにおいて、電流
源トランジスタは、電源ノード側および接地ノード側の
いずれか一方のみに配置されていても、同様の効果を得
ることができる。

【００７６】また、実施の形態１から３において、バイ
アス電圧ＶＣ１の線形応答性が実現される場合、応じて
バイアス電圧ＶＣ２も、このバイアス電圧ＶＣ１を介し
て制御電圧ＶＣに対し線形応答性を有する。

【００７７】［実施の形態４］図６は、この発明の実施
の形態４に従う電圧制御発振回路の構成を示す図であ
る。この図６に示す電圧制御発振回路において、バイア
ス電圧生成回路Ｂ４において、制御電圧ＶＣをゲートに
受けるＭＯＳトランジスタＭ１ｃのバックゲートが内部
ノードＡＮに接続される。他の構成は、図１に示す構成
と同じであり、対応する部分には同一参照番号を付し、
その詳細説明は省略する。

【００７８】この図６に示す構成において、ＭＯＳトラ
ンジスタＭ１ｃのバックゲートバイアスは、ノードＡＮ
の電圧とＭＯＳトランジスタＭ１ｃのソースノードの電
圧すなわち接地電圧との差により与えられる。

【００７９】制御電圧ＶＣの電圧レベルが上昇し、ＭＯ
ＳトランジスタＭ１ｃを介して流れる電流が増加した場
合、ノードＡＮの電圧レベルが低下する。このノードＡ
Ｎの電圧が、ＭＯＳトランジスタＭ１ｃのバックゲート
バイアス電圧である。したがって、ＭＯＳトランジスタ
Ｍ１ｃのバックゲートバイアスが深くなり、バックゲー
トバイアス効果により、ＭＯＳトランジスタＭ１ｃのし
きい値電圧が上昇する。これにより、ＭＯＳトランジス
タＭ１ｃを介して流れる電流が抑制される。

【００８０】一方、制御電圧ＶＣが低下した場合、ＭＯ
ＳトランジスタＭ１ｃを介して流れる電流が低下し、応
じてノードＡＮの電圧レベルが上昇する。ＭＯＳトラン
ジスタＭ１ｃのバックゲートバイアス電圧が上昇し、バ
ックゲートバイアス効果により、ＭＯＳトランジスタＭ
１ｃのしきい値電圧が低下し（ノードＡＮの電圧は正の
電圧レベル）、このＭＯＳトランジスタＭ１ｃを介して
流れる電流が低減されるのを抑制する。

【００８１】内部ノードＡＮの電圧レベルをＭＯＳトラ
ンジスタＭ１ｃのバックゲートバイアス電圧として利用
することにより、実施の形態２における抵抗素子の効果
を実現することができ、バイアス電圧ＶＣ１およびＶＣ
２の制御電圧ＶＣに対する線形応答性を実現することが
できる。また抵抗素子を利用する必要がなく、この回路
占有面積を低減することができる。また抵抗素子Ｒ１を
用いないため、製造パラメータのばらつきに起因する抵
抗素子の抵抗値のばらつきに起因する応答特性の変化な
どの問題をも抑制することができる。

【００８２】なお、ノードＡＮを、ＭＯＳトランジスタ
Ｍ１ｃのバックゲートに接続する場合、ノードＡＮの電
圧は、このＭＯＳトランジスタＭ１ｃのソース／ドレイ
ンのＰＮ接合ビルトイン電圧を超えないように調整する
必要がある。例えば、ＰＮ接合のビルトイン電圧は、
０．６Ｖ程度であり、電源電圧が１．２Ｖ程度であれ
ば、ＭＯＳトランジスタＭ２およびＭ１ｃにおいては、
同じ電流が流れ、それらのオン抵抗がほぼ同じとなるた
め、このノードＡＮの電圧レベルが、ＰＮ接合のビルト
イン電圧を超えるのを抑制することができる。従って、
低電源電圧下において、確実にＭＯＳトランジスタのし
きい値電圧を低くしてかつ応答の線形性を実現すること
ができる。

【００８３】なお、この図６に示す構成においては、遅
延回路Ｄ１−Ｄｎそれぞれにおいて、電流源トランジス
タが、電源ノード側および接地ノード側の両方に配置さ
れているが、これらの電流源トランジスタは、電源ノー
ド側および接地ノード側の一方のみに配置されていても
良い。

【００８４】以上のように、この発明の実施の形態４に
従えば、制御電圧をゲートに受けるＭＯＳトランジスタ
のバックゲートを、カレントミラー型電流源回路に結合
されるドレインノードに結合しており、回路占有面積を
増加させることなくバイアス電圧の制御電圧に対する線
形応答性を実現することができる。また、バックゲート
バイアス効果により、入力ＭＯＳトランジスタのしきい
値電圧を低くすることができ、制御電圧の電圧レンジを
広くすることができる。

【００８５】［実施の形態５］図７は、この発明の実施
の形態５に従う電圧制御発振回路の構成を示す図であ
る。この図７に示す電圧制御発振回路は、図６に示す電
圧制御発振回路と以下の点においてその構成が異なって
いる。すなわち、制御電圧ＶＣをゲートに受ける入力Ｍ
ＯＳトランジスタＭ１ｃのソースノードと接地ノードと
の間に、抵抗素子Ｒ１が接続される。他の構成は、図６
に示す構成と同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。

【００８６】この図７に示す構成において、制御電圧Ｖ
Ｃが上昇した場合、ＭＯＳトランジスタＭ１ｃの駆動電
流が増加し、抵抗素子Ｒ１により、このＭＯＳトランジ
スタＭ１ｃのソース電圧が上昇する。このとき、またノ
ードＡＮの電圧レベルが、ＭＯＳトランジスタＭ１ｃの
コンダクタンスが大きくなるため低下し、応じてＭＯＳ
トランジスタＭ１ｃのバックゲートバイアス電圧が低下
する。したがって、このＭＯＳトランジスタＭ１ｃにお
いて、バックゲート電圧が低下し、かつソース電圧が上
昇するため、バックゲート−ソース間電圧ＶＢＳがさら
に小さくなり、バックゲートバイアス効果が大きくな
り、ＭＯＳトランジスタＭ１ｃのしきい値電圧が高くな
り、ＭＯＳトランジスタＭ１ｃを介して流れる電流量を
抑制する。この場合、ＭＯＳトランジスタＭ１ｃのバッ
クゲート-ソース電圧は正の電圧であり、しきい値電圧
を低くする効果は、失われていない。

【００８７】一方、制御電圧ＶＣが低下した場合、ＭＯ
ＳトランジスタＭ１ｃの駆動電流が減少し、応じてノー
ドＡＮの電圧レベルが上昇し、ＭＯＳトランジスタＭ１
ｃのバックゲート電圧が上昇する。このとき、抵抗素子
Ｒ１を介して流れる電流が減少するため、ＭＯＳトラン
ジスタＭ１ｃのソース電圧が低下する。したがって、バ
ックゲート−ソース間電圧ＶＢＳがより正となり、バッ
クゲートバイアス効果により、ＭＯＳトランジスタＭ１
ｃのしきい値電圧が、より小さくなり、このＭＯＳトラ
ンジスタＭ１ｃを介して流れる電流が低減されるのを抑
制する。この場合においても、ＭＯＳトランジスタのし
きい値電圧が低くなるため、制御電圧ＶＣの低電圧レベ
ルにおいても、この制御電圧に従って、バイアス電圧を
発生することができ、電圧レンジを広くすることができ
る。

【００８８】したがって、この抵抗素子Ｒ１を利用する
ことにより、図６に示す構成に比べて占有面積が増大す
るものの、ノードＡＮの電圧によるＭＯＳトランジスタ
Ｍ１ｃのバックゲートバイアス効果を補助することがで
き、より正確に、制御電圧ＶＣに対する線形応答性をバ
イアス電圧ＶＣ１およびＶＣ２に持たせることができ
る。なお、制御電圧ＶＣに従って発生されるバイアス電
圧ＶＣ１およびＶＣ２に従って、リングオシレータＯＳ
１がその発振周波数が制御されるのは、実施の形態１と
同様である。

【００８９】なお、この図７に示す構成においては、Ｍ
ＯＳトランジスタＭ１ｃのドレインノードＡＮが、バッ
クゲートに接続されており、常に、このバックゲート電
圧は、ソース電圧以上の電圧レベルに保持される。抵抗
素子Ｒ１を用いていても、このＭＯＳトランジスタＭ１
ｃのしきい値電圧は、バックゲートバイアス効果によ
り、小さくされるため、また、制御電圧ＶＣの下限領域
近傍においては、抵抗素子Ｒ１の電圧降下量は小さくな
るため、制御電圧の下限値を、十分低くすることができ
る。抵抗素子Ｒ１の抵抗値は、適当な値に定められる。

【００９０】なお、この図７に示す構成において、遅延
回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側
および接地ノード側のいずれか一方のみに配置されてい
ても同様の効果を得ることができる。

【００９１】以上のように、この発明の実施の形態５に
従えば、制御電圧をゲートに受ける入力ＭＯＳトランジ
スタを、そのバックゲートとドレインとを接続しかつそ
のソースを抵抗素子を介して接地ノードに接続してお
り、低しきい値電圧化を実現しつつ制御電圧に対するバ
イアス電圧の応答性の線形性を改善することができる。

【００９２】［実施の形態６］図８は、この発明の実施
の形態６に従う電圧制御発振回路の構成を示す図であ
る。この図８においては、バイアス電圧ＶＣ１およびＶ
Ｃ２を生成するバイアス電圧生成回路Ｂ６の構成が、先
の実施の形態１から６の構成と異なる。すなわち、この
バイアス電圧生成回路Ｂ６においては、カレントミラー
回路が、ＮチャネルＭＯＳトランジスタＭ２ａおよびＭ
３ａで構成され、制御電圧ＶＣが、ＰチャネルＭＯＳト
ランジスタＭ１ｄへ与えられる。このＭＯＳトランジス
タＭ１ｄは、抵抗素子Ｒ１を介してそのソースが電源ノ
ードに接続され、そのドレインがノードＡＮに接続され
る。このＭＯＳトランジスタＭ１ｄのバックゲートに、
基準電圧Ｖｒｅｆａが与えられる。この基準電圧Ｖｒｅ
ｆａは、電源ノードの電源電圧（Ｖｄｄ）より低い電圧
レベルである。

【００９３】バイアス電圧ＶＣ１を生成するために、電
源ノードとノードＢＮの間にＰチャネルＭＯＳトランジ
スタＭ４ａが接続される。このＰチャネルＭＯＳトラン
ジスタＭ４ａは、そのゲートがノードＢＮに接続され、
バイアス電圧ＶＣ１を生成する。ノードＢＮと接地ノー
ドの間に、ＮチャネルＭＯＳトランジスタＭ３ａが接続
され、ノードＡＮと接地ノードの間に、ＮチャネルＭＯ
ＳトランジスタＭ２ａが接続される。ノードＡＮが、こ
れらのＭＯＳトランジスタＭ２ａおよびＭ３ａのゲート
に接続されて、バイアス電圧ＶＣ２を生成する。

【００９４】この図８に示すバイアス電圧生成回路Ｂ６
は、図１に示すバイアス電圧生成回路Ｂ１と、Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
を入換えかつ電圧極性を入換えた構成と等価である。

【００９５】ＰチャネルＭＯＳトランジスタの場合、一
般に、バックゲート-ソース間電圧ＶＢＳが、正の方向
に変化すると、しきい値電圧の絶対値が大きくなる。

【００９６】制御電圧ＶＣが上昇した場合、ＭＯＳトラ
ンジスタＭ１ｄのコンダクタンスが小さくなり、ＭＯＳ
トランジスタＭ１ｄを介して流れる電流が低減される。
応じて抵抗素子Ｒ１の電圧降下量が低下し、このＭＯＳ
トランジスタＭ１ｄのソース電圧が上昇する。基準電圧
Ｖｒｅｆａは、電源電圧Ｖｄｄよりも低い一定の電圧レ
ベルである。したがって、バックゲート電圧が相対的に
低下し、バックゲート-ソース間電圧ＶＢＳが負の方向
に変化するため、ＭＯＳトランジスタＭ１ｄにおいて、
バックゲートバイアスが浅くなり、このＭＯＳトランジ
スタＭ１ｄのしきい値電圧の絶対値が小さくなり、電流
量低減を抑制する。

【００９７】一方、制御電圧ＶＣが低下した場合、ＭＯ
ＳトランジスタＭ１ｄのコンダクタンスが大きくなり、
抵抗素子Ｒ１における電圧降下量が大きくなる。この場
合、ＭＯＳトランジスタＭ１ｄのソース電圧が低下し、
バックゲートバイアスが深くなり、ＭＯＳトランジスタ
Ｍ１ｄのしきい値電圧の絶対値が大きくなり、このＭＯ
ＳトランジスタＭ１ｄを介して流れる電流が増大するの
を抑制する。

【００９８】このＭＯＳトランジスタＭ１ｄを介して流
れる電流が、ＭＯＳトランジスタＭ２ａおよびＭ３ａの
カレントミラー回路により反映されて、バイアス電圧Ｖ
Ｃ１およびＶＣ２が生成される。したがって、この入力
トランジスタとしてＰチャネルＭＯＳトランジスタを用
いた場合でも、同様、バイアス電圧ＶＣ１およびＶＣ２
の制御電圧に対する応答の線形性を改善することができ
る。

【００９９】なお、基準電圧Ｖｒｅｆａについては、Ｍ
ＯＳトランジスタＭ１ｄのソース電圧との差が、そのソ
ース領域のＰＮ接合のビルトイン電圧以下となる電圧レ
ベルに設定される。

【０１００】基準電圧Ｖｒｅｆａが、電源電圧Ｖｄｄよ
りも低い電圧レベルであり、バックゲートに電源電圧Ｖ
ｄｄを印加する場合に比べて、ＭＯＳトランジスタＭ１
ｄのしきい値電圧の絶対値を小さくすることができ、制
御電圧ＶＣの電圧レンジの上限値を拡大することができ
る。この図８に示すバイアス電圧生成回路Ｂ６において
は、制御電圧ＶＣが上昇した場合には、バイアス電圧Ｖ
Ｃ１が上昇し、バイアス電圧ＶＣ２が低下する。

【０１０１】なお、ＰチャネルＭＯＳトランジスタのバ
ックゲートの関係は、図２に示すグラフを、バックゲー
トバイアス電圧ＶＢＳの正負を反転すれば得られる。

【０１０２】また、図８に示す構成においても、リング
オシレータＯＳ１の遅延回路Ｄ１−Ｄｎにおいて、電流
源トランジスタは、電源ノード側および接地ノード側の
いずれか一方側のみに配置されていても同様の効果を得
ることができる。

【０１０３】［変更例］図９は、この発明の実施の形態
６の変更例を概略的に示す図である。この図９において
は、バイアス電圧生成回路Ｂ６における入力ＭＯＳトラ
ンジスタＭ１ｄの部分を示す。ＭＯＳトランジスタＭ１
ｄは、しきい値低減機構１０に結合され、そのゲートに
制御電圧ＶＣを受ける。このしきい値低減機構１０は、
図５から図７に示す構成のいずれかと同様の構成を有
し、ＭＯＳトランジスタＭ１ｄのしきい値電圧の絶対値
を低減する。したがって、このしきい値低減機構１０の
構成としては、入力ＭＯＳトランジスタＭ１ｄのバック
ゲートとドレインとを相互接続する、ＭＯＳトランジス
タＭ１ｄのソースを抵抗素子Ｒ１を介して電源ノードに
接続しかつバックゲートをソースに結合する、バックゲ
ートとドレインとを接続しかつソースを抵抗素子を介し
て電源ノードに接続する構成のいずれかを含む。また、
実施の形態１においても、制御電圧ＶＣがＰチャネルＭ
ＯＳトランジスタのゲートへ与えられる構成が用いられ
ても良い。

【０１０４】したがって、この図９に示す構成において
も、先の実施の形態１から５と同様の効果を得ることが
できる。

【０１０５】図１０は、この発明の実施の形態６のバイ
アス電圧生成回路の断面構造を概略的に示す図である。
図１０においては、このバイアス電圧生成回路Ｂ６にお
けるＭＯＳトランジスタＭ１ｄ、Ｍ４ａおよびＭ３ａの
断面構造を概略的に示す。

【０１０６】これらのＭＯＳトランジスタＭ１ｄ、Ｍ４
ａおよびＭ３ａは、Ｐ−型基板２０上に形成される。Ｍ
ＯＳトランジスタＭ１ｄは、このＰ−型基板２０表面に
形成されるＮ型ウェル２１内に形成され、ＭＯＳトラン
ジスタＭ４ａは、このＰ−型基板２０表面上のＮ型ウェ
ル３０に形成され、ＭＯＳトランジスタＭ３ａは、Ｐ−
型基板表面に形成されるＰ型ウェル４０内に形成され
る。これらのＮ型ウェル２１および３０Ｐ型ウェル４０
は、互いに物理的に離れて形成される。

【０１０７】ＭＯＳトランジスタＭ１ｄは、Ｎ型ウェル
２１表面に間をおいて形成されるＰ型不純物領域２２お
よび２３と、これらの不純物領域２２および２３の間の
チャネル領域上に図示しないゲート絶縁膜を介して形成
されるゲート電極２５と、Ｎ型ウェル２１表面に形成さ
れて、基準電圧Ｖｒｅｆａを受ける高濃度Ｎ型不純物領
域２４を含む。ゲート電極２５に、制御電圧ＶＣが与え
られる。このＮ型ウェル２１は、Ｎ型不純物領域２４を
介して基準電圧Ｖｒｅｆａにバイアスされる。Ｐ−型基
板２０とＮ型ウェル２１とが逆バイアス状態にあれば、
このＮ型ウェル２１のバイアス電圧Ｖｒｅｆａが、Ｎ型
ウェル３０およびＰウェル４０に対し影響を及ぼすこと
はない。

【０１０８】ＭＯＳトランジスタＭ４ａは、Ｎ型ウェル
３０表面に間をおいて形成されるＰ型不純物領域３１お
よび３２と、これらの不純物領域３１および３２の間の
チャネル領域表面に図示しないゲート絶縁膜を介して形
成されるゲート電極３３を含む。Ｐ型不純物領域３１
が、電源電圧Ｖｄｄを供給する電源ノードに結合され、
Ｐ型不純物領域３２が、ゲート電極３３に結合されてバ
イアス電圧ＶＣ１を生成する。Ｎ型ウェル３０は、電源
電圧Ｖｄｄレベルにバイアスされてもよい。この場合、
例えば、Ｐ-型基板２０が接地電圧レベルにバイアスさ
れる。

【０１０９】ＭＯＳトランジスタＭ３ａは、Ｐ型ウェル
４０表面に間をおいて形成されるＮ型不純物領域４１お
よび４２と、これらの不純物領域４１および４２の間の
チャネル領域上に図示しないゲート絶縁膜を介して形成
されるゲート電極４３を含む。Ｎ型不純物領域４１が、
Ｐ型不純物領域３２に電気的に接続され、Ｎ型不純物領
域４２が、接地ノードに電気的に接続される。ゲート電
極４３に、バイアス電圧ＶＣ２が生成される。Ｐ型ウェ
ル４０が接地電圧レベルにバイアスされる場合、Ｐ−型
基板２０も同様、接地電圧レベルにバイアスされる。Ｐ
型ウェル４０をＰ−型基板２０と異なる電圧レベルにバ
イアスするために、Ｐ型ウェル４０を取り囲むようにＮ
型ウェルを形成するトリプルウェル構造を採用すると、
Ｎ型ウェルを電源電圧レベルにバイアスすることによ
り、Ｐ型ウェル４０およびＰ−型基板２０を異なる電圧
レベルにバイアスすることができる。ＭＯＳトランジス
タＭ３ａのバックゲートを所定の電圧レベルにバイアス
することができる。

【０１１０】この図１０に示すようにＰ型基板２０表面
に２種類の導電型のウェルを形成する構成は、ツインウ
ェル構造と呼ばれる。このツインウェル構造を利用する
ことにより、図８に示す回路Ｂ５の導電型の異なるトラ
ンジスタを形成することができ、また、ＮチャネルＭＯ
ＳトランジスタＭ１ｄおよびＭ４ａの基板バイアスを変
更する事ができる。

【０１１１】この図１０に示すように、制御電圧ＶＣを
受ける入力ＭＯＳトランジスタとして、ＰチャネルＭＯ
Ｓトランジスタを利用することにより、このＰ−型基板
２０上に、Ｎ型ウェル２１、および３０とＰ型ウェル４
０とを互いに分離して形成するだけで、素子分離を実現
することができる。したがって、入力ＭＯＳトランジス
タとして、ＮチャネルＭＯＳトランジスタを用いた場合
に比べて、トリプルウェル構造を利用する必要がなく、
製造工程が簡略化され、またトリプルウェル構造による
素子分離のための領域も不要となり、回路の占有面積が
低減される。

【０１１２】以上のように、この発明の実施の形態６に
従えば、制御電圧をゲートに受ける入力ＭＯＳトランジ
スタとしてＰチャネルＭＯＳトランジスタとして用いて
おり、制御電圧の電圧レンジの上限範囲を拡大すること
ができる。また、制御電圧に対するバイアス電圧の応答
性の線形性も改善することができる。また、ツインウェ
ル構造で、バックゲート電圧が制御されるＣＭＯＳ回路
を実現することができる。

【０１１３】［実施の形態７］図１１は、この発明の実
施の形態７に従う電圧制御発振回路の構成を示す図であ
る。図１１において、バイアス電圧生成回路Ｂ７は、制
御電圧ＶＣを電流に変換する電圧／電流変換部Ｈ１と、
カレントミラー回路を構成するＰチャネルＭＯＳトラン
ジスタＭ２およびＭ３と、ＭＯＳトランジスタＭ３から
電流を供給されてバイアス電圧ＶＣ２を生成するＮチャ
ネルＭＯＳトランジスタＭ４ｂを含む。

【０１１４】電圧／電流変換部Ｈ１は、先の実施の形態
１から６において説明した構成のいずれかを有し、その
しきい値電圧の絶対値ができるだけ小さくされる。

【０１１５】一方、バイアス電圧ＶＣ２を生成するＮチ
ャネルＭＯＳトランジスタＭ４ｂのバックゲートには、
基準電圧Ｖｒｅｆが与えられる。この基準電圧Ｖｒｅｆ
は一定の電圧レベルであり、電圧／電流変換部Ｈ１にお
いて基準電圧が用いられている場合、その電圧／電流変
換部Ｈ１における基準電圧と同じ電圧レベルであっても
よく、また別々にこれらの基準電圧が設定されてもよ
い。例えば、電流／電圧変換部Ｈ１において、抵抗素子
と基準電圧とが用いられている場合、この抵抗素子の電
圧降下を見込んで、ＭＯＳトランジスタＭ４ｂのバック
ゲート電圧Ｖｒｅｆが設定されてもよい。

【０１１６】バイアス電圧生成回路Ｂ７において、ノー
ドＡＮの電圧レベルに従ってバイアス電圧ＶＣ１が生成
される。

【０１１７】リングオシレータＯＳ７は、これらのバイ
アス電圧ＶＣ１およびＶＣ２に従ってその発振周波数が
制御される。このリングオシレータＯＳ７は、それぞれ
の動作電流がバイアス電圧ＶＣ１およびＶＣ２により決
定されるリング状に接続される遅延回路Ｄ１−Ｄｎを含
む。これらの遅延回路Ｄ１−Ｄｎ各々において、電流源
となるＮチャネルＭＯＳトランジスタＭＣ２ａは、ゲー
トにバイアス電圧ＶＣ２を受け、そのバックゲートに基
準電圧Ｖｒｅｆを受ける。接地ノードに接続される他方
の電流源トランジスタＭＣ１に対しては、ゲートに共通
にバイアス電圧ＶＣ１が与えられる。また、遅延回路Ｄ
１−Ｄｎそれぞれにおいて、電流源トランジスタＭＣ１
およびＭＣ２ａの間に接続されるＭＯＳトランジスタＭ
５およびＭ６は、それぞれのゲートに前段の遅延回路の
出力信号を受ける。

【０１１８】この図１１に示す構成において、この図１
１に示す電圧制御発振回路において、制御電圧ＶＣに従
って、バイアス電圧Ｖ１およびＶ２の電圧レベルが変化
し、応じて、リングオシレータＯＳ７の発振周波数が制
御される。このバイアス電圧ＶＣ２を生成するＭＯＳト
ランジスタＭ４ｂのバックゲートに正の基準電圧Ｖｒｅ
ｆを与え、このＭＯＳトランジスタＭ４ｂのしきい値電
圧を、そのソースノードを接地ノードに接続した場合に
比べて低下させる。

【０１１９】同様、リングオシレータＯＳ７において、
接地ノード側の電流源のＭＯＳトランジスタＭＣ２ａの
バックゲートに共通に基準電圧Ｖｒｅｆを与え、これら
電流源のＭＯＳトランジスタＭＣ２ａのしきい値電圧を
低下させる。

【０１２０】この図１１の構成においては、電圧／電流
変換部Ｈ１を利用することにより、制御電圧ＶＣの電圧
レンジを広くすることができる。また、ＭＯＳトランジ
スタＭ４ｂおよびＭＣ２ａのバックゲートに基準電圧Ｖ
ｒｅｆを与えることにより、これらのＭＯＳトランジス
タＭ４ｂおよびＭＣ２ａのしきい値電圧を低下させる。
低電源電圧下においても、ＭＯＳトランジスタＭ４ｂ
が、安定に、飽和領域で動作して、バイアス電圧ＶＣ２
を生成する。また電流源のＭＯＳトランジスタＭＣ２ａ
も、低電源電圧下においても確実に、バイアス電圧ＶＣ
２に従って動作電流を供給する。したがって、低電源電
圧下においても、安定にバイアス電圧ＶＣ２を生成し
て、リングオシレータＯＳ７を動作させることができ、
低電源電圧下における電流特性を改善することができ
る。

【０１２１】［変更例］図１２は、この発明の実施の形
態７に従う電圧制御発振回路の変更例を示す図である。
この図１２に示す構成において、バイアス電圧生成回路
Ｂ７Ａは、制御電圧ＶＣを電流に変換する電圧／電流変
換部Ｈ２と、この電圧／電流変換部Ｈ２の供給電流に応
じて電流を供給するカレントミラーを構成するＭＯＳト
ランジスタＭ２ａおよびＭ３ａと、ＭＯＳトランジスタ
Ｍ３ａに結合されて、ＭＯＳトランジスタＭ３ａの駆動
電流に応じてバイアス電圧ＶＣ１を生成するＰチャネル
ＭＯＳトランジスタＭ４ｂを含む。

【０１２２】電圧／電流変換部Ｈ２は、先の図８に示す
構成と同様、ＰチャネルＭＯＳトランジスタのゲートに
制御電圧ＶＣを受ける。この電圧／電流変換部Ｈ２は、
ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値
が小さくされる構成であればよく、図８に示す構成およ
び図９に示す構成のいずれが用いられてもよい。

【０１２３】ＭＯＳトランジスタＭ４ｂのバックゲート
には、基準電圧Ｖｒｅｆｐが与えられる。この基準電圧
Ｖｒｅｆｐは、電源電圧（Ｖｄｄ）よりも低い電圧レベ
ルであり、ＭＯＳトランジスタＭ４ｂのしきい値電圧の
絶対値が、そのソースが電源ノードに接続される場合に
比べて、小さくされる。

【０１２４】また、リングオシレータＯＳ７Ａにおい
て、遅延回路Ｄ１−Ｄｎそれぞれにおける電流源のＰチ
ャネルＭＯＳトランジスタＭＣ１ａのバックゲートに基
準電圧Ｖｒｅｆｐが与えられる。これらの電流源トラン
ジスタＭＣ１ａのゲートには、バイアス電圧ＶＣ１が与
えられる。他方の接地側の電流源トランジスタＭＣ２の
ゲートにはバイアス電圧ＶＣ２が与えられる。

【０１２５】この図１２に示す構成の場合、電源電圧が
低い場合でも、ＰチャネルＭＯＳトランジスタＭ４ｂ
が、確実に、飽和領域で動作して、バイアス電圧ＶＣ１
を生成する。また、リングオシレータＯＳ７Ａにおい
て、電流源のＰチャネルＭＯＳトランジスタＭＣ１ａの
しきい値電圧の絶対値が小さくされるため、これらの遅
延回路Ｄ１−Ｄｎそれぞれの動作電源電圧が低い場合に
おいても、安定に、バイアス電圧ＶＣ１に従って電流を
動作電流として供給することができる。したがって、低
電源電圧下においても、制御電圧ＶＣの上限範囲を拡大
することができ、応じて電圧レンジを広くすることがで
きる。

【０１２６】また、バイアス電圧ＶＣ１の上限領域にお
いても、この電流源トランジスタＭＣ１ａを安定に動作
させることができ、リングオシレータＯＳ７Ａの発振周
波数を、制御電圧ＶＣに従って正確に制御することがで
きる。これにより、低電源電圧下においても、安定に動
作する電圧レンジおよび周波数レンジの広い位相同期回
路を実現する電圧制御発振回路を実現することができ
る。

【０１２７】なお、図１１および図１２に示す構成にお
いて、電圧／電流変換部Ｈ１およびＨ２として、従来と
同様の構成が用いられてもよい。この場合においても、
バイアス電圧ＶＣまたはＶＣ２の電圧レンジを広くする
ことができ、同様、電流特性を改善することができる。

【０１２８】また、図１１および図１２に示す構成にお
いて、遅延回路Ｄ１−Ｄｎそれぞれにおいて、電流源ト
ランジスタは、電源ノード側および接地ノード側のいず
れか一方のみに配置されていても、同様の効果を得るこ
とができる。

【０１２９】以上のように、この発明の実施の形態７に
従えば、バイアス電圧を生成するＭＯＳトランジスタの
バックゲートに一定の基準電圧を与え、またリングオシ
レータの遅延回路の電流源トランジスタのバックゲート
にも同様の基準電圧を与えており、しきい値電圧の絶対
値を小さくすることができ、低電源電圧下においても、
安定に動作する電流特性の優れた電圧制御発振回路を実
現することができる。

【０１３０】［実施の形態８］図１３は、この発明の実
施の形態８に従う電圧制御発振回路の構成を示す図であ
る。この図１３に示す電圧制御発振回路は、図１１に示
す電圧制御発振回路の構成と以下の点において異なって
いる。すなわち、リングオシレータＯＳ８の遅延回路Ｄ
１−Ｄｎそれぞれにおいて、前段の遅延回路の出力信号
をゲートに受けるＮチャネルＭＯＳトランジスタＭ６ａ
のバックゲートに基準電圧Ｖｒｅｆが共通に与えられ
る。他の構成は、図１１に示す電圧制御発振回路の構成
と同じであり、対応する部分には同一参照番号を付し、
その詳細説明は省略する。

【０１３１】この図１３に示す構成において、基準電圧
Ｖｒｅｆが、ＭＯＳトランジスタＭ４ｂ、ＭＣ２ａおよ
びＭ６ａに共通に与えられる。したがって、これらのＮ
チャネルＭＯＳトランジスタＭ４ｂ、ＭＣ２ａおよびＭ
６ａのしきい値電圧が小さくされる。したがって、リン
グオシレータＯＳ８において、遅延回路Ｄ１−Ｄｎそれ
ぞれにおいて、同一動作電流条件下で、その遅延回路Ｄ
１−Ｄｎの出力信号の立下がり時間を低減することがで
き、応じて遅延時間を短くすることができる。したがっ
て、可変周波数範囲を広くすることができ、電圧レンジ
および周波数レンジをともに拡大することができる。

【０１３２】なお、この図１３に示す構成においても、
図１２に示すバイアス電圧生成回路Ｂ７Ａを利用し、遅
延回路Ｄ１−Ｄｎそれぞれの駆動用のＰチャネルＭＯＳ
トランジスタＭ５のバックゲートに、基準電圧Ｖｒｅｆ
ｐが与えられてもよい。

【０１３３】また、この図１３に示す構成においても、
遅延回路Ｄ１−Ｄｎにおいて電流源トランジスタは、電
源ノード側および接地ノード側のいずれか一方側にのみ
配置されていても同様の効果を得ることができる。

【０１３４】以上のように、この発明の実施の形態８に
従えば、リングオシレータの遅延回路それぞれの動作用
遅延ＭＯＳトランジスタのバックゲートに一定電圧レベ
ルの基準電圧を与えて、そのしきい値電圧を小さくして
おり、基準回路の動作速度変換範囲を拡大することがで
き、低電源電圧下における電流特性の改善に加えて、周
波数レンジをも拡大することができる。

【０１３５】［実施の形態９］図１４は、この発明の実
施の形態９に従う電圧制御発振回路の構成を示す図であ
る。この図１４に示す構成は、以下の点において、図１
３に示す電圧制御発振回路の構成と異なっている。すな
わち、バイアス電圧生成回路Ｂ９において、バイアス電
圧ＶＣ２を生成するＭＯＳトランジスタＭ４ｃのバック
ゲートがノードＡＮに接続される。また、リングオシレ
ータＯＳ９において遅延回路Ｄ１−Ｄｎの電流源のＮチ
ャネルＭＯＳトランジスタＭＣ２ｂのバックゲートが、
ノードＡＮに接続される。他の構成は、図１１に示す電
圧制御発振回路の構成と同じであり、対応する部分には
同一参照番号を付し、その詳細説明は省略する。

【０１３６】すなわち、この図１４に示す構成において
は、基準電圧に代えて、ノードＡＮの電圧が用いられ
る。しきい値電圧を制御電圧ＶＣ１に従ってダイナミッ
クに変化させて、急激な電流変化を抑制する。

【０１３７】図１５は、この図１４に示す電圧制御発振
回路における制御電圧とバイアス電圧ＶＣ２の構成を示
す信号波形図である。今、図１５に示すように制御電圧
ＶＣが上昇した場合、ノードＡＮの電圧レベルは低下す
る。このノードＡＮの電圧レベルが低下した場合、ＭＯ
ＳトランジスタＭ４ｃおよびＭＣ２ｂのバックゲート電
圧が低くなり、応じてバックゲートバイアスが深くな
り、ＭＯＳトランジスタＭ４ｃおよびＭＣ２ｂのしきい
値電圧Ｖｔｈｎが上昇する。したがって、このしきい値
電圧Ｖｔｈｎの上昇に応じて、バイアス電圧ＶＣ２が、
急激に変化するのを抑制し、ほぼ直線的にこのバイアス
電圧ＶＣ２を変化させる。

【０１３８】また、電流源のＭＯＳトランジスタＭＣ２
ｂは、そのバックゲートバイアスが、バイアス電圧ＶＣ
２を生成するＭＯＳトランジスタＭ４ｃと同じ状態であ
り、これらのトランジスタは、サイズ（ゲート長とチャ
ネル幅の比）が同じであれば同じ大きさの電流を駆動す
る。

【０１３９】一方、制御電圧ＶＣが低下する場合、ノー
ドＡＮの電圧レベルが上昇する。このノードＡＮの電圧
上昇に従ってＭＯＳトランジスタＭ４ｃのバックゲート
バイアスが浅くなり、そのしきい値電圧Ｖｔｈｎが低下
する。したがって、制御電圧ＶＣに従って、バイアス電
圧ＶＣ１が上昇し、ＭＯＳトランジスタＭ３およびＭ４
ｃを流れる電流が小さくなる場合、ＭＯＳトランジスタ
Ｍ４ｃのしきい値電圧が小さくなって、供給電流を増加
させ、応じてノードＢＮの電圧が大きく変化するのを抑
制する。したがって、このノードＢＮからのバイアス電
圧ＶＣ２の制御電圧ＶＣに対する応答の線形性を改善す
ることができる。

【０１４０】このとき、また遅延回路Ｄ１−Ｄｎそれぞ
れにおいても、動作電流が、ＭＯＳトランジスタＭＣ２
ｂを介して、制御電圧ＶＣに従って線形的に変化するた
め、正確に、リングオシレータＯＳ９の発振周波数を制
御電圧ＶＣに従って制御することができる。

【０１４１】なお、この図１４に示す構成においても、
電圧／電流変換部Ｈ１は、ＰチャネルＭＯＳトランジス
タ側に配置されていてもよい。この構成の場合、リング
オシレータＯＳ９により、電流源のＰチャネルＭＯＳト
ランジスタＭＣ１のバックゲート電圧が、ノードＡＮの
電圧レベルに応じて調整される。

【０１４２】また、この図１４に示す構成において、遅
延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード
側および接地ノード側のいずれか一方のみに配置されて
いても良い。

【０１４３】以上のように、この発明の実施の形態９に
従えば、バイアス電圧を生成するＭＯＳトランジスタお
よび遅延回路の電流源のＮチャネルＭＯＳトランジスタ
のバックゲートを、制御電圧に応じて変化する電圧を受
けるように構成しており、低しきい値電圧化の効果に加
えて、低電源電圧下での電流特性の改善を実現すること
ができ、さらに制御電圧に対するバイアス電圧の線形応
答性を実現することができる。

【０１４４】［実施の形態１０］図１６は、この発明の
実施の形態１０に従う電圧制御発振回路の構成を示す図
である。図１６に示す構成においては、バイアス電圧生
成回路Ｂ１０において、電流源のカレントミラー回路を
構成するＰチャネルＭＯＳトランジスタＭ２ｂおよびＭ
３ｂのバックゲートに、電源電圧と異なる電圧レベルの
一定の電圧レベルの基準電圧Ｖｒｅｆｐが与えられる。
また、リングオシレータＯＳ１０において遅延回路Ｄ１
−Ｄｎにおいて、電流源のＰチャネルＭＯＳトランジス
タＭＣ１ｂは、そのゲートにバイアス電圧ＶＣ１を受
け、かつそのバックゲートに基準電圧Ｖｒｅｆｐを受け
る。このバイアス電圧Ｖｒｅｆｐは、電源電圧より低い
電圧レベルであり、これらの電流源トランジスタＭＣ２
ｂ、ＭＣ３ｂ、およびＭＣ１ｂのしきい値電圧の絶対値
が小さくされる。

【０１４５】バイアス電圧生成回路Ｂ１０においては、
さらに、制御電圧ＶＣ２を電流情報に変換する電圧／電
流変換部Ｈ１と、ＭＯＳトランジスタＭ３ｂからの電流
に従って、バイアス電圧ＶＣ２を生成するＮチャネルＭ
ＯＳトランジスタＭ４が設けられる。

【０１４６】リングオシレータＯＳ１０においては、遅
延回路Ｄ１−Ｄｎそれぞれにおいて、前段の遅延回路の
出力信号をゲートに受けるＭＯＳトランジスタＭ５およ
びＭ６と、バイアス電圧ＶＣ２をゲートに受ける電流源
のＮチャネルＭＯＳトランジスタＭＣ２が設けられる。

【０１４７】この図１６に示す電圧制御発振回路の構成
においても、制御電圧ＶＣに従って、バイアス電圧ＶＣ
１およびＶＣ２が変化し、リングオシレータＯＳ１０の
発振周波数が制御される。電圧／電流変換部Ｈ１によ
り、制御電圧ＶＣの電圧レンジを広くすることができ
る。なお、この図１６に示す構成においては、電圧／電
流変換部Ｈ１において、制御電圧ＶＣをゲートに受ける
ＮチャネルＭＯＳトランジスタのバックゲートは、その
ソースに結合され、バックゲートバイアス効果は、抑制
される。

【０１４８】基準電圧Ｖｒｅｆｐは、上述のように、電
源ノードの電源電圧よりも低い電圧レベルであり、カレ
ントミラー回路を構成するＰチャネルＭＯＳトランジス
タＭ２ｂおよびＭ３ｂのしきい値電圧の絶対値が小さく
される。したがって、低電源電圧下においても、これら
のカレントミラー回路を構成するＭＯＳトランジスタＭ
２ｂおよびＭ３ｂを、飽和領域で安定に動作させること
ができ、これらのＭＯＳトランジスタＭ２ｂおよびＭ３
ｂの低電源電圧下における電流特性を改善することがで
きる。

【０１４９】また、リングオシレータＯＳ１０において
も、遅延回路Ｄ１−Ｄｎそれぞれの電流源ＰチャネルＭ
ＯＳトランジスタＭＣ１ｂのしきい値電圧の絶対値が小
さくなり、応じて、その低電源電圧下における電流特性
が改善され、バイアス電圧ＶＣ１の上限近傍領域におけ
るＭＯＳトランジスタＭＣ１ｂまたは遅延回路Ｄ１−Ｄ
ｎの電流特性を改善でき、広い電圧範囲にわたって安定
にリングオシレータＯＳ１０を動作させることができ
る。

【０１５０】また、電圧／電流変換部Ｈ１においては、
ＮチャネルＭＯＳトランジスタのバックゲート電圧は、
そのソース電圧と同じであり、そのバックゲートには基
準電圧は与えられない。ＰチャネルＭＯＳトランジスタ
Ｍ２ｂ、Ｍ３ｂおよびＭＣ１ｂのバックゲート電圧のみ
を基準電圧Ｖｒｅｆｐレベルに設定するだけであり、先
の図１０に示す構成と同様、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタを分離するための
トリプルウェル構造が不要となり、回路占有面積を低減
することができ、また製造工程も簡略化される。

【０１５１】なお、この図１６に示す構成において、電
圧／電流変換部Ｈ１を、ＰチャネルＭＯＳトランジスタ
側に配置し、カレントミラー回路が、ＮチャネルＭＯＳ
トランジスタで構成される場合においても、この図１６
に示す構成と同様、カレントミラー回路を構成するＭＯ
Ｓトランジスタのバックゲートに接地電圧より高い基準
電圧を印加し、かつ遅延回路の接地側の電流源Ｎチャネ
ルＭＯＳトランジスタのバックゲートに基準電圧を印加
しても同様の効果を得ることができる。この構成の場
合、制御電圧の高電圧領域の電流特性を改善することが
でき、かつ遅延回路の低電圧領域の電流特性を改善する
ことができる。

【０１５２】また、この図１６に示す構成においても、
遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノー
ド側および接地ノード側の一方側にのみ配置されていて
も良い。

【０１５３】以上のように、この発明の実施の形態１０
に従えば、カレントミラー回路を構成するＭＯＳトラン
ジスタおよび遅延回路の電流源を構成するＭＯＳトラン
ジスタのバックゲートに一定の基準電圧を与えてそのし
きい値電圧の絶対値を小さくしており、低電源電圧下に
おける電流特性を改善することができ、電圧レンジの広
い電圧制御発振回路を実現することができる。

【０１５４】［実施の形態１１］図１７は、この発明の
実施の形態１１に従う電圧制御発振回路の構成を示す図
である。図１７に示す電圧制御発振回路は、図１６に示
す電圧制御発振回路と以下の点においてその構成が異な
っている。すなわち、リングオシレータＯＳ１１におい
て、前段の遅延回路の出力信号をゲートに受けるＰチャ
ネルＭＯＳトランジスタＭ５ａのバックゲートに、電流
源のＰチャネルＭＯＳトランジスタＭＣ１ｂのバックゲ
ートと共通の基準電圧Ｖｒｅｆｐが与えられる。

【０１５５】バイアス電圧生成回路Ｂ１０の構成は、図
１６に示すバイアス電圧生成回路の構成と同じである。
また、リングオシレータＯＳ１１の他の部分の構成は、
図１６に示す構成と同じであり、これらの対応する部分
には同一参照番号を付し、その詳細説明は省略する。

【０１５６】この図１７に示す電圧制御発振回路の構成
においては、前段の遅延回路の出力信号をゲートに受け
るＰチャネルＭＯＳトランジスタＭ５ａのバックゲート
に、一定の電圧レベルの基準電圧Ｖｒｅｆｐが与えら
れ、これらのＭＯＳトランジスタＭ５ａのしきい値電圧
の絶対値が小さくされる。したがって、先の図１６に示
す実施の形態１０の効果に加えて以下の効果が得られ
る。

【０１５７】すなわち、ＭＯＳトランジスタＭ５ａのし
きい値電圧の絶対値が小さくなるため、同一ゲート電圧
条件下でその動作速度が速くなる。したがって、バイア
ス電圧ＶＣ１およびＶＣ２に従って変化するリングオシ
レータＯＳ１１の発振周波数の領域を拡大することがで
き、位相同期ループの周波数レンジを拡大することがで
きる。

【０１５８】なお、図１７に示す電圧制御発振回路の構
成においても、電圧／電流変換部Ｈ１が、ＰチャネルＭ
ＯＳトランジスタ側に設けられていてもよい。この場
合、ＮチャネルＭＯＳトランジスタＭ６およびＭＣ２の
バックゲートに基準電圧が共通に与えられ、またバイア
ス電圧生成回路においてもカレントミラー回路を構成す
るＮチャネルＭＯＳトランジスタのバックゲートに基準
電圧が与えられる。

【０１５９】また、この図１７に示す構成においても、
遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノー
ド側および接地ノード側のいずれか一方のみに配置され
ていても、同様の効果を得ることができる。

【０１６０】［実施の形態１２］図１８は、この発明の
実施の形態１２に従う電圧制御発振回路の構成を示す図
である。この図１８に示す構成においては、バイアス電
圧生成回路Ｂ１２において、カレントミラー回路を構成
するＰチャネルＭＯＳトランジスタＭ２ｃおよびＭ３ｃ
のバックゲートが、ノードＢＮに接続される。また、リ
ングオシレータＯＳ１２においては、電流源のＰチャネ
ルＭＯＳトランジスタＭＣ１ｃのバックゲートが、ノー
ドＢＮに接続される。すなわち、この図１８に示す電圧
制御発振回路においては、図１６に示す電圧制御発振回
路の基準電圧Ｖｒｅｆｐに代えて、ノードＢＮの電圧が
バックゲート電圧として利用される。

【０１６１】他の構成は、図１６に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。

【０１６２】図１９は、図１８に示す電圧制御発振回路
の制御電圧ＶＣとノードＡＮおよびＢＮの電圧の対応を
概略的に示す図である。図１９に示すように、制御電圧
ＶＣが上昇した場合、ノードＡＮの電圧すなわちバイア
ス電圧ＶＣ１が低下する。このノードＡＮの電圧レベル
の低下は、ＰチャネルＭＯＳトランジスタＭ２ｃによ
り、自乗関数的に変化する。ノードＡＮの電圧変化に応
じて、ＭＯＳトランジスタＭ３ｃの供給する電流も応じ
て変化し、ノードＢＮの電圧レベルが上昇する。ノード
ＢＮの電圧レベルが上昇すると、ＰチャネルＭＯＳトラ
ンジスタＭ２ｃおよびＭ３ｃのバックゲートバイアスが
深くなり、そのしきい値電圧の絶対値が大きくなり、Ｍ
ＯＳトランジスタＭ２ｃおよびＭ３ｃの供給電流量が低
下し、ノードＡＮの電圧の低下速度が緩和され、また応
じてノードＢＮの電圧変化速度が緩和される。したがっ
て、バイアス電圧ＶＣ１およびＶＣ２が、この制御電圧
ＶＣに対し、線形的に変化する。

【０１６３】制御電圧ＶＣが低下する場合、ノードＡＮ
の電圧レベルが上昇し、ＭＯＳトランジスタＭ２ｃおよ
びＭ３ｃの供給電流が低減される。この場合、ノードＢ
Ｎの電位レベルが低下し、応じてＭＯＳトランジスタＭ
２ｃおよびＭ３ｃのバックゲートバイアスが浅くなり、
そのしきい値電圧の絶対値が小さくなり、供給電流量が
増加される。したがって、この場合においても、ノード
ＡＮおよびＢＮの電圧変化速度が緩和され、同様、バイ
アス電圧ＶＣ１およびＶＣ２の制御電圧ＶＣに対する線
形応答性が実現される。

【０１６４】したがって、バイアス電圧ＶＣ１およびＶ
Ｃ２が、制御電圧ＶＣに対して線形的に変化し、応じ
て、遅延回路Ｄ１―Ｄｎ発振周波数の制御電圧に対する
線形応答性が改善される。

【０１６５】なお、この図１８に示す構成においても、
電圧／電流変換部Ｈ１が、電源電圧側に設けられていて
もよい。ここで、電圧／電流変換部Ｈ１においては、制
御電圧ＶＣをゲートに受けるＮチャネルＭＯＳトランジ
スタのバックゲート制御は行なわれていない。Ｐチャネ
ルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジ
スタ両者のバックゲートを制御する場合、トリプルウェ
ル構造が必要となるためである。

【０１６６】また、この図１８に示す構成においても、
遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノー
ド側および接地ノード側にいずれか一方側にのみ配置さ
れても良い。

【０１６７】以上のように、この発明の実施の形態１２
に従えば、バイアス電圧生成回路の電流源のトランジス
タおよびリングオシレータＯＳ１２における電流源のト
ランジスタのバックゲートを、他方の電流源のバイアス
電圧を供給するように構成しており、電流源のＭＯＳト
ランジスタのしきい値電圧に負帰還をかけており、制御
電圧に対するバイアス電圧の線形応答性を実現すること
ができる。

【０１６８】また、ＰチャネルＭＯＳトランジスタの電
流源トランジスタの基板バイアスを調整しているだけで
あり、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタの領域を分離するためのトリプルウェル
構造が不要となる。

【０１６９】［実施の形態１３］図２０は、この発明の
実施の形態１３に従う電圧制御発振回路の構成を示す図
である。図２０において、バイアス電圧生成回路Ｂ１３
においては、カレントミラー回路を構成するＰチャネル
ＭＯＳトランジスタＭ２ｂおよびＭ３ｂのバックゲート
に、一定の電圧レベルの基準電圧Ｖｒｅｆｐが与えられ
る。バイアス電圧ＶＣ２を生成するＮチャネルＭＯＳト
ランジスタのバックゲートに基準電圧Ｖｒｅｆｎが与え
られる。

【０１７０】リングオシレータＯＳ１３においては、電
源側の電流源のＰチャネルＭＯＳトランジスタＭＣ１ｂ
のバックゲートに、基準電圧Ｖｒｅｆｐが与えられ、ま
た他方の接地側の電流源のＮチャネルＭＯＳトランジス
タＭＣ２ａのバックゲートに基準電圧Ｖｒｅｆｎが与え
られる。

【０１７１】この図２０に示す構成は、したがって、図
１４に示す電圧制御発振回路と図１６に示す電圧制御発
振回路の構成の組合せに対応する。これらの図において
対応する部分には同一参照番号を付し、その詳細説明は
省略する。

【０１７２】図２０に示す電圧制御発振回路の構成の場
合、バイアス電圧生成回路Ｂ１３において、Ｐチャネル
ＭＯＳトランジスタＭ２ｂおよびＭ３ｂのしきい値電圧
の絶対値が小さくされ、またＮチャネルＭＯＳトランジ
スタＭ４ｂのしきい値電圧は小さくされる。電圧／電流
変換部Ｈ１においても、制御電圧ＶＣをゲートに受ける
ＮチャネルＭＯＳトランジスタのしきい値電圧が小さく
される。したがって、バイアス電圧生成回路Ｂ１３の電
圧レンジを広くすることができ、低電源電圧下において
も安定に動作して制御電圧に従ってバイアス電圧ＶＣ１
およびＶＣ２を生成させることができる。

【０１７３】リングオシレータＯＳ１３においても、電
流源のＰチャネルＭＯＳトランジスタＭＣ１ｂおよびＮ
チャネルＭＯＳトランジスタＭＣ２ａ両者のしきい値電
圧の絶対値が小さくされており、これらのリングオシレ
ータＯＳ１３も、低電源電圧下においても安定に動作す
る。

【０１７４】また、バイアス電圧ＶＣ１およびＶＣ２の
制御電圧ＶＣに対する線形性が改善され、加えて、リン
グオシレータＯＳ１３において、電流源トランジスタＭ
Ｃ１ｂおよびＭＣ２ａと駆動（遅延）トランジスタＭ５
およびＭ６の動作条件を同一とすることができ、正確に
バイアス電圧ＶＣ１およびＶＣ２により決定される動作
電流に従って遅延回路Ｄ１−Ｄｎを動作させることがで
き、制御電圧ＶＣに従ってリングオシレータＯＳ１３の
発振周波数を制御することができる。

【０１７５】なお、この図２０に示す構成において、電
圧／電流変換部Ｈ１の構成は、従来と同様の構成であっ
てもよい。

【０１７６】基準電圧ＶｒｅｆｐおよびＶｒｅｆｎの電
圧レベルは、それぞれ、対応のＭＯＳトランジスタのバ
ックゲートのＰＮ接合が順方向にバイアスされない電圧
レベルであればよく、これらの基準電圧Ｖｒｅｆｐおよ
びＶｒｅｆｎは、ともに電源電圧の１／２倍の電圧レベ
ル、Ｖｄｄ／２、に設定されてもよい。また、基準電圧
ＶｒｅｆｐおよびＶｒｅｆｎは、互いに電圧レベルが異
なる電圧レベルであってもよい。例えば、基準電圧Ｖｒ
ｅｆが、ＰＮ接合ビルトイン電圧Ｖｐｎに設定され、基
準電圧Ｖｒｅｆｐが、電圧Ｖｄｄ−Ｖｐｎに設定されて
もよい。

【０１７７】なお、この図２０に示す構成においても、
電圧／電流変換部Ｈ１が、電源側に設けられていてもよ
い。

【０１７８】また、遅延回路Ｄ１−Ｄｎの電流源トラン
ジスタは、電源ノード側および接地ノード側のいずれか
一方のみに配置されていても、同様の効果を得ることが
できる。

【０１７９】以上のように、この発明の実施の形態１３
に従えば、バイアス電圧に関連するＭＯＳトランジスタ
のバックゲートに一定の基準電圧を与えるように構成し
ており、低電源電圧下においても電圧レンジを広くする
ことができ、広い電圧範囲にわたって電流特性を改善す
ることができる。

【０１８０】［実施の形態１４］図２１は、この発明の
実施の形態１４に従う電圧制御発振回路の構成を示す図
である。この図２１に示す電圧制御発振回路は、以下の
点において、図２０に示す電圧制御発振回路の構成と異
なっている。すなわち、リングオシレータＯＳ１４の遅
延回路Ｄ１−Ｄｎ各々において、前段の遅延回路の出力
信号に従って対応の内部出力ノードを駆動するＰチャネ
ルＭＯＳトランジスタＭ５ａのバックゲートに、基準電
圧Ｖｒｅｆｐが与えられ、また駆動ＮチャネルＭＯＳト
ランジスタＭ６ａのバックゲートに、基準電圧Ｖｒｅｆ
ｎが与えられる。他の構成は、図２０に示す構成と同じ
であり、対応する部分には同一参照番号を付し、その詳
細説明は省略する。

【０１８１】この図２１に示す電圧制御発振回路の構成
においては、低電源電圧下においても、各電流源トラン
ジスタのしきい値電圧の絶対値が小さくされる。また、
バイアス電圧生成回路Ｂ１３においても、その構成要素
のＭＯＳトランジスタのしきい値電圧の絶対値が小さく
されており、低電源電圧下においても安定に動作するこ
とができる。

【０１８２】遅延回路Ｄ１−Ｄｎにおいて、駆動用のＭ
ＯＳトランジスタＭ５ａおよびＭ６ａのバックゲートに
も、それぞれ、基準電圧ＶｒｅｆｐおよびＶｒｅｆｎが
与えられており、これらのしきい値電圧の絶対値も小さ
くされている。したがって、動作特性が改善され、この
リングオシレータＯＳ１４の発振周波数領域を拡大する
ことができる。したがって、この電圧制御発振回路を用
いる位相同期ループの周波数レンジが拡大される。

【０１８３】なお、この図２１に示す構成においては、
基準電圧ＶｒｅｆｐおよびＶｒｅｆｎが用いられてい
る。しかしながら、このＰチャネルＭＯＳトランジスタ
Ｍ２ｂ、Ｍ３ｂ、ＭＣ１ｂおよびＭ５ａのバックゲート
に対し、バイアス電圧ＶＣ２を与え、ＮチャネルＭＯＳ
トランジスタＭ４ｂおよびＭＣ２ａおよびＭ６ａのバッ
クゲートに基準電圧Ｖｒｅｆｎを与えてもよい。

【０１８４】また、これに代えて、ＮチャネルＭＯＳト
ランジスタＭ４ｂおよびＭＣ２ａおよびＭ６ａのバック
ゲートにバイアス電圧ＶＣ１を与え、ＰチャネルＭＯＳ
トランジスタＭ２ｂ、Ｍ３ｂ、ＭＣ１ｂおよびＭ５ａの
バックゲートに基準電圧Ｖｒｅｆｐを与えてもよい。

【０１８５】また、この図２１に示す構成において、電
圧／電流変換部Ｈ１が、接地側ではなく、電源側に設け
られていてもよい。

【０１８６】さらに、遅延回路Ｄ１−Ｄｎの電流源トラ
ンジスタは、電源ノード側および接地ノード側のいずれ
か一方のみに配置されていても同様の効果を得ることが
できる。

【０１８７】以上のように、この発明の実施の形態１４
に従えば、電流源のトランジスタのバックゲートに所定
の電圧を与え、さらに、遅延回路の駆動トランジスタに
対しても電流源と同様のバックゲートバイアス電圧を与
えるように構成しており、電圧レンジのみならず周波数
レンジをも、低電源電圧下において拡大することができ
る。

【０１８８】［実施の形態１５］図２２は、この発明の
実施の形態１５に従う電圧制御発振回路の構成を示す図
である。図２２においては、バイアス電圧生成回路Ｂ１
５において、カレントミラー回路を構成するＰチャネル
ＭＯＳトランジスタＭ２ｃおよびＭ３ｃのバックゲート
がノードＢＮに接続される。バイアス電圧ＶＣ２を生成
するＮチャネルＭＯＳトランジスタＭ４ｃのバックゲー
トは、ノードＡＮに接続される。

【０１８９】リングオシレータＯＳ１５において、電流
源のＰチャネルＭＯＳトランジスタＭＣ１ｃのバックゲ
ートが、ノードＢＮに電気的に接続されてバイアス電圧
ＶＣ２を受ける。同様、電流源のＮチャネルＭＯＳトラ
ンジスタＭＣ２ｃは、そのバックゲートが、ノードＡＮ
に接続されてバイアス電圧ＶＣ１を受ける。他の部分の
構成は図２０に示す電圧制御発振回路の構成と同じであ
り、図２２に示す構成において図２０に示す構成と対応
する部分には同一参照番号を付し、その詳細説明は省略
する。

【０１９０】この図２２に示す構成においても、バイア
ス電圧ＶＣ１およびＶＣ２の制御電圧ＶＣに対する線形
応答性を実現することができる。また、リングオシレー
タＯＳ１５において、これらの電流源トランジスタＭＣ
１ｃおよびＭＣ２ｃは、それぞれのバックゲートが、バ
イアス電圧ＶＣ２およびＶＣ１をそれぞれ受けており、
対応のカレントミラー回路のマスタ段のＭＯＳトランジ
スタと同じバックゲートバイアス状態に設定されるた
め、電流特性をカレントミラー回路のマスタ段トランジ
スタと同一特性とすることができ、リングオシレータＯ
Ｓ１５の発振周波数の制御の線形性を改善することがで
きる。

【０１９１】また、これらのバイアス電圧ＶＣ２および
ＶＣ１は、電源／接地ノードにソースおよびバックゲー
トが接続される構成に比べて、それぞれ対応のＭＯＳト
ランジスタのバックゲートバイアスを浅くしており、し
きい値電圧の絶対値を小さくでき、低電源電圧下におけ
る電流特性を改善することができる。

【０１９２】［変更例１］図２３は、この発明の実施の
形態１５の変更例１の構成を示す図である。この図２３
に示す電圧制御発振回路においては、リングオシレータ
ＯＳ１５Ａにおいて、遅延回路の駆動(遅延)ＭＯＳトラ
ンジスタＭ５ｃのバックゲートにバイアス電圧ＶＣ２が
与えられ、また駆動(遅延)ＭＯＳトランジスタＭ６ｃの
バックゲートに、バイアス電圧ＶＣ１が与えられる。他
の構成は、図２２に示す電圧制御発振回路の構成と同じ
であり、対応する部分には同一参照番号を付し、その詳
細説明は省略する。

【０１９３】この図２３に示す電圧制御発振回路の構成
においては、リングオシレータＯＳ１５Ａの遅延回路Ｄ
１−Ｄｎにおいて、遅延ＭＯＳトランジスタＭ５ｃおよ
びＭ６ｃは、バックゲートに、それぞれ、バイアス電圧
ＶＣ２およびＶＣ１を受けており、しきい値電圧の絶対
値が小さくされる。また、これらのＭＯＳトランジスタ
Ｍ５ｃおよびＭ６ｃの電流特性が、対応の電流源トラン
ジスタＭＣ１ｃおよびＭＣ２ｃと同じとなり、安定にバ
イアス電圧により決定される電流特性でもってこれらの
遅延回路Ｄ１−Ｄｎが動作する。また、遅延回路Ｄ１−
Ｄｎの各トランジスタの基板バイアス制御電圧に従って
線形的に変化するため、周波数レンジの拡大のみなら
ず、周波数特性の制御電圧に対する線形応答性を実現す
ることができる。

【０１９４】［変更例２］図２４は、この発明の実施の
形態１５の変更例２の構成を示す図である。図２４にお
いて、バイアス電圧生成回路Ｂ１５Ａにおいては、制御
電圧ＶＣが、電源ノードとノードＡＮの間に接続される
電圧／電流変換部Ｈ２へ与えられる。ノードＡＮには、
ＰチャネルＭＯＳトランジスタＭ４ｄのバックゲートが
接続される。このノードＡＮにバイアス電圧ＶＣＮが生
成される。また、ノードＡＮには、ＮチャネルＭＯＳト
ランジスタＭ２ｄおよびＭ３ｄのゲートが接続される。

【０１９５】ＰチャネルＭＯＳトランジスタＭ４ｄは、
ゲートおよびドレインがノードＢＮに接続されてバイア
ス電圧ＶＣＰを生成する。

【０１９６】ＭＯＳトランジスタＭ２ｄおよびＭ３ｄ
は、それぞれのバックゲートがノードＢＮに接続され
る。このバイアス電圧生成回路Ｂ１５ＡのノードＡＮか
らのバイアス電圧ＶＣＮが、リングオシレータＯＳ１５
の遅延回路Ｄ１−Ｄｎの電源側電流源トランジスタＭＣ
１ｄのバックゲートへ与えられ、また、遅延回路Ｄ１−
Ｄｎの接地側の電流源トランジスタＭＣ２ｄのゲートに
与えられる。ノードＢＮからのバイアス電圧ＶＣＰは、
遅延回路Ｄ１−Ｄｎの電源側電流源トランジスタＭＣ１
ｄのゲートに与えられ、かつ接地側電流源トランジスタ
ＭＣ２ｄのバックゲートに与えられる。

【０１９７】この図２４に示す電圧制御発振回路の構成
において、制御電圧ＶＣの電圧レベルが上昇した場合、
電圧／電流変換部Ｈ２からの電流量が低下し、ノードＡ
Ｎからのバイアス電圧ＶＣＮが低下し、リングオシレー
タＯＳ１５の電流源のＮチャネルＭＯＳトランジスタＭ
Ｃ２ｄのコンダクタンスが小さくなる。一方、ＭＯＳト
ランジスタＭ４ｄを介して流れる電流量が低下するた
め、ノードＢＮからのバイアス電圧ＶＣＰは、その電圧
レベルが上昇し、応じて、リングオシレータＯＳ１５の
電流源ＭＯＳトランジスタＭＣ１ｄの供給電流量が低下
する。

【０１９８】このとき、ＭＯＳトランジスタＭ４ｄのバ
ックゲートのバイアス電圧ＶＣＮの電圧レベルが低下す
るため、そのしきい値電圧の絶対値が小さくなり、この
ＭＯＳトランジスタＭ４ｄを介して流れる電流が急激に
変化するのを抑制し、応じて、バイアス電圧ＶＣＰが急
激に上昇するのを防止する。このバイアス電圧ＶＣＰの
上昇に従って、ＭＯＳトランジスタＭ２ｄおよびＭ３ｄ
のバックゲートバイアスが浅くなり、それらのしきい値
電圧が小さくなり、ノードＡＮの電流が急激に低下する
のを防止し、応じて、バイアス電圧ＶＣＮが急激に低下
するのを防止する。

【０１９９】リングオシレータＯＳ１５においても、こ
のバイアス電圧ＶＣＮの低下に従って、電流源ＭＯＳト
ランジスタＭＣ１ｄのしきい値電圧の絶対値が小さくな
るため、バイアス電圧ＶＣＰに従ってそのコンダクタン
スが急激に低下するのを抑制する。

【０２００】また、遅延回路Ｄ１−Ｄｎの電流源Ｎチャ
ネルＭＯＳトランジスタＭＣ２ｄは、そのバックゲート
のバイアス電圧ＶＣＰによりバックゲートバイアスが浅
くなり、そのしきい値電圧が小さくなり、バイアス電圧
ＶＣＰの低下に従ってＭＯＳトランジスタＭＣ２ｄの電
流駆動量が急激に変化するのを抑制する。

【０２０１】したがって、この図２４に示すように、電
源側に、電圧／電流変換部を設ける構成においても、同
様、低電源電圧下において、安定に動作しかつ制御電圧
に対する線形応答性を有する発振回路を実現することが
できる。

【０２０２】なお、この図２４に示す構成において、Ｍ
ＯＳトランジスタＭ５のバックゲートへバイアス電圧Ｖ
ＣＮを与え、また、ＮチャネルＭＯＳトランジスタＭ６
のバックゲートへバイアス電圧ＶＣＰが与えられてもよ
い。

【０２０３】また、図２３および図２４に示す構成にお
いて、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電
源ノード側および接地ノード側のいずれか一方側におい
てのみ配置されていても、同様の効果を得ることができ
る。

【０２０４】以上のように、この発明の実施の形態１５
に従えば、バイアス電圧生成回路およびリングオシレー
タにおいて各電流源トランジスタのバックゲートにバイ
アス電圧を印加しており、バイアス電圧の制御電圧に対
する線形応答性を実現することができるとともに、電圧
レンジを拡大することができる。

【０２０５】［実施の形態１６］図２５は、この発明の
実施の形態１６に従う電圧制御発振回路の構成を示す図
である。図２５において、電圧制御発振回路は、制御電
圧ＶＣに従ってバイアス電圧ＶＣ１を生成するバイアス
電圧生成回路Ｂ１６と、このバイアス電圧ＶＣ１に従っ
て発振周波数が制御されるリングオシレータＯＳ１６を
含む。このリングオシレータＯＳ１６は、先の実施の形
態１から１５の構成と同様、奇数段の遅延回路ＡＤ１−
ＡＤｎを含む。最終段の遅延回路ＡＤｎの出力信号が、
初段の遅延回路ＡＤ１の入力にフィードバックされる。

【０２０６】遅延回路ＡＤ１−ＡＤｎは、同一構成を有
しており、図２５においては、代表的に最終段の遅延回
路ＡＤｎの構成要素に対し参照符号を付す。遅延回路Ａ
Ｄ１−ＡＤｎにおいては、先の実施の形態１から１５の
構成と異なり、電流源トランジスタは、電源電圧を供給
する電源ノード側においてのみ配置される。すなわち、
遅延回路ＡＤ１−ＡＤｎは、それぞれ、バイアス電圧Ｖ
Ｃ１をゲートに受ける電流源ＭＯＳトランジスタＭＣ１
と、電流源トランジスタＭＣ１と対応の内部出力ノード
の間に接続され、そのゲートに前段の遅延回路の出力信
号を受けるＰチャネルＭＯＳトランジスタＭ５と、対応
の内部出力ノードと接地ノードとの間に接続され、その
ゲートに前段の遅延回路の出力信号を受けるＮチャネル
ＭＯＳトランジスタＭ６とを含む。これらのＭＯＳトラ
ンジスタＭ５およびＭ６が、ＣＭＯＳインバータを構成
する。

【０２０７】電流源トランジスタＭＣ１は、このバイア
ス電圧ＶＣ１にしたがってコンダクタンスが調整され、
対応の遅延回路ＡＤ１−ＡＤｎの駆動電流を調整して、
遅延時間を変更する。この遅延回路ＡＤ１−ＡＤｎの構
成においては、遅延回路ＡＤ１−ＡＤｎの充電電流が調
整されるだけであるが、遅延回路を構成するインバータ
の充電電流の調整により、遅延回路ＡＤ１−ＡＤｎの出
力信号の立上り時間が、調整されるため、同様に遅延回
路の遅延時間が調整される。応じて、リングオシレータ
ＯＳ１６の発振周波数が調整される。

【０２０８】バイアス電圧生成回路Ｂ１６は、バイアス
電圧ＶＣ１を生成することが要求されるだけであり、カ
レントミラー回路は設けられない。カレントミラー回路
のマスタ段トランジスタのみが用いられて、バイアス電
圧ＶＣ１を生成する。すなわち、バイアス電圧生成回路
Ｂ１６は、電源ノードに結合されるＰチャネルＭＯＳト
ランジスタＭ２と、内部ノードＡＮと接地ノードとの間
に接続されかつそのゲートに制御電圧ＶＣを受けるＮチ
ャネルＭＯＳトランジスタＭＡ１とを含む。

【０２０９】ＭＯＳトランジスタＭ２は電流／電圧変換
素子として機能し、その駆動電流に応じて、そのゲート
にバイアス電圧ＶＣ１を発生する。このＭＯＳトランジ
スタＭ２は、また、遅延回路ＡＤ１−ＡＤｎの電流源ト
ランジスタＭＣ１とカレントミラー回路を構成する。

【０２１０】制御電圧ＶＣをゲートに受けるＭＯＳトラ
ンジスタＭＡ１は、そのバックゲート（基板領域）に基
準電圧Ｖｒｅｆを受ける。この基準電圧Ｖｒｅｆは、実
施の形態１と同様、ＰチャネルＭＯＳトランジスタＭ２
が接続する電源ノードの電圧よりも低い正の電圧であ
る。このＭＯＳトランジスタＭＡの基板バイアス電圧と
しきい値電圧との関係は、先の実施の形態１の構成のそ
れと同じである。

【０２１１】制御電圧ＶＣに従って、このＭＯＳトラン
ジスタＭＡ１のコンダクタンスが変化し、流れる電流が
変化する。ＭＯＳトランジスタＭＡ１を流れる電流は、
ＭＯＳトランジスタＭ２から供給される。このＭＯＳト
ランジスタＭＡ１の駆動電流とＭＯＳトランジスタＭ２
が供給する電流とが釣合った電圧レベルにノードＡＮの
電圧、すなわちバイアス電圧ＶＣ１の電圧レベルが安定
化する。

【０２１２】このバイアス電圧ＶＣ１に従って、リング
オシレータＯＳ１６の発振周波数が変化する。遅延回路
ＡＤ１−ＡＤｎにおいて、電流源トランジスタＭＣ１
は、それぞれ、ＭＯＳトランジスタＭ２とカレントミラ
ー回路を構成しており、これらの遅延回路ＡＤ１−ＡＤ
ｎの電流源トランジスタＭＣ１には、ＭＯＳトランジス
タＭ２を流れる電流と同じ大きさの電流が流れる（ミラ
ー比が１の場合）。したがって、遅延回路ＡＤ１−ＡＤ
ｎにおいて、電流源トランジスタが電源ノード側にのみ
設けられている構成においても、実施の形態１と同様、
リングオシレータＯＳ１６の発振周波数を制御電圧ＶＣ
に従って変更することのできる電圧範囲が広くなり、位
相同期ループの電圧レンジを拡大することができる。

【０２１３】［変更例１］図２６は、この発明の実施の
形態１６の変更例１の電圧制御発振回路の構成を示す図
である。この図２６に示す電圧制御発振回路において
は、バイアス電圧生成回路Ｂ１６Ａにおいて、制御電圧
ＶＣをゲートに受ける入力ＭＯＳトランジスタＭ１ａと
接地ノードとの間に、抵抗素子Ｒ１が接続される。他の
構成は、図２６に示す構成と同じであり、対応する部分
には同一参照番号を付し、その詳細説明は省略する。

【０２１４】この図２６に示す構成においては、実施の
形態２と同様、制御電圧ＶＣの電圧レベルの変化に応じ
て、ＭＯＳトランジスタＭ１ａのソース電位が、その駆
動電流が変化するのを抑制する方向に、抵抗素子Ｒ１ｂ
により変化し、急激にＭＯＳトランジスタＭ１ａを介し
て流れる電流が変化するのを抑制する。したがって、実
施の形態２と同様、ほぼ直線的にこの制御電圧ＶＣに従
ってバイアス電圧ＶＣ１を変化させることができ、制御
電圧ＶＣに対するバイアス電圧ＶＣ１の線形応答性を改
善することができる。

【０２１５】なお抵抗素子Ｒ１の抵抗値は、実施の形態
２と同様、このＭＯＳトランジスタＭ１ａのドレイン電
流の自乗特性に従う変化を抑制するような抵抗値であれ
ばよく、このバイアス電圧生成回路Ｂ２における動作電
流に応じて適当に定められればよい。

【０２１６】また、実施の形態２と同様、基準電圧Ｖｒ
ｅｆとしては、抵抗素子Ｒ１によるＭＯＳトランジスタ
Ｍ１ａのソース電圧の上昇分だけ、高い電圧を印加する
事ができる。

【０２１７】以上のように、この発明の実施の形態１６
の変更例１に従えば、制御電圧をゲートに受けかつ基準
電圧をバックゲートに受ける入力ＭＯＳトランジスタと
接地ノードの間に、抵抗素子を接続しており、バイアス
電圧と制御電圧との応答性の線形性を改善することがで
き、正確な周波数制御を行なうことができる。

【０２１８】［変更例２］図２７は、この発明の実施の
形態１６の変更例２に従う電圧制御発振回路の構成を示
す図である。この図２７に示す電圧制御発振回路におい
ては、バイアス電圧生成回路Ｂ１６Ｂにおいて、制御電
圧ＶＣをゲートに受けるＭＯＳトランジスタＭ１ｂが、
そのバックゲートとソースとが相互接続される。他の構
成は、図２６に示す構成と同じであり、対応する部分に
は同一参照番号を付し、それらについての詳細説明は省
略する。

【０２１９】この図２７に示す構成においては、実施の
形態３と同様、ＭＯＳトランジスタＭ１ｂのバックゲー
ト電圧Ｖｒｅｆは、抵抗素子Ｒ１における電圧降下によ
り与えられ、したがって、基準電圧Ｖｒｅｆは、制御電
圧ＶＣに従って変化する。ＭＯＳトランジスタＭ１ｂ
は、そのバックゲートとソースとが相互接続されてお
り、バックゲートバイアス効果が抑制され、しきい値電
圧は、一定となる。

【０２２０】したがって、実施の形態３と同様、制御電
圧ＶＣの変化に対しＭＯＳトランジスタＭ１ｂを介して
流れる電流が急激に変化するのを抑制することができ、
バイアス電圧ＶＣ１の制御電圧ＶＣに対する線形応答性
を実現する事ができる。またしたがって、ＭＯＳトラン
ジスタＭ１ｂのバックゲートバイアス効果（基板効果）
を抑制でき、より正確な電流量調整が可能となり、制御
電圧ＶＣに対するバイアス電圧ＶＣ１の線形応答性を実
現することができる。

【０２２１】［変更例３］図２８は、この発明の実施の
形態１６の変更例３に従う電圧制御発振回路の構成を示
す図である。この図２８に示す構成においては、リング
オシレータＯＳ１１６Ｃの遅延回路ＡＤ１−ＡＤｎにお
いて、ＮチャネルＭＯＳトランジスタＭ６のバックゲー
トに基準電圧Ｖｒｅｆが与えられる。他の構成は図２５
に示す構成と同じであり、対応する部分には、同一参照
符号を付し、それらの詳細説明は省略する。

【０２２２】この図２８に示す構成の場合、遅延回路Ａ
Ｄ１−ＡＤｎにおいてＮチャネルＭＯＳトランジスタＭ
６のバックゲートに基準電圧が与えられており、これら
のＭＯＳトランジスタＭ６のしきい値電圧が、小さくさ
れており、低電源電圧下においても、これらのＭＯＳト
ランジスタＭ６を確実に深いオン状態とする事ができ
る。

【０２２３】また、しきい値電圧の制御はＮチャネルＭ
ＯＳトランジスタに対して行なわれているだけであり、
ツィンウェル構造またはシングルウェル構造で、この電
圧制御発振回路を形成することができる。

【０２２４】この図２８に示す構成においても、先の図
１１に示す構成と同様の効果を得ることができる。

【０２２５】[変更例４]図２９は、この発明の実施の形
態１６の変更例４の構成を示す図である。この図２９に
示す構成においては、バイアス電圧生成回路Ｂ１６Ｃに
おいて、制御電圧ＶＣをゲートに受ける入力トランジス
タＭ１ｄがＰチャネルＭＯＳトランジスタで構成され
る。このＰチャネルＭＯＳトランジスタＭ１ｄは、抵抗
素子Ｒ１を介してそのソースが電源ノードに結合され、
そのドレインがノードＡＮに接続され、そのバックゲー
トに基準電圧Ｖｒｅｆａを受ける。この基準電圧Ｖｒｅ
ｆａは、正の電圧であり、ＰチャネルＭＯＳトランジス
タのしきい値電圧の絶対値を小さくする。

【０２２６】バイアス電圧ＶＣ２は、ゲートおよびドレ
インがノードＡＮに接続され、かつそのソースが接地ノ
ードに接続されるＮチャネルＭＯＳトランジスタＭ２ａ
により、生成される。このバイアス電圧ＶＣ２は、ノー
ドＡＮに発生され、その電圧レベルは、ＭＯＳトランジ
スタＭ１ｄおよびＭ２ａを流れる電流が釣合う電圧レベ
ルである。

【０２２７】リングオシレータＯＳ１６Ｂにおいては、
遅延回路ＡＤ１−ＡＤｎにおいて、電流源トランジスタ
ＭＣ２が接地側に配置される。すなわち、遅延回路ＡＤ
１−ＡＤｎ各々において、ＰチャネルＭＯＳトランジス
タＭ５が、電源ノードに結合され、ＮチャネルＭＯＳト
ランジスタＭ６が、電流源トランジスタＭＣ２を介して
接地ノードに結合される。電流源トランジスタＭＣ２
は、ＮチャネルＭＯＳトランジスタで構成され、そのゲ
ートにバイアス電圧ＶＣ２を受ける。

【０２２８】この図２９に示す構成は、図２６に示す構
成と、ＭＯＳトランジスタの導電型と電圧極性とを入替
えたものと等価である。制御電圧ＶＣ２を受ける入力ト
ランジスタがＰチャネルＭＯＳトランジスタで構成さ
れ、電源ノード側に配置され、バイアス電圧ＶＣ２が、
接地側に配置されたＮチャネルＭＯＳトランジスタによ
り生成される。このバイアス電圧ＶＣ２に従って、遅延
回路ＡＤ１−ＡＤｎにおいて接地ノード側に配置された
電流源トランジスタのコンダクタンスが制御される。ま
た、これらの電流源トランジスタＭ６は、バイアス電圧
生成回路ＯＳ１６Ａに配置されたＮチャネルＭＯＳトラ
ンジスタＭ２ａとカレントミラー回路を構成しており、
このＭＯＳトランジスタＭ１ａを流れる電流のミラー電
流が電流源トランジスタＭＣ２においても流れ、制御電
圧ＶＣ２に応じてバイアス電圧を生成して、これらの遅
延回路ＡＤ１−ＡＤｎの駆動電流を調整して、リングオ
シレータの発振周波数を調整することができる。

【０２２９】なお、この図２９に示す構成においては、
遅延回路ＡＤ１−ＡＤｎの放電電流が調整されている
が、放電電流の調整により、遅延回路ＡＤ１−ＡＤｎの
出力信号の立下り時間を調整して、これらの遅延回路Ａ
Ｄ１−ＡＤｎの遅延時間を調整することができる。した
がって、この図２９に示す構成においても図２６に示す
構成と同様の効果を得ることができる。

【０２３０】なお、この図２９に示す構成において、図
２５に示す構成と同様に、抵抗素子Ｒ１が設けられてい
なくても良い。また、図２７に示す構成と同様、この図
２９に示す構成において、ＭＯＳトランジスタＭ１ｄの
バックゲートが抵抗素子Ｒ１に接続されていても良い。

【０２３１】[変更例５]図３０は、この発明の実施の形
態１６の変更例５の構成を示す図である。この図３０に
示す構成においては、基準電圧Ｖｒｅｆａが、バイアス
電圧生成回路Ｂ１６の入力トランジスタＭ１ｄへ与えら
れ、かつ、リングオシレータＯＳ１６Ｃ内の遅延回路Ａ
Ｄ１−ＡＤｎのＰチャネルＭＯＳトランジスタＭ５のバ
ックゲートへも与えられる。他の構成は、図２９に示す
構成と同じであり、対応する部分には同一参照符号を付
し、それらの詳細説明は省略する。

【０２３２】この図３０に示す構成は、図２８に示す構
成とＭＯＳトランジスタの導電型および電源電圧の電圧
極性を入替えたものと等価であり、したがって、この図
３０に示す構成により、図２８に示す構成と同様の効果
を得ることができる。

【０２３３】なお、この図３０に示す構成において、抵
抗素子Ｒ１が設けられていなくてもよく、また、ＭＯＳ
トランジスタＭ２ａのバックゲートが抵抗素子Ｒ１に接
続されていても良い。

【０２３４】［実施の形態１７］上述の説明において
は、位相同期ループにおいて用いられるリングオシレー
タを含む電圧制御発振回路を示している。しかしなが
ら、この位相同期ループに代えて、入力クロック信号を
遅延して内部クロック信号を生成し、内部クロック信号
と入力クロック信号の位相をロックさせるディレイド・
ロックド・ループに対しても、本発明は適用可能であ
る。

【０２３５】また、遅延回路Ｄ１−Ｄｎについても、Ｃ
ＭＯＳインバータの構成に代えて、相補信号を入出力す
る差動増幅型反転回路が用いられてもよい。

【０２３６】

【発明の効果】以上のように、この発明に従えば、バイ
アス電圧を生成するＭＯＳトランジスタのバックゲート
バイアスを調整して、そのしきい値電圧の絶対値を小さ
くしており、低電源電圧下においても安定に動作する電
圧レンジの広い電圧制御発振回路を含む内部クロック発
生回路実現することができる。

【０２３７】すなわち、発振回路の遅延段の動作電流を
決定するバイアス電圧を生成する回路において、バイア
ス電圧レベルを制御する制御電圧をゲートに受ける入力
トランジスタのバックゲートに、電源ノードの電圧と電
圧レベルの異なる電圧を与えるように構成しており、こ
の入力トランジスタのしきい値電圧の絶対値を小さくす
ることができ、低電源電圧下でも、制御電圧に応じてバ
イアス電圧を正確に生成することができ、電圧レンジの
広い発振回路を実現することができる。

【０２３８】また、この入力トランジスタを電源ノード
との間に抵抗素子を接続することにより、入力トランジ
スタのソース電圧をこの入力トランジスタの駆動電流に
応じて調整することができ、制御電圧に対し急激にこの
入力トランジスタの駆動電流が変化するのを抑制でき、
バイアス電圧の制御電圧に対する線形応答性を実現する
ことができる。

【０２３９】入力トランジスタのバックゲートを、入力
トランジスタと抵抗素子との接続点に接続することによ
り、バックゲートバイアス効果を抑制でき、抵抗素子に
よるゲート−ソース間電圧の調整により、制御電圧に対
するバイアス電圧の線形応答性を改善することができ
る。

【０２４０】また、この入力トランジスタのバックゲー
トを、入力トランジスタと電流源のカレントミラー回路
との接続点に接続することにより、カレントミラー回路
の電流／電圧により、バックゲートに負帰還電圧が印加
され、このＭＯＳトランジスタの電流が急激に変化する
のを抑制でき、バイアス電圧の制御電圧に対する線形応
答性を改善することができる。

【０２４１】また、入力トランジスタのバックゲートに
所定の電圧レベルの基準電圧を与えることにより、容易
に、所望の電圧レベルのしきい値電圧を入力トランジス
タに与えることができ、制御電圧の電圧レンジを拡大す
ることができる。

【０２４２】また、縦続接続される遅延回路において、
バイアス電圧発生回路からのバイアス電圧をゲートに受
ける電流源トランジスタのバックゲートに、電源ノード
の電圧と異なる電圧レベルの電圧を印加することによ
り、この電流源トランジスタのしきい値電圧の絶対値を
小さくすることができ、低電源電圧下においても安定に
発振回路を動作させることができる、またバイアス電圧
の下限側の電圧レンジを広くすることができる。

【０２４３】また、縦続接続される遅延回路の電流源ト
ランジスタのバックゲートを、バイアス電圧を出力する
出力トランジスタのバックゲートと共通に接続すること
により、出力トランジスタのしきい値電圧の絶対値を小
さくすることができ、低電源電圧下においても、バイア
ス電圧生成回路を安定に動作させることができる。

【０２４４】また、遅延回路の電流源トランジスタと直
列に接続される駆動用絶縁ゲート型電界効果トランジス
タのバックゲートを、電流源トランジスタのバックゲー
トと共通に接続することにより、しきい値電圧の調整に
より駆動用トランジスタの動作特性を改善でき、周波数
レンジを拡大することができる。

【０２４５】また、遅延回路の電流源トランジスタのバ
ックゲートを、制御電圧をゲートに受ける入力トランジ
スタの第１の導通ノードに接続する事により、電流源ト
ランジスタのしきい値電圧の変化に対し制御電圧により
負帰還をかけることができ、制御電圧の変化に対する遅
延回路の遅延時間の線形応答性を改善することができ
る。

【０２４６】また、電流源トランジスタのバックゲート
を、カレントミラー回路と入力トランジスタとの接続点
に接続することにより、駆動電流に応じて、遅延回路の
電流源トランジスタのしきい値電圧の絶対値を調整する
ことができ、制御電圧に対する遅延回路の遅延時間、す
なわち発振回路の発振周波数の線形応答性を改善するこ
とができる。

【０２４７】また、この遅延回路の電流源トランジスタ
のバックゲートに一定の電圧レベルの基準電圧を印加す
ることにより、容易に電流源トランジスタのしきい値電
圧の絶対値を所望の電位レベルに設定することができ
る。

【０２４８】縦続接続される遅延回路の動作電流を制御
電圧に従って調整して内部クロックを生成する回路にお
いて、制御電圧をゲートに受ける入力トランジスタによ
り駆動電流が決定される電流源回路の電流／電圧変換素
子のトランジスタのバックゲートに電源ノードの電圧と
異なる電圧を与え、かつ遅延回路の伝流源トランジスタ
のバックゲートをこの電流／電圧変換素子のバックゲー
トに接続する事により、電流源回路のトランジスタおよ
び遅延回路の電流源トランジスタのしきい値電圧の絶対
値を小さくすることができ、低電源電圧下においても、
安定に制御電圧に応じた電流を駆動してバイアス電圧を
生成することができ、電圧レンジの広い内部クロック発
生回路を実現することができる。

【０２４９】また、遅延回路において、遅延駆動トラン
ジスタのバックゲートを電流／電圧変換素子のバックゲ
ートに結合することにより、この遅延駆動トランジスタ
のしきい値電圧を、電流／電圧変換素子と同程度に設定
することができ、低電源電圧下においても、安定に遅延
回路を動作させることができ、電圧レンジの広い内部ク
ロック発生回路を実現することができる。

【０２５０】また、遅延回路の電流源トランジスタのバ
ックゲート電圧を一定の電圧レベルに保持することによ
り、安定に電流源トランジスタのしきい値電圧を所定電
圧レベルに保持することができ、遅延回路を安定に動作
させることができる。

【０２５１】また、第１および第２のバイアス電圧をカ
レントミラー回路および出力トランジスタにより生成
し、遅延回路において、電流源トランジスタのバックゲ
ートを、これらのマスタおよびスレーブトランジスタの
バックゲートに接続しかつ第２のバイアス電圧を生成す
る出力トランジスタのゲートに接続することにより、遅
延回路の第１の電流源トランジスタをマスタおよびスレ
ーブトランジスタと同じ特性で動作させることができ、
また第２の電流源トランジスタを出力トランジスタと同
一特性で動作させることができ、低電源電圧下において
も、安定に遅延回路を動作させることができる。

【０２５２】また、バイアス電圧をカレントミラー回路
と出力トランジスタとで第１および第２のバイアス電圧
を生成し、これらの回路のトランジスタのバックゲート
電圧を制御し、遅延回路の第１および第２の電流源トラ
ンジスタのバックゲートをカレントミラー回路のトラン
ジスタおよび出力トランジスタのバックゲートにそれぞ
れ接続することにより、電流源トランジスタをカレント
ミラー回路のトランジスタおよび出力トランジスタと同
一動作特性で動作させることができ、また、これらのト
ランジスタのしきい値電圧調整により、これらのトラン
ジスタを低電源電圧下においても安定に動作させること
ができ、また、制御電圧の電圧レンジも広くすることが
できる。

【０２５３】また、カレントミラー回路のトランジスタ
のバックゲートに一定の基準電圧を与えることにより、
カレントミラー回路のトランジスタのしきい値電圧を一
定とする事ができ、所望の動作特性を有するバイアス電
圧生成回路を実現する事ができる。

【０２５４】また、出力トランジスタのバックゲートに
対し一定の基準電圧を与えることにより、出力トランジ
スタを安定に一定のしきい値電圧条件下で動作させるこ
とができ、低電源電圧下においても安定にバイアス電圧
を生成することができる。

【０２５５】また、カレントミラー回路のトランジスタ
のバックゲートに第２のバイアス電圧を印加する事によ
り、それらのしきい値電圧に対し負帰還をかける事がで
き、制御電圧に対するバイアス電圧の線形応答性を改善
する事ができる。

【０２５６】また、遅延回路において、遅延駆動トラン
ジスタのバックゲートに電流源トランジスタと同様のバ
ックゲートバイアスを印加する事により、これらの遅延
駆動トランジスタの動作特性を電流源トランジスタと同
一とする事ができ、正確に遅延駆動トランジスタをバイ
アス電圧が設定する駆動電流で動作させる事ができ、制
御電圧に対する応答性を改善する事ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う電圧制御発振
回路の構成を示す図である。

【図２】 ＭＯＳトランジスタのしきい値電圧とバック
ゲートバイアスとの関係を示す図である。

【図３】 この発明の実施の形態２に従う電圧制御発振
回路の構成を示す図である。

【図４】 図３に示す構成の制御電圧とバイアス電圧と
の対応関係を模式的に示す図である。

【図５】 この発明の実施の形態３に従う電圧制御発振
回路の構成を示す図である。

【図６】 この発明の実施の形態４に従う電圧制御発振
回路の構成を示す図である。

【図７】 この発明の実施の形態５に従う電圧制御発振
回路の構成を示す図である。

【図８】 この発明の実施の形態６に従う電圧制御発振
回路の構成を示す図である。

【図９】 この発明の実施の形態６の変更例を概略的に
示す図である。

【図１０】 図８に示すバイアス電圧生成回路の断面構
造を概略的に示す図である。

【図１１】 この発明の実施の形態７に従う電圧制御発
振回路の構成を示す図である。

【図１２】 この発明の実施の形態７の変更例を示す図
である。

【図１３】 この発明の実施の形態８に従う電圧制御発
振回路の構成を示す図である。

【図１４】 この発明の実施の形態９に従う電圧制御発
振回路の構成を示す図である。

【図１５】 図１４に示す構成の制御電圧とバイアス電
圧との対応関係を模式的に示す図である。

【図１６】 この発明の実施の形態１０に従う電圧制御
発振回路の構成を示す図である。

【図１７】 この発明の実施の形態１１に従う電圧制御
発振回路の構成を示す図である。

【図１８】 この発明の実施の形態１２に従う電圧制御
発振回路の構成を示す図である。

【図１９】 図１８に示す構成の制御電圧とバイアス電
圧との関係を模式的に示す図である。

【図２０】 この発明の実施の形態１３に従う電圧制御
発振回路の構成を示す図である。

【図２１】 この発明の実施の形態１４に従う電圧制御
発振回路の構成を示す図である。

【図２２】 この発明の実施の形態１５に従う電圧制御
発振回路の構成を示す図である。

【図２３】 この発明の実施の形態１５の変更例１を示
す図である。

【図２４】 この発明の実施の形態１５の変更例２を示
す図である。

【図２５】 この発明の実施の形態１６に従う電圧制御
発振回路の構成を示す図である。

【図２６】 この発明の実施の形態１６の変更例１の構
成を示す図である。

【図２７】 この発明の実施の形態１６の変更例２の構
成を示す図である。

【図２８】 この発明の実施の形態１６の変更例３の構
成を示す図である。

【図２９】 この発明の実施の形態１６の変更例４の構
成を示す図である。

【図３０】 この発明の実施の形態１６の変更例５の構
成を示す図である。

【図３１】 従来の位相同期ループの構成を概略的に示
す図である。

【図３２】 従来の電圧制御発振回路の構成の一例を示
す図である。

【図３３】 電圧制御発振回路の周波数との対応関係を
模式的に示す図である。

【符号の説明】

Ｄ１−Ｄ１ｎ 遅延回路、Ｂ１−Ｂ１５Ａ，Ｂ１６，Ｂ
１６Ａ−Ｂ１６Ｂ バイアス電圧生成回路、ＯＳ１−Ｏ
Ｓ１５Ａ，ＯＳ１６，ＯＳ１６Ａ−ＯＳ１６Ｃリングオ
シレータ、Ｍ１−Ｍ６，ＭＣ１，ＭＣ２，Ｍ１ａ，ＭＡ
１，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ，Ｍ１ａ−Ｍ１ｄ，Ｍ５
ａ，Ｍ５ｂ，Ｍ６ａ，Ｍ６ｂ，ＭＣ１ａ−ＭＣ１ｄ，Ｍ
Ｃ２ａ−ＭＣ２ｄ ＭＯＳトランジスタ、Ｈ１，Ｈ２
電圧／電流変換部。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J043 AA26 EE00 5J106 AA04 CC01 CC24 CC41 DD32 JJ01 KK08

Claims (20)

【特許請求の範囲】
1. 【請求項１】 制御電圧をゲートに受ける絶縁ゲート型
   電界効果入力トランジスタを含み、前記制御電圧に応じ
   たバイアス電圧を生成するバイアス電圧生成回路を備
   え、前記絶縁ゲート型電界効果入力トランジスタは、そ
   のバックゲートに電源ノードの電圧と電圧レベルの異な
   る電圧を受け、さらに前記バイアス電圧に従って動作電
   流がそれぞれ決定される複数の縦続接続される遅延回路
   を含むクロック生成回路を備える、内部クロック発生回
   路。
2. 【請求項２】 前記バイアス電圧生成回路は、前記入力
   トランジスタと前記電源ノードとの間に結合される抵抗
   素子をさらに備える、請求項１記載の内部クロック発生
   回路。
3. 【請求項３】 前記入力トランジスタは、前記バックゲ
   ートが前記入力トランジスタと前記抵抗素子との接続点
   に接続され、前記バックゲート電圧が、前記接続点の電
   圧により与えられる、請求項２記載の内部クロック発生
   回路。
4. 【請求項４】 前記バイアス電圧生成回路は、前記入力
   トランジスタに対する電流源となるカレントミラー回路
   をさらに備え、前記入力トランジスタのバックゲート
   は、前記カレントミラー回路と前記入力トランジスタと
   の接続点に結合される、請求項１記載の内部クロック発
   生回路。
5. 【請求項５】 前記入力トランジスタは、前記バックゲ
   ートに所定の電圧レベルの基準電圧を受ける、請求項１
   記載の内部クロック発生回路。
6. 【請求項６】 制御電圧に従って、バイアス電圧を生成
   するバイアス電圧生成回路、および前記バイアス電圧に
   より動作電流が規定される複数の縦続接続される遅延回
   路を含むクロック生成回路を備え、各前記遅延回路は、
   電源ノードに結合され、前記電源ノードの電圧と電圧レ
   ベルの異なる電圧をそのバックゲートに受けかつ前記バ
   イアス電圧をゲートに受ける電流源絶縁ゲート型電界効
   果トランジスタを含む、内部クロック発生回路。
7. 【請求項７】 前記バイアス電圧生成回路は、前記バイ
   アス電圧を生成する絶縁ゲート型電界効果出力トランジ
   スタを含み、前記出力トランジスタのバックゲートは、
   前記電流源トランジスタのバックゲートに結合される、
   請求項６記載の内部クロック発生回路。
8. 【請求項８】 各前記遅延回路は、前記電流源トランジ
   スタと直列に接続されかつ前段の遅延回路の出力信号を
   ゲートに受ける絶縁ゲート型遅延トランジスタを含み、
   前記遅延トランジスタは、前記電流源トランジスタのバ
   ックゲートにそのバックゲートが接続される、請求項６
   記載の内部クロック発生回路。
9. 【請求項９】 前記バイアス電圧生成回路は、前記制御
   電圧をゲートに受ける絶縁ゲート型電界効果入力トラン
   ジスタを含み、前記電流源トランジスタのバックゲート
   は、前記入力トランジスタの第１の導通ノードに接続さ
   れ、かつ前記第１の導通ノードの電圧レベルに応じて前
   記バイアス電圧の電圧レベルが決定される、請求項６記
   載の内部クロック発生回路。
10. 【請求項１０】 前記バイアス電圧生成回路は、 前記バイアス電圧を出力する絶縁ゲート型電界効果出力
    トランジスタと、 前記入力トランジスタおよび前記出力トランジスタに結
    合され、前記入力トランジスタの前記第１の導通ノード
    の電圧に応じて前記入力トランジスタおよび前記出力ト
    ランジスタの駆動電流を決定するカレントミラー型電流
    源をさらに含む、請求項９記載の内部クロック発生回
    路。
11. 【請求項１１】 前記電流源トランジスタは、前記バッ
    クゲートに所定の電圧レベルの基準電圧を受ける、請求
    項６記載の内部クロック発生回路。
12. 【請求項１２】 制御電圧に従ってバイアス電圧を生成
    するバイアス電圧生成回路を備え、前記バイアス電圧生
    成回路は、前記制御電圧をゲートに受ける入力トランジ
    スタと、前記入力トランジスタと電源ノードとの間に結
    合され、前記入力トランジスタのコンダクタンスに応じ
    て駆動電流が決定される電流源回路を含み、前記電流源
    回路は、前記駆動電流を電圧に変換して前記バイアス電
    圧を生成する電流／電圧変換素子を含み、前記電流／電
    圧変換素子は、そのバックゲートに前記電源ノードの電
    圧と異なる電圧レベルの参照電圧を受ける絶縁ゲート型
    電界効果型トランジスタを備え、さらに前記バイアス電
    圧により動作電流がそれぞれ規定される複数の縦続接続
    される遅延回路を含むクロック生成回路を備え、各前記
    遅延回路は、前記バイアス電圧により駆動電流が決定さ
    れる電流源トランジスタを含み、前記電流源トランジス
    タは、前記電流／電圧変換素子のバックゲートに接続さ
    れるバックゲートを有する絶縁ゲート型電界効果トラン
    ジスタを備える、内部クロック発生回路。
13. 【請求項１３】 各前記遅延回路は、前記電流源トラン
    ジスタと直列に接続され、前段の遅延回路の出力信号を
    ゲートに受ける駆動トランジスタを含み、前記駆動トラ
    ンジスタは、前記電流／電圧変換素子のバックゲートに
    接続されるバックゲートを有する絶縁ゲート型電界効果
    トランジスタを備える、請求項１２記載の内部クロック
    発生回路。
14. 【請求項１４】 前記参照電圧は、所定の電圧レベルの
    基準電圧である、請求項１２記載の内部クロック発生回
    路。
15. 【請求項１５】 前記電流源回路は、前記入力トランジ
    スタと前記電源ノードとの間に結合され、前記入力トラ
    ンジスタのコンダクタンスにより駆動電流が変化しかつ
    該駆動電流に応じて前記バイアス電圧を生成する前記電
    流／電圧変換素子として機能する電流源マスタトランジ
    スタと、 前記電流源マスタトランジスタに結合され、前記電流源
    マスタトランジスタが駆動する電流のミラー電流を生成
    する、絶縁ゲート型電界効果トランジスタで構成される
    スレーブトランジスタとを備え、 前記バイアス電圧生成回路は、さらに、 前記スレーブトランジスタに結合され、前記スレーブト
    ランジスタの駆動電流により駆動電流が決定され、該駆
    動電流に従って第２のバイアス電圧を生成して各前記遅
    延回路の第２の電流源トランジスタへ与える出力トラン
    ジスタをさらに備え、前記出力トランジスタは、前記マ
    スタおよびスレーブトランジスタのバックゲートに接続
    されかつ前記第２のバイアス電圧を出力するゲートを有
    する、請求項１２記載の内部クロック発生回路。
16. 【請求項１６】 制御電圧に従ってバイアス電圧を生成
    するバイアス電圧生成回路を備え、前記バイアス電圧生
    成回路は、前記制御電圧に従ってコンダクタンスが変化
    する入力素子と、前記入力素子のコンダクタンスに応じ
    て駆動電流が決定されるカレントミラー型電流源回路
    と、前記電流源回路の駆動電流により駆動電流が決定さ
    れる出力トランジスタとを含み、前記電流源回路は、前
    記入力素子と第１の電源ノードとの間に結合され、その
    駆動電流が前記入力素子のコンダクタンスにより決定さ
    れて第１のバイアス電圧を生成する絶縁ゲート型電界効
    果マスタトランジスタと、前記マスタトランジスタの駆
    動電流により駆動電流が決定される絶縁ゲート型電界効
    果スレーブトランジスタとを備え、前記マスタおよびス
    レーブトランジスタは、前記第１の電源ノードの電圧と
    電圧レベルの異なる電圧をバックゲートにそれぞれ受
    け、前記出力トランジスタは、前記スレーブトランジス
    タと第２の電源ノードとの間に結合されかつそのバック
    ゲートに前記第２の電源ノードの電圧と電圧レベルの異
    なる電圧を受け、かつ前記スレーブトランジスタの駆動
    電流に従って第２のバイアス電圧を生成し、さらに前記
    第１および第２のバイアス電圧に従って動作電流が決定
    される複数の縦続接続される遅延回路を含むクロック生
    成回路を備え、各前記遅延回路は、前記第１のバイアス
    電圧をゲートに受けかつバックゲートが前記マスタおよ
    びスレーブトランジスタのバックゲートに接続される第
    １導電型の絶縁ゲート型電界効果トランジスタで構成さ
    れる第１の電流源トランジスタと、前記第２のバイアス
    電圧をゲートに受けかつバックゲートが前記出力トラン
    ジスタのバックゲートに接続される第２導電型の絶縁ゲ
    ート型電界効果トランジスタで構成される第２の電流源
    トランジスタとを含む、内部クロック発生回路。
17. 【請求項１７】 前記マスタおよびスレーブトランジス
    タは、所定の電圧レベルの基準電圧をそれぞれのバック
    ゲートに受ける、請求項１６記載の内部クロック発生回
    路。
18. 【請求項１８】 前記出力トランジスタは、所定の電圧
    レベルの基準電圧を前記バックゲートに受ける、請求項
    １６記載の内部クロック発生回路。
19. 【請求項１９】 前記マスタおよびスレーブトランジス
    タは、それぞれのバックゲートに前記第２のバイアス電
    圧を受け、前記出力トランジスタは、そのバックゲート
    に前記第１のバイアス電圧を受ける、請求項１６記載の
    内部クロック発生回路。
20. 【請求項２０】 各前記遅延回路は、さらに、前記第１
    の電流源トランジスタに直列に接続され、前段の遅延回
    路の出力信号をゲートに受けかつ前記第１の電流源トラ
    ンジスタのバックゲートにそのバックゲートが接続され
    る第１導電型の第１の絶縁ゲート型電界効果トランジス
    タと、前記第１の絶縁ゲート型電界効果トランジスタと
    前記第２の電流源トランジスタとの間に接続され、前記
    前段の遅延回路の出力信号をそのゲートに受けかつその
    バックゲートが前記第２の電流源トランジスタのバック
    ゲートに接続される第２導電型の第２の絶縁ゲート型電
    界効果トランジスタを備える、請求項１６記載の内部ク
    ロック発生回路。