JP3997973B2 - 半導体集積回路装置及びメモリにおけるセンスアンプ - Google Patents

半導体集積回路装置及びメモリにおけるセンスアンプ Download PDF

Info

Publication number
JP3997973B2
JP3997973B2 JP2003327993A JP2003327993A JP3997973B2 JP 3997973 B2 JP3997973 B2 JP 3997973B2 JP 2003327993 A JP2003327993 A JP 2003327993A JP 2003327993 A JP2003327993 A JP 2003327993A JP 3997973 B2 JP3997973 B2 JP 3997973B2
Authority
JP
Japan
Prior art keywords
channel mos
potential
mos transistor
signal
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003327993A
Other languages
English (en)
Other versions
JP2005100479A (ja
Inventor
和男 田口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003327993A priority Critical patent/JP3997973B2/ja
Priority to US10/916,611 priority patent/US7098698B2/en
Publication of JP2005100479A publication Critical patent/JP2005100479A/ja
Application granted granted Critical
Publication of JP3997973B2 publication Critical patent/JP3997973B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Static Random-Access Memory (AREA)
  • Amplifiers (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、ＳＯＩ（Silicon On Insulator）基板に形成される信号反転回路を有する半導体集積回路装置及びメモリにおけるセンスアンプに関する。
半導体メモリ回路にＳＯＩ（Silicon On Insulator）技術を導入し、大容量のメモリの高速化、高集積化を図る対策が知られている。ＳＯＩ基板上に形成されたＭＯＳトランジスタ素子によりメモリセルや諸回路が構成され、ボディー電位は一部、または全部固定される。これにより、レイアウト縮小対策優先、動作性能優先など様々な観点から回路構成がなされている（例えば、特許文献１参照）。
特開平８−１２５０３４号公報
動作安定化のためにはボディー電位を固定する構成が有効であるが、回路配線の複雑化を招き、トランジスタ数増加の懸念がある。ＳＯＩ基板上に形成されたＭＯＳ型回路素子による信号の反転出力、増幅を担う回路は、電流駆動能力の向上を目的とした回路構成が不十分であり、工夫を要する。
本発明は上記のような事情を考慮してなされたもので、適所にボディー電位が可変するトランジスタ素子を組み込み、レイアウトに有利で動作高速化が図れる半導体集積回路装置及びメモリにおけるセンスアンプを提供しようとするものである。
本発明に係る半導体集積回路装置は、絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタを有する半導体集積回路装置であって、前記ＳＯＩトランジスタのうち、ソースに第１電位が与えられ、ボディー電位を信号入力に応じた可変電位とし、ゲートに制御信号が与えられるＰチャネル型ＭＯＳトランジスタと、前記ＳＯＩトランジスタのうち、ソースに第２電位が与えられ、前記信号入力がゲートに供給されるＮチャネル型ＭＯＳトランジスタと、前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタのドレインどうしの接続ノードに繋がる信号出力部と、を具備したことを特徴とする。
本発明に係るより好ましい実施態様としての半導体集積回路装置は、絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタを有する半導体集積回路装置であって、前記ＳＯＩトランジスタのうち、各ソースに第１電位が、各ゲートに制御信号が与えられ、それぞれのボディー電位を相反する信号入力に応じた可変電位とする第１、第２のＰチャネル型ＭＯＳトランジスタと、前記ＳＯＩトランジスタのうち、各ソースに第２電位が与えられ、前記相反する信号入力がゲートに供給される第１、第２のＮチャネル型ＭＯＳトランジスタと、前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第１信号出力部と、前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第２信号出力部と、を具備したことを特徴とする。
上記それぞれ本発明に係る半導体集積回路装置によれば、ＮチャネルＭＯＳトランジスタのオフ時にＰチャネルＭＯＳトランジスタの能力が上がるように作用し、信号出力の立ち上がり速度が大きくなる。
なお、より好ましくは、上記本発明に係る半導体集積回路装置において、前記第１、第２のＰチャネル型ＭＯＳトランジスタは、待機時においてオフさせる制御信号を有することを特徴とする。電流消費量を抑えることができる。
さらに、上記本発明に係る半導体集積回路装置において、前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、同電位にされることを特徴とする。Ｎチャネル型ＭＯＳトランジスタ側のボディー電位を固定し、動作安定性を確保する。
また、上記本発明に係る半導体集積回路装置において、前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、定電流源に接続されることを特徴とする。高速動作のさらなる安定性と低消費電力化に寄与する。
本発明に係るメモリにおけるセンスアンプは、絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタを有するメモリにおけるセンスアンプであって、前記ＳＯＩトランジスタのうち、ソースに第１電位が、ゲートに制御信号が与えられ、ボディー電位をビット線の信号に応じた可変電位とする第１のＰチャネル型ＭＯＳトランジスタと、前記ＳＯＩトランジスタのうち、ソースに前記第１電位が、ゲートに前記制御信号が与えられ、ボディー電位を前記ビット線の補信号に応じた可変電位とする第２のＰチャネル型ＭＯＳトランジスタと、前記ＳＯＩトランジスタのうち、ソースに第２電位が与えられ、前記ビット線の信号がゲートに供給される第１のＮチャネル型ＭＯＳトランジスタと、前記ＳＯＩトランジスタのうち、ソースに第２電位が与えられ、前記ビット線の補信号がゲートに供給される第２のＮチャネル型ＭＯＳトランジスタと、前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第１信号出力部と、前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第２信号出力部と、を具備したことを特徴とする。
上記本発明に係るメモリにおけるセンスアンプによれば、ＮチャネルＭＯＳトランジスタのオフ時にＰチャネルＭＯＳトランジスタの能力が上がるように作用し、信号出力の立ち上がり速度が大きくなる。
なお、より好ましくは、上記本発明に係るメモリにおけるセンスアンプにおいて、前記第１、第２のＰチャネル型ＭＯＳトランジスタは、待機時においてオフさせる制御信号を有することを特徴とする。電流消費量を抑えることができる。
さらに、上記本発明に係るメモリにおけるセンスアンプにおいて、前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、同電位にされることを特徴とする。Ｎチャネル型ＭＯＳトランジスタ側のボディー電位を固定し、動作安定性を確保する。
また、上記本発明に係るメモリにおけるセンスアンプにおいて、前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、定電流源に接続されることを特徴とする。高速動作のさらなる安定性と低消費電力化に寄与する。
図１は、本発明の第１実施形態に係る半導体集積回路の要部構成を示す回路図である。絶縁膜上に形成されたシリコン単結晶をボディーとしたＳＯＩトランジスタ集積回路において、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２が次のように回路構成されている。Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２は、各ソースに高電位レベルＶｄｄ、例えば電源電位が与えられ、それぞれボディー電位を相反する信号入力Ｖｉｎ、ＢＶｉｎに応じた可変電位とし、各ゲートに制御信号ＣＳが与えられる。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２は、各ソースに低電位レベルＶｓｓ、例えば接地電位が与えられ、上記の信号入力Ｖｉｎ、ＢＶｉｎがそれぞれのゲートに供給される。ここではトランジスタＱｎ１，Ｑｎ２それぞれのソースとボディーが同電位になるように接続されている。これら、Ｐチャネル型ＭＯＳトランジスタＱｐ１とＮチャネル型ＭＯＳトランジスタＱｎ１のドレインどうしの接続ノードが信号出力部Ｖｏｕｔに接続される。また、Ｐチャネル型ＭＯＳトランジスタＱｐ２とＮチャネル型ＭＯＳトランジスタＱｎ２のドレインどうしの接続ノードが信号出力部ＢＶｏｕｔに接続される。
上記回路構成において、制御信号ＣＳがハイレベルからローレベルになるとトランジスタＱｐ１，Ｑｐ２は活性化する。Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２は、制御信号ＣＳによらず、信号入力ＶｉｎまたはＢＶｉｎのレベルに応じてオン／オフする。なお、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２のサイズは、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズに比べて小さくしてある。これにより、消費電流の低減化、動作高速化に寄与する。
上記回路構成において、信号入力Ｖｉｎがハイレベルになるとき、信号入力ＢＶｉｎがローレベルになる。トランジスタＱｎ１はオン，Ｑｎ２はオフする。制御信号ＣＳのローレベルで活性化されるＰチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２は、それぞれボディー電位が信号入力によって可変する。Ｖｉｎのハイレベルがボディー電位として与えられるトランジスタＱｐ１はオンするが、サイズを小さくしてあるので消費電流は相当分である。ＢＶｉｎのローレベルがボディー電位として与えられるトランジスタＱｐ２は、トランジスタＱｐ１と同様にサイズは小さいがトランジスタＱｎ２のオフ時に能力が上がりつつオンするので、信号出力のタイミングが向上する。信号出力部Ｖｏｕｔから信号入力Ｖｉｎの増幅信号が、信号出力部ＢＶｏｕｔから信号入力ＢＶｉｎの増幅信号が得られる。
上記第１実施形態の構成によれば、ＳＯＩ基板においてＮチャネルＭＯＳトランジスタのオフ時にＰチャネルＭＯＳトランジスタの能力が上がるように作用し、信号出力の速度が大きくなる。ハイレベル、ローレベル出力の動作タイミングを合わせることができる。インバータ回路としてＰチャネル型ＭＯＳトランジスタのボディー電位を信号入力に応じた可変電位とすることは、広い応用が期待できる。
図２は、本発明の第２実施形態に係るメモリにおけるセンスアンプの要部構成を示す回路図である。半導体メモリ回路にＳＯＩ（Silicon On Insulator）技術を導入する。すなわち、大容量のメモリの高集積化を図る上で、ＳＯＩ基板上に形成されたＭＯＳトランジスタ素子を利用してメモリセルや諸回路が構成される。そこで、メモリにおけるセンスアンプが前記第１実施形態に示したような構成となっている。
絶縁膜上に形成されたシリコン単結晶をボディーとしたＳＯＩトランジスタ集積回路において、Ｐチャネル型ＭＯＳトランジスタＱｐ１は、ソースに高電位レベルＶｄｄ、例えば電源電位が与えられ、ボディー電位をビット線ＢＬの信号に応じた可変電位とし、ゲートに制御信号ＳＥＮＳＥが与えられる。また、Ｐチャネル型ＭＯＳトランジスタＱｐ２は、ソースに高電位レベルＶｄｄ、例えば電源電位が与えられ、ボディー電位をビット線ＢＬの補信号（反転信号）であるビット線ＢＢＬの信号に応じた可変電位とし、ゲートに制御信号ＳＥＮＳＥが与えられる。Ｎチャネル型ＭＯＳトランジスタＱｎ１は、ソースが低電位レベル、ここでは定電流源ＩＳを介して接地電位が与えられ、上記のビット線ＢＬの信号がゲートに供給される。Ｎチャネル型ＭＯＳトランジスタＱｎ２は、ソースが低電位レベル、ここでは定電流源ＩＳを介して接地電位が与えられ、上記のビット線ＢＢＬの信号がゲートに供給される。ここではトランジスタＱｎ１，Ｑｎ２それぞれのソースとボディーが同電位になるように接続されている。これら、Ｐチャネル型ＭＯＳトランジスタＱｐ１とＮチャネル型ＭＯＳトランジスタＱｎ１のドレインどうしの接続ノードがビット線信号出力部ＢＬｏｕｔに接続される。また、Ｐチャネル型ＭＯＳトランジスタＱｐ２とＮチャネル型ＭＯＳトランジスタＱｎ２のドレインどうしの接続ノードがビット線補信号出力部ＢＢＬｏｕｔに接続される。
上記回路構成において、ビット線信号出力を検知し制御信号ＳＥＮＳＥがハイレベルからローレベルになるとトランジスタＱｐ１，Ｑｐ２は活性化する。Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２は、制御信号ＳＥＮＳＥによらず、ビット線ＢＬまたはＢＢＬの信号レベルに応じてオン／オフする。なお、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２のサイズは、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズに比べて小さい。これにより、消費電流の低減化に寄与する。
上記回路構成において、ビット線ＢＬの信号がハイレベルになるとき、ビット線ＢＢＬの信号がローレベルになる。トランジスタＱｎ１はオン，Ｑｎ２はオフする。制御信号ＳＥＮＳＥがハイレベルからローレベルになることにより活性化されるＰチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２は、それぞれボディー電位がビット線信号入力によって可変する。ビット線ＢＬのハイレベルがボディー電位として与えられるトランジスタＱｐ１はオンするが、サイズを小さくしてあるので消費電流は相当分である。ビット線ＢＢＬのローレベルがボディー電位として与えられるトランジスタＱｐ２は、トランジスタＱｐ１と同様にサイズは小さいがトランジスタＱｎ２のオフ時に能力が上がりつつオンするので、信号出力のタイミングが向上する。
上記第２実施形態の構成によれば、ＳＯＩ基板においてＮチャネルＭＯＳトランジスタのオフ時にＰチャネルＭＯＳトランジスタの能力が上がるように作用し、信号出力の速度が大きくなる。ハイレベル、ローレベル出力の動作タイミングを合わせることができる。特に、ＳＯＩ基板上のＰチャネルＭＯＳトランジスタに関し、適切なトランジスタサイズを選択することによりより高速化が期待できる。メモリにおけるセンスアンプにおいて、Ｎチャネル型ＭＯＳトランジスタＱｎ１、Ｑｎ２のボディーとソースは、同電位にされ定電流源に接続されるので、高速動作のさらなる安定性と低消費電力化に寄与する。
以上説明したように本発明によれば、絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタを有する半導体集積回路で、Ｐチャネル型ＭＯＳトランジスタのボディー電位を信号入力に応じた可変電位とするインバータ構成を設ける。適切なトランジスタサイズを選択することにより、動作高速性、低消費電流、レイアウトの容易性が期待できる。この結果、適所にボディー電位が可変するトランジスタ素子を組み込み、レイアウトに有利で動作高速化が図れる半導体集積回路装置及びメモリにおけるセンスアンプを提供することができる。
第１実施形態に係る半導体集積回路の要部構成を示す回路図。 第２実施形態に係るメモリにおけるセンスアンプの要部を示す回路図。
符号の説明
Ｑｐ１，Ｑｐ２…ＳＯＩ基板上のＰチャネル型ＭＯＳトランジスタ
Ｑｎ１，Ｑｎ２…ＳＯＩ基板上のＮチャネル型ＭＯＳトランジスタ
ＢＬ，ＢＢＬ…ビット線

Claims (10)

  1. 絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタを有する半導体集積回路装置であって、
    入力信号を供給する信号入力部と、
    前記ＳＯＩトランジスタのうち、ソースには第１電位が与えられ、ボディーには前記入力信号に応じた可変電位が与えられ、ゲートには制御信号が与えられる、Ｐチャネル型ＭＯＳトランジスタと、
    前記ＳＯＩトランジスタのうち、ソースには第２電位が与えられ、ゲートには前記入力信号が供給される、Ｎチャネル型ＭＯＳトランジスタと、
    前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタのドレインとに電気的に接続された信号出力部と、を具備したことを特徴とする半導体集積回路装置。
  2. 絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタを有する半導体集積回路装置であって、
    前記ＳＯＩトランジスタのうち、各ソースに第１電位が、各ゲートに制御信号が与えられ、それぞれのボディー電位を相反する信号入力に応じた可変電位とする第１、第２のＰチャネル型ＭＯＳトランジスタと、
    前記ＳＯＩトランジスタのうち、各ソースに第２電位が与えられ、前記相反する信号入力がゲートに供給される第１、第２のＮチャネル型ＭＯＳトランジスタと、
    前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第１信号出力部と、
    前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第２信号出力部と、
    を具備したことを特徴とする半導体集積回路装置。
  3. 前記第１、第２のＰチャネル型ＭＯＳトランジスタは、待機時においてオフさせる制御信号を有すること、を特徴とする請求項２記載の半導体集積回路装置。
  4. 前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、同電位にされることを特徴とする請求項２または３記載の半導体集積回路装置。
  5. 前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、定電流源に接続されることを特徴とする請求項２または３記載の半導体集積回路装置。
  6. 絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタを有するメモリにおけるセンスアンプであって、
    前記ＳＯＩトランジスタのうち、ソースに第１電位が、ゲートに制御信号が与えられ、ボディー電位をビット線の信号に応じた可変電位とする第１のＰチャネル型ＭＯＳトランジスタと、
    前記ＳＯＩトランジスタのうち、ソースに前記第１電位が、ゲートに前記制御信号が与えられ、ボディー電位を前記ビット線の補信号に応じた可変電位とする第２のＰチャネル型ＭＯＳトランジスタと、
    前記ＳＯＩトランジスタのうち、ソースに第２電位が与えられ、前記ビット線の信号がゲートに供給される第１のＮチャネル型ＭＯＳトランジスタと、
    前記ＳＯＩトランジスタのうち、ソースに第２電位が与えられ、前記ビット線の補信号がゲートに供給される第２のＮチャネル型ＭＯＳトランジスタと、
    前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第１信号出力部と、
    前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタにおけるドレインどうしの接続ノードに繋がる第２信号出力部と、
    を具備したことを特徴とするメモリにおけるセンスアンプ。
  7. 前記第１、第２のＰチャネル型ＭＯＳトランジスタは、待機時においてオフさせる制御信号を有することを特徴とする請求項６記載のメモリにおけるセンスアンプ。
  8. 前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、同電位にされることを特徴とする請求項６または７記載のメモリにおけるセンスアンプ。
  9. 前記第１、第２のＮチャネル型ＭＯＳトランジスタのボディーとソースは、定電流源に接続されることを特徴とする請求項６または７記載のメモリにおけるセンスアンプ。
  10. 絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩトランジスタと信号出力部を有する半導体集積回路装置であって、
    前記ＳＯＩトランジスタは、
    ソースに第１電位が、ゲートに制御信号が、ボディーに入力信号に応じた可変電位が、与えられる第１のＰチャネル型ＭＯＳトランジスタと、
    ソースに前記第１電位が、ゲートに前記制御信号が、ボディーに前記入力信号と相反する信号に応じた可変電位が、与えられる第２のＰチャネル型ＭＯＳトランジスタと、
    ソースに第２電位が与えられ、ゲートに前記入力信号が供給される第１のＮチャネルＮチャネル型ＭＯＳトランジスタと、
    ソースに前記第２電位が与えられ、ゲートに前記入力信号と相反する信号が供給される第２のＮチャネルＮチャネル型ＭＯＳトランジスタと、
    を具備し、
    前記信号出力部は、
    前記第１のＰチャネル型ＭＯＳトランジスタのドレインと前記第１のＮチャネル型ＭＯＳトランジスタのドレインとの接続ノードに繋がる第１信号出力部と、
    前記第２のＰチャネル型ＭＯＳトランジスタのドレインと前記第２のＮチャネル型ＭＯＳトランジスタのドレインとの接続ノードに繋がる第２信号出力部と、
    を具備することを特徴とする半導体集積回路装置。
JP2003327993A 2003-08-28 2003-09-19 半導体集積回路装置及びメモリにおけるセンスアンプ Expired - Fee Related JP3997973B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003327993A JP3997973B2 (ja) 2003-08-28 2003-09-19 半導体集積回路装置及びメモリにおけるセンスアンプ
US10/916,611 US7098698B2 (en) 2003-08-28 2004-08-12 Semiconductor integrated circuit device and sense amplifier of memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003304567 2003-08-28
JP2003327993A JP3997973B2 (ja) 2003-08-28 2003-09-19 半導体集積回路装置及びメモリにおけるセンスアンプ

Publications (2)

Publication Number Publication Date
JP2005100479A JP2005100479A (ja) 2005-04-14
JP3997973B2 true JP3997973B2 (ja) 2007-10-24

Family

ID=34467293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003327993A Expired - Fee Related JP3997973B2 (ja) 2003-08-28 2003-09-19 半導体集積回路装置及びメモリにおけるセンスアンプ

Country Status (2)

Country Link
US (1) US7098698B2 (ja)
JP (1) JP3997973B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462828B2 (en) 2005-04-28 2008-12-09 Hitachi High-Technologies Corporation Inspection method and inspection system using charged particle beam

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241504A (en) * 1989-05-29 1993-08-31 U.S. Philips Corp. Integrated memory comprising a sense amplifier
US5377150A (en) * 1993-03-31 1994-12-27 Sgs-Thomson Microelectronics, Inc. Disabling sense amplifier
JPH08125034A (ja) 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
KR100295159B1 (ko) * 1998-07-28 2001-07-12 윤덕용 메모리용저전력감지증폭기
US6462585B1 (en) * 2001-02-20 2002-10-08 International Business Machines Corporation High performance CPL double-gate latch
JP4794067B2 (ja) * 2001-05-24 2011-10-12 ルネサスエレクトロニクス株式会社 内部クロック発生回路
US6593801B1 (en) * 2002-06-07 2003-07-15 Pericom Semiconductor Corp. Power down mode signaled by differential transmitter's high-Z state detected by receiver sensing same voltage on differential lines
US6812746B2 (en) * 2002-11-12 2004-11-02 Micron Technology, Inc. Method and apparatus for amplifying a regulated differential signal to a higher voltage
US6833737B2 (en) * 2003-01-30 2004-12-21 International Business Machines Corporation SOI sense amplifier method and apparatus

Also Published As

Publication number Publication date
US7098698B2 (en) 2006-08-29
JP2005100479A (ja) 2005-04-14
US20050082612A1 (en) 2005-04-21

Similar Documents

Publication Publication Date Title
KR100631174B1 (ko) 글로벌 입출력 라인의 데이터 출력장치 및 그 데이터출력방법
JP2007150761A (ja) 半導体集積回路及びリーク電流低減方法
KR970067335A (ko) 반도체 출력 회로
JP2011147038A (ja) 半導体装置及びこれを備えるデータ処理システム
JP2011096950A (ja) 半導体装置、センスアンプ回路、半導体装置の制御方法及びセンスアンプ回路の制御方法
JPH0750556A (ja) フリップフロップ型増幅回路
JP2003223788A5 (ja)
JPH10163826A (ja) Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路
US6327190B1 (en) Complementary differential input buffer for a semiconductor memory device
US9177622B2 (en) Supply independent delayer
KR100886630B1 (ko) 반도체 소자의 지연 회로
US6836155B2 (en) Current sense amplifier
US20060226875A1 (en) Level shifter circuit
JP3997973B2 (ja) 半導体集積回路装置及びメモリにおけるセンスアンプ
JP4557046B2 (ja) 出力バッファ回路および集積回路
JP3255159B2 (ja) 半導体集積回路
JP3554638B2 (ja) 半導体回路
JP3935266B2 (ja) 電圧検知回路
JP3255158B2 (ja) 半導体集積回路
JP2007149207A (ja) 半導体集積回路装置
US20100182076A1 (en) Semiconductor integrated circuit device
US6570811B1 (en) Writing operation control circuit and semiconductor memory using the same
JPH09245482A (ja) 論理回路及び半導体記憶装置
JP5428259B2 (ja) 基準電圧発生回路および電源クランプ回路
JP2011147037A (ja) 半導体装置及びこれを備えるデータ処理システム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070717

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070730

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100817

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110817

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120817

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130817

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees