JP2009260607A

JP2009260607A - 電圧制御発振器及び位相同期回路

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Publication number: JP2009260607A
Application number: JP2008106638A
Authority: JP
Inventors: Satoshi Fujino; 藤野　　聡
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-04-16
Filing date: 2008-04-16
Publication date: 2009-11-05
Also published as: US20090261909A1; US7911282B2

Abstract

【課題】位相ノイズ特性やジッタ特性に優れ、かつ、広い周波数範囲で動作する電圧制御発振器を提供する。
【解決手段】差動型遅延回路を複数縦続接続し、入力に対して位相が逆転するように最終段の出力を初段の入力に帰還させたリングオシレータと、このリングオシレータの電源となる電圧電流変換回路とを備えた電圧制御発振回路において、リングオシレータを構成する差動型遅延回路を差動信号の一方を入力し、反転させて出力する一対のバッファインバータと、差動出力の正転出力と反転出力とが位相が逆転した状態を保つように正転出力と反転出力との間に交差接続された２つのラッチインバータからなるラッチ回路とを設け、このバッファインバータとドレインを共有するラッチインバータとで、別々の電圧電流変換回路から電源を供給する。
【選択図】図６

Description

本発明は、電圧制御発振器に関する。特に、リングオシレータ型の電圧制御発振器と電圧制御発振器を用いた位相同期回路に関する。

従来、電圧制御発振器（ＶＣＯ）は、通信分野やデジタル信号処理の分野で広く用いられている。特に、集積回路化した電圧制御発振器としては、ＣＭＯＳで構成したリングオシレータ型の電圧制御発振器がよく用いられる。この最も典型的なリングオシレータ型の電圧制御発振器としては、特許文献１に記載されているようなＣＭＯＳインバータを奇数段縦続接続し、最終段のインバータの出力を初段のインバータの入力に帰還させたものがよく知られている。

この従来の回路と動作について図面を用いて説明する。図１は、この従来のリングオシレータ型の電圧制御発振器の回路図である。この回路では、３段直列に縦続接続されたＣＭＯＳインバータ回路Ｉ１、Ｉ２、Ｉ３の最終段Ｉ３の出力を初段のインバータＩ１に入力し、リングオシレータを構成している。このリングオシレータは、ＰチャンネルＭＯＳの電流源トランジスタＰ２と、ＮチャンネルＭＯＳの電流源トランジスタＮ３から電源が供給されている。

また、この図１には、この電流源トランジスタＰ２とＮ３のゲートに、それぞれ、第１、第２の基準電圧を与える回路が記載されている。ＮチャネルＭＯＳトランジスタＮ１のゲートとドレインを接続し、このトランジスタに一定電流を流したときのゲートソース間の電圧により第１の基準電圧信号を生成している。さらに、ＮチャンネルＭＯＳトランジスタＮ１、Ｎ２で構成されるカレントミラー回路によりＮチャンネルＭＯＳトランジスタＮ２のソースドレイン間に流れる電流をゲートとドレインを接続したＰチャンネルＭＯＳトランジスタＰ１に流し込みこのＰチャンネルＭＯＳトランジスタＰ１のゲートソース間の電圧により第２の基準電圧を生成している。この回路では、ＮチャネルＭＯＳトランジスタＮ１に流し込む電流を変えることにより、第１、第２の基準電圧を制御し、それによりさらに、電流源トランジスタＰ２、Ｎ３に流れる電流を制御することにより、リングオシレータの発振周波数を変えることができることが知られている。

また、このリングオシレータを構成するＣＭＯＳインバータを差動増幅器に置き換え、電源雑音に対する感度を低くし、プロセスばらつきに対しても安定にした電圧制御発振器も知られている。図２は、特許文献２に記載されている差動増幅器を用いた電圧制御発振器の回路図である。

上記特許文献１、２に記載されたＣＭＯＳ型のリングオシレータは、ＬＣ構成の電圧制御発振器に比べて、比較的小面積で、周波数特性を広く確保することが出来るという利点を有する。しかし、一般的にＬＣ構成の電圧制御発振器に比べて位相ノイズ特性が悪いと考えられている。

この位相ノイズ特性を改善したＣＭＯＳリングオシレータ構成の電圧制御発振器が、非特許文献１に記載されている。図３は、このリングオシレータを構成する遅延回路一段の回路図である。この遅延回路を複数縦続接続し、最終段の出力を初段の遅延回路の入力に帰還することでリングオシレータが構成できる。

このリングオシレータを構成する遅延素子は、ＭＰ２１とＭＮ２１で構成する第１のバッファインバータにより、差動入力の一方を入力し、差動出力の他方を出力するとともに、ＭＰ２２とＭＮ２２で構成する第２のバッファインバータにより、差動入力の他方を入力し、差動出力の一方を出力している。この第１、第２のバッファインバータの電源は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮＭＯＳトランジスタＭＮ１１、ＭＮ１２からなる電流源から電源が供給される。この電流源に流す電流により発振周波数を制御することができる。

さらに、ＭＰ３１とＭＮ３１で構成するインバータとＭＰ３２とＭＮ３３で構成するインバータによりラッチを構成し、このラッチにより、第１のバッファインバータと第２のバッファインバータが、差動出力となるように位相を制御するとともに、発振振幅を確保し、位相ノイズ特性やジッタ特性を改善している。

特開２００２−１１７６７１号公報（図２）特開２０００−３１５９３９号公報(図２) hi-Qiang lu, Feng-Chang Lai and Jian-Guo Ma; "A Low-Phase-Noise CMOS Ring Oscillator with differential Control";ASIC,2005.ASICON2005.第６回国際学会論文誌第２巻５４０−５４３頁;２００５年１０月２４−２７日発行

上述したように上記特許文献３は、ＣＭＯＳリングオシレータ構成の電圧制御発振器としては、位相ノイズ特性やジッタ特性が優れている。しかし、発明者の検討によれば、回路構成上、バッファインバータは、必ず、ラッチインバータより駆動能力が高い必要がある。電流源トランジスタから供給する電流を絞り、リングオシレータを低周波数で動作させようとすると、バッファインバータの駆動能力が低下し、ラッチインバータの保持能力のほうが高くなり、反転せず、リングオシレータとして動作しなくなる。したがって、この電圧制御発振器を広帯域ＰＬＬなどの広い周波数範囲での発振が要求される用途には適さないことがわかった。

本願で開示される発明は、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る電圧制御発振器は、差動信号を入力し、遅延した差動信号を出力する遅延セルであって、電圧電流変換回路から供給される電流により遅延時間が制御される遅延セルを複数段縦続接続し、最終段の差動出力信号を初段の入力に対して位相が逆転するように初段の差動入力信号として帰還させ、前記電圧電流変換回路に与える電圧により発振周波数が制御される電圧制御発振器であって、前記遅延セルが、前記差動入力信号の一方を入力し、前記差動出力信号の他方を出力する第１のバッファインバータと、前記差動入力信号の他方を入力し、前記差動出力信号の一方を出力する第２のバッファインバータと、前記差動出力信号の一方を入力し、前記第１のバッファインバータと出力が共通接続された第１のラッチインバータと、前記差動出力信号の他方を入力し、前記第２のバッファインバータと出力が共通接続された第２のラッチインバータと、を含み、前記第１のラッチインバータが、前記第１のバッファインバータとは別の電圧電流変換回路から電流が供給され、かつ、前記第２のラッチインバータが、前記第２のバッファインバータとは別の電圧電流変換回路から電流が供給される遅延セルである。

本発明によれば、位相ノイズ特性やジッタ特性に優れ、かつ、広い周波数範囲で発振する電圧制御発振器が得られる。

本発明の実施形態について、実施例に基づいて説明する。

図４は、本発明の一実施例における電圧制御発振器全体のブロック図である。この実施例の電圧制御発振器は、差動信号を入力し、遅延した差動信号を出力する遅延セルＤＤ１、ＤＤ２、ＤＤ３を複数段縦続接続している。最終段ＤＤ３の差動出力信号ＯＮ、ＯＰを、初段ＤＤ１の入力ＩＰ、ＩＮに対して位相が逆転するように初段の差動入力信号ＩＰ、ＩＮとして帰還させている。

各遅延セルでは、入力と出力で位相が逆転しているので、遅延セルを奇数段縦続接続する場合は、最終段のＯＮとＯＰを初段のＩＰとＩＮにそれぞれ接続すれば、最終段の差動出力信号と、初段の差動入力信号とで位相が逆転することになり、遅延セルのループは発振することになる。一方、遅延セルを偶数段縦続接続する場合は、最終段のＯＮとＯＰを入れ替えて初段のＩＮとＩＰにそれぞれ接続すれば、最終段の差動出力信号と、初段の差動入力信号とで位相が逆転することになり、遅延セルのループは発振する。図４では、遅延セルを３段縦続接続しているので、縦続接続する数は奇数であり、最終段ＤＤ３のＯＮとＯＰをそれぞれ初段ＤＤ１のＩＰとＩＮに接続している。また、各遅延セルＤＤ１〜ＤＤ３には、第１、第２の基準電圧信号であるＶｐｃｎｔとＶｎｃｎｔが与えられ、発振周波数が制御されている。

また、ＤＳＣは、差動シングル変換回路であり、ＤＤ３の差動出力信号ＯＮとＯＰを受けて、シングル出力信号ＦＯＵＴを出力する。差動シングル変換回路としては、公知の回路を用いることができる。一例として、特開２００６−３３９９７３号公報に記載されている回路を図７に示す。

次に、遅延セルＤＤ１〜ＤＤ３の遅延セルの内部構成について、機能ブロック図である図５を参照して説明する。遅延セルは、差動入力信号ＩＰを入力して差動出力信号ＯＮを出力するバッファインバータＢＩ１と、差動入力信号ＩＮを入力して差動出力信号ＯＰを出力するバッファインバータＢＩ２と、ラッチインバータＬＩ１とＬＩ２で構成するラッチ回路を備えている。ラッチ回路は、差動出力信号ＯＰとＯＮが常に反転状態を保つようにする機能を有している。さらに、差動出力信号ＯＰとＯＮの出力振幅を大きくする機能も有する。

また、Ｐチャンネル側電圧電流変換回路ＰＳ１は、基準電圧信号Ｖｐｃｎｔを受けて、正電源ＶＤＤから定電流をバッファインバータＢＩ１とラッチインバータＬＩ２に供給する。同様に、Ｐチャンネル側電圧電流変換回路ＰＳ２は、基準電圧信号Ｖｐｃｎｔを受けて、正電源ＶＤＤから定電流をバッファインバータＢＩ２とラッチインバータＬＩ１に供給する。

次に、Ｎチャンネル側電圧電流変換回路ＮＳ１は、基準電圧信号Ｖｎｃｏｎｔを受けて、バッファインバータＢＩ１とラッチインバータＬＩ２から定電流をグランドＧＮＤに流し込む。同様に、Ｎチャンネル側電圧電流変換回路ＮＳ２は、基準電圧信号Ｖｎｃｎｔを受けて、バッファインバータＢＩ２とラッチインバータＬＩ１から定電流をグランドＧＮＤに流し込む。

すなわち、バッファインバータＢＩ１とＢＩ２だけでなく、ラッチ回路を構成するラッチインバータＬＩ１、ＬＩ２についても電圧電流変換回路から電流を供給する。

次に、遅延セルの内部回路をさらに詳しく示した内部回路図・図６を用いて、遅延セルの構成と動作について詳しく説明する。ＣＭＯＳ構成のバッファインバータ１３は、それぞれ、ゲート同士とソース同士が互いに接続されたＰチャンネルＭＯＳトランジスタＭＰ２１、ＮチャンネルＭＯＳトランジスタＭＮ２１から構成され、それぞれのゲートが差動入力信号ＩＰに接続され、それぞれのドレインが共通接続され差動出力信号ＯＮとなる。

また、同様に、バッファインバータ１４は、それぞれ、ゲート同士とソース同士が互いに接続されたＰチャンネルＭＯＳトランジスタＭＰ２２とＮチャンネルＭＯＳトランジスタＭＮ２２とから構成され、それぞれのゲートが差動入力信号ＩＮに接続され、それぞれのドレインが差動出力信号ＯＰとなる。

次に、ラッチ回路１５は、ＰチャンネルＭＯＳトランジスタＭＰ３１とＮチャンネルＭＯＳトランジスタＭＮ３１とからなるラッチインバータと、ＰチャンネルＭＯＳトランジスタＭＰ３２とＮチャンネルＭＯＳトランジスタＭＮ３２からなるラッチインバータで構成される。このラッチ回路は、差動出力信号ＯＮとＯＰとの間に接続され、差動出力信号ＯＮとＯＰが常に反転状態を保つようにしている。

次に、バッファインバータ１３のＰチャンネルＭＯＳトランジスタＭＰ２１とラッチ回路のＰチャンネルＭＯＳトランジスタＭＰ３２には、ソースが正電源ＶＤＤに、ゲートが基準電圧信号Ｖｐｃｎｔに接続されたＰチャンネルＭＯＳトランジスタＭＰ１１１から電源が供給される。同様に、バッファインバータ１４のＰチャンネルＭＯＳトランジスタＭＰ２２とラッチ回路のＰチャンネルＭＯＳトランジスタＭＰ３１には、ソースが正電源ＶＤＤに、ゲートが基準電圧信号Ｖｐｃｎｔに接続されたＰチャンネルＭＯＳトランジスタＭＰ１１２から電源が供給される。

さらに、バッファインバータ１３のＮチャンネルＭＯＳトランジスタＭＮ２１とラッチ回路のＮチャンネルＭＯＳトランジスタＭＮ３２のソースには、ソースがグランド電位ＧＮＤに、ゲートが基準電圧信号Ｖｎｃｎｔに接続されたＮチャンネルＭＯＳトランジスタＭＮ１１１のドレインが接続される。同様に、バッファインバータ１４のＮチャンネルＭＯＳトランジスタＭＮ２２とラッチ回路のＮチャンネルＭＯＳトランジスタＭＮ３１のソースには、ソースがグランド電位ＧＮＤに、ゲートが基準電圧信号Ｖｎｃｎｔに接続されたＮチャンネルＭＯＳトランジスタＭＮ１１２のドレインが接続される。

次に、図６に記載の遅延セルの動作について説明する。最初に差動入力信号ＩＰがローレベル、ＩＮがハイレベルだとする。その場合は、ＯＮはハイレベル、ＯＰはローレベルとなる。この状態では、ＭＰ２１、ＭＰ３１、ＭＮ２２、ＭＮ３２がオン状態となり、ＭＰ２２、ＭＰ３２、ＭＮ２１、ＭＮ３１がオフ状態となり安定状態となる。このとき、オン状態にあるトランジスタＭＰ２１、ＭＰ３１、ＭＮ２２、ＭＮ３２には、それぞれ、電流源トランジスタＭＰ１１１、ＭＰ１１２、ＭＮ１１２、ＭＮ１１１からそれぞれ電源が供給される。

この実施例では、遅延回路が奇数段のリング構成を取っているので、初段の入力が変化してからリングの段数によって決まる遅延時間が経過した後に最終段の出力信号が変化し、出力信号が逆相の信号として初段に入力されることになる。従って、一定遅延後には、差動入力信号ＩＰがハイレベルに差動入力信号ＩＮはローレベルに遷移することになる。

ここで、図６の回路の左半分について着目すると、差動入力信号ＩＰが徐々にローレベルからハイレベルに遷移し、ＮチャンネルトランジスタＭＮ２１のスレッシュホールド電圧以上になるとＭＮ２１も電流を流し始める。しかしながら、このときはまだＰチャンネルトランジスタＭＰ３１は前の状態を保持しており、オン状態となっている。

従って、ＭＰ２１とＭＰ３１からＭＮ２１へ貫通電流が流れることとなる。ここで、出力電圧ＯＮはそれぞれのトランジスタの能力差によって決まる。入力の遷移によりＭＰ２１のインピーダンスが上がり、ＭＮ２１のインピーダンスは下がる。ラッチ回路のトランジスタであるＭＰ３１はバッファインバータよりも駆動能力の低いトランジスタを使用するのでインピーダンスは高い。そのため、出力電圧ＯＮはインピーダンスの低いトランジスタを使用しているグランド側に寄ることとなり、出力電圧ＯＮの電位は下がる。

同様に、右半分の回路も同じ動作となるので、出力電圧ＯＰは電源側に遷移する。それぞれの出力電圧ＯＮ、ＯＰが最初の初期値から逆側に動き、内部ラッチを形成するインバータの論理閾値を超えると、ラッチ回路の電位は反転し、それにつれて、出力電圧ＯＮ、ＯＰが完全に反転する。

この内部のラッチ回路の反転動作は外側のバッファインバータからみると正帰還の働きとなり、信号の遷移を手助けするものとなる。上記のような動作により、差動状態を保ちながら反転動作し差動出力が得られる。

ここで、上記に示した入力信号ＩＰ、ＩＮの変化に伴う出力信号ＯＮ、ＯＰの反転動作が可能となる条件について考えると、入力信号が遷移する際、出力信号がラッチ回路１５の論理閾値に到達しなければいけないことに着目する。その条件が満たされないと、ラッチ回路１５の論理状態が遷移しないため出力信号ＯＮ、ＯＰの論理は反転せず、発振が停止する。

この観点からすると、非特許文献１に記載されている従来の回路（図３）は、ラッチ回路（ＭＰ３１、ＭＰ３２、ＭＮ３１、ＭＮ３２）が電源ＶＤＤ及びグランドＧＮＤに直接接続されるため、発振周波数をコントロールするＶＤＤ−Ｖｐｃｎｔ及びＶｎｃｎｔ−ＧＮＤの電圧値が減少してくると、バッファインバータ（ＭＰ２１、ＭＮ２１または、ＭＰ２２、ＭＮ２２）よりラッチインバータ（ＭＰ３１、ＭＮ３１または、ＭＰ３２、ＭＮ３２）が低インピーダンスとなる場合が存在する。そうなると、出力ノードＯＮ、ＯＰがラッチ回路（ＭＰ３１、ＭＰ３２、ＭＮ３１、ＭＮ３２）の論理閾値に達しない場合がある。その結果、発振停止が起こる。これにより低い周波数で発振させようとして、ＶＤＤ−Ｖｐｃｎｔ、Ｖｎｃｎｔ−ＧＮＤの電圧値を下げると、リングオシレータの絶対値発振限界を迎えてしまい発振停止が起こり、低い周波数での発振ができない。従って、広い周波数レンジでの発振を確保することが難しい。

一方、上述した本発明の実施例（図６）では、ラッチ回路１５もバッファインバータ１３、１４と同じように制御される電流源（電圧電流変換回路）１１、１２を用いて電流を供給することで、ラッチ回路１５とバッファインバータ１３、１４とのインピーダンス比の入れ替わりを防いでいる。これにより周波数が低いレンジにおいても、バッファインバータ１３、１４によりラッチ回路１５を反転することが可能となり、結果として差動信号を保ちながら、広い出力発振周波数レンジが得られる。

ここで、図３の非特許文献１に記載されている従来技術と、本発明の一実施例である図６に記載の遅延セルを用いた電圧制御発振器の発振周波数範囲について、比較した結果について図８に示す。図の横軸は、遅延セルに与える基準電圧信号（Ｖｐｃｎｔ、Ｖｎｃｎｔ）の元になるフィルタ電圧であり、縦軸は、発振周波数範囲である。従来例も本発明の一実施例も発振周波数の上限は、約１５００ＭＨＺであり、ほとんど変わりはない。しかし、従来例の発振周波数は５００ＭＨＺ以下では動作しないのに対して、本発明の一実施例では、さらに低い数十ＭＨＺの周波数でも動作することが確認されている。

次に、ラッチ回路１５を設け、さらに、同一の出力（たとえば、ＯＮ）にドレインが接続されるバッファインバータ（たとえば、１３）とラッチインバータ（たとえば、ＭＰ３１、ＭＮ３１）で電流源トランジスタ（ＭＰ１１１、ＭＰ１１２、ＭＮ１１１、ＭＮ１１２）を別々に設けることの効果について、図９を用いて説明する。この効果は、以下の理由によって得られる。まずは、内部ラッチが無い状態、すなわち、図６において内部ラッチ１５を除いたバッファインバータ１３のような電流源でコントロールされるインバータ回路を考える。内部ラッチが無いので、差動化を保つことが不可能であることは当然であるが、さらに発振振幅が小さくなる場合がある。それは、以下の理由によるものである。信号の遷移時、バッファインバータ１３は上下の電流源（ＭＰ１１１及びＭＮ１１１）でコントロールした電流を流す。この構成の場合、ある程度出力電位が電源／グランドに近づくとその変動によって電流源トランジスタＭＰ１１１またはＭＮ１１１のソースドレイン間電圧Ｖｄｓが圧迫され最終的に電流源トランジスタＭＰ１１１またはＭＮ１１１は線形領域で動作し微小電流しか流さなくなる。従って、出力電位はある点までは、急激に変化しその点を過ぎると緩やかに電源もしくはグランドに向かって遷移していく。この遷移が電源もしくはグランドに到達する時間よりリングオシレータのリングを一回りする遅延が短いと発振振幅は電源及びグランドに到達せず、小さい振幅しか行われない。特に入力信号ＩＰがハイレベルからローレベルに変化した場合の出力信号ＯＮの波形を図９の実線に示す。

それに対して、図６のようにラッチ回路１５を設け、さらに、同一の出力にドレインが接続されるバッファインバータとラッチインバータで電流源トランジスタを別々に設けた場合の動作を考えると、出力電位がある程度遷移する状態まではラッチ回路１５を設けない場合と同じように動作するが、出力電位の遷移がある程度進むと、ラッチ回路１５が反転し出力に正帰還がかかる。従って、ラッチ回路１５は、電流源トランジスタＭＰ１１１またはＭＮ１１１が線形で動作する領域においてもう一方の電流源トランジスタ（ＭＰ１１２またはＭＮ１１２）から電流を流し込むこととなり、より高速に電源グランドに遷移させる効果がある。特に入力信号ＩＰがハイレベルからローレベルに変化した場合の出力信号ＯＮの波形を図９の実線に示す。これによって振幅レベルを大きく確保することが可能となり、よりよい位相ノイズ特性やジッタ特性が得られることとなる。特にこの効果は、ドレインが共通接続されるバッファインバータとラッチインバータで電流源を別々に設けることにより得られる。

すなわち、内部ラッチ１５はドレイン同士が共通接続されるバッファインバータとは異なる電流源から電源が供給される。バッファインバータ１３、１４は差動信号入力ＩＰ、ＩＮを受ける為、それぞれ相補的に動作する。つまり、ＭＰ１１１が動作時はＭＮ１１２が動作し、ＭＰ１１２が動作するときはＭＮ１１１が動作して電流供給を行なう。したがってＭＰ１１１が電流供給を行なっている場合は、ＭＰ１１２は実質的に電流供給を行なっていないため、ＭＰ１１２はラッチ回路１５に電流を流すことが可能でありラッチ１５用に特別な電流源を配置する必要がない。

しかしながら、レイアウト制約や消費電流制約がなければ、内部ラッチ専用の電流源を設けその電流能力を調整することで線形領域の特性をより改善し、位相ノイズ特性の良い発振波形及び広発振レンジが得られる。この遅延セルの回路図を図１０に示す。図１０では、バッファインバータ及びラッチインバータ1個ずつに対してそれぞれ個別に電流源トランジスタを設けている。

また、このほか、図１１に示すように１つの遅延セルを構成する２つのバッファインバータと２つのラッチインバータでそれぞれ電流源トランジスタを共有することも可能である。上記図６、図１０、図１１は、いずれも、共通接続されたドレインを有するバッファインバータとラッチインバータで電流源を別々に設けている点で共通している。

次に、図１２は、本発明の上記実施例の電圧制御発振器を用いたＰＬＬ（位相同期）回路のブロック図である。図１２において、電圧制御発振器２４以外は、周知の回路を用いることができる。位相周波数比較器は、外部から入力される基準信号θｉｎと分周回路２５が出力する帰還クロック信号θｆｄを入力し、その位相差に応じて位相差信号をチャージポンプ回路２２に出力する。チャージポンプ回路２２は、位相周波数比較器２１の出力する位相差信号を受けてフィルタ２３に含まれるコンデンサを充放電する。フィルタ回路２３は、チャージポンプ２２が充放電する電流を平滑化して基準電圧を電圧制御発振器（ＶＣＯ）２４に与える。電圧制御発振器（ＶＣＯ）２４は、フィルタ２３の出力である基準電圧に基づいて、電流制御発振器の電流を制御し、所望の発振周波数を出力する。分周回路２５は必要に応じて設けることができ、電圧制御発振器（ＶＣＯ）２４の生成するクロックの周波数を下げて帰還クロック信号θｆｄを出力する。

なお、電圧制御発振器（ＶＣＯ）２４の電圧電流変換回路は、たとえば、図６のＰチャンネル側電圧電流変換回路１１やＮチャンネル側電圧電流変換回路１２に相当するものであってもよい。また、電流制御発振器は、図６のバッファインッバータ１３、１４、ラッチ回路１５に相当するものであってもよい。さらに、基準電圧信号ＶｐｃｎｔとＶｎｃｎｔは、どちらか一方の信号から図１に記載されているような電流ミラー回路を用いた周知の回路により容易に他方の基準電圧信号を生成することができる。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。たとえば、上記実施例では、Ｐチャンネル側とＮチャンネル側の両方に電圧電流変換回路を設けているが、必要に応じてどちらか一方のみに電圧電流変換回路を設け、他方は、電源、グランドに直接接続するようにすることも可能である。

特許文献１に記載された従来のＣＭＯＳインバータ型リングオシレータの回路図である。特許文献２に記載された従来の完全差動型電圧制御発振器の回路図である。非特許文献１に記載された従来の差動ラッチ型電圧制御発振器における遅延セルの回路図である。本発明の一実施例における電圧制御発振器全体のブロック図である。図４における遅延セルの一例を示すブロック図である。図４における遅延セルの一例を示す回路図である。図４における差動シングル変換回路の一例を示す回路図である。従来技術（非特許文献１）と図６に記載の実施例との発振周波数範囲を比較した図面である。図６においてラッチ回路を設け電流源を別けたことによる効果を説明する図面である。図４における遅延セルの別な構成例を示す回路図である。図４における遅延セルのさらに別な構成例を示す回路図である。本発明による電圧制御発振器を用いたＰＬＬ回路のブロック図である。

符号の説明

Ｐ１、Ｐ２、ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２、ＭＰ３１、ＭＰ３２、ＭＰ１１１、ＭＰ１１２、ＭＰ２１１、ＭＰ２１２、ＭＰ３１１、ＭＰ３１２、Ｐ６１１、Ｐ６２１、Ｐ６３１ＰチャンネルＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２、ＭＮ１１１、ＭＮ１１２、ＭＮ２１１、ＭＮ２１２、ＭＮ３１１、ＭＮ３１２、Ｎ６１１、Ｎ６１２、Ｎ６２１、Ｎ６３１ＮチャンネルＭＯＳトランジスタ
ＤＤ１、ＤＤ２、ＤＤ３差動型遅延回路
ＤＳＣ差動シングル変換回路
１１、ＰＳ１、ＰＳ２Ｐチャンネル側電圧電流変換回路
１２、ＮＳ１、ＮＳ２Ｎチャンネル側電圧電流変換回路
１３、１４、ＢＩ１、ＢＩ２バッファインバータ
ＬＩ１、ＬＩ２ラッチインバータ
１５ラッチ回路
２１位相比較器
２２チャージポンプ回路
２３フィルタ回路
２４電圧制御発振器
Ｂバッファ
Ｃ１、Ｃ２、Ｃ３容量
Ｄダイオード
Ｒ抵抗
Ｉ１、Ｉ２、Ｉ３インバータ
５、６、７、８差動増幅器

Claims

差動信号を入力し、遅延した差動信号を出力する遅延セルであって、電圧電流変換回路から供給される電流により遅延時間が制御される遅延セルを複数段縦続接続し、最終段の差動出力信号を初段の入力に対して位相が逆転するように初段の差動入力信号として帰還させ、前記電圧電流変換回路に与える電圧により発振周波数が制御される電圧制御発振器であって、
前記遅延セルが、前記差動入力信号の一方を入力し、前記差動出力信号の他方を出力する第１のバッファインバータと、
前記差動入力信号の他方を入力し、前記差動出力信号の一方を出力する第２のバッファインバータと、
前記差動出力信号の一方を入力し、前記第１のバッファインバータと出力が共通接続された第１のラッチインバータと、
前記差動出力信号の他方を入力し、前記第２のバッファインバータと出力が共通接続された第２のラッチインバータと、
を含み、
前記第１のラッチインバータが、前記第１のバッファインバータとは別の電圧電流変換回路から電流が供給され、かつ、
前記第２のラッチインバータが、前記第２のバッファインバータとは別の電圧電流変換回路から電流が供給される遅延セルである
電圧制御発振器。
前記遅延セルが、
前記第１のバッファインバータと、前記第２のラッチインバータと、に電流を供給する電圧電流変換回路と、
前記第２のバッファインバータと、前記第１のラッチインバータと、に電流を供給する電圧電流変換回路と、
を備えた遅延セルである請求項１記載の電圧制御発振器。
前記遅延セルが、
前記第１のバッファインバータに電流を供給する電圧電流変換回路と、
前記第２のバッファインバータに電流を供給する電圧電流変換回路と、
前記第１のラッチインバータに電流を供給する電圧電流変換回路と、
前記第２のラッチインバータに電流を供給する電圧電流変換回路と、
を備えた遅延セルである請求項１記載の電圧制御発振器。
前記遅延セルが、
前記第１のバッファインバータと、前記第２のバッファインバータと、に電流を供給する電圧電流変換回路と、
前記第１のラッチインバータと、前記第２のラッチインバータと、に電流を供給する電圧電流変換回路と、
を備えた遅延セルである請求項１記載の電圧制御発振器。
前記複数の電圧電流変換回路は、それぞれに共通に接続された電圧信号により電流が制御される電圧電流変換回路である請求項１乃至４いずれか１項記載の電圧制御発振器。
差動信号を入力し、遅延した差動信号を出力する遅延セルであって、電流源トランジスタから供給される電流により遅延時間が制御される遅延セルを複数段縦続接続し、最終段の差動出力信号を初段の入力に対して位相が逆転するように初段の差動入力信号として帰還させ、第１、第２の基準電圧信号により発振周波数が制御される電圧制御発振器であって、
前記遅延セルが、
それぞれ前記差動入力信号の一方がゲートに接続されドレインが前記差動出力信号の他方に接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第１のバッファインバータと、
それぞれ前記差動入力信号の他方がゲートに接続されドレインが前記差動出力信号の一方に接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第２のバッファインバータと、
それぞれ前記差動出力信号の一方がゲートに接続されドレインが前記第１のバッファインバータのドレインと共通接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第１のラッチインバータと、
それぞれ前記差動出力信号の他方がゲートに接続されドレインが前記第２のバッファインバータのドレインと共通接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第２のラッチインバータと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが、前記第１のバッファインバータの第１導電型トランジスタのソースと、前記第２のラッチインバータの第１導電型トランジスタのソースと、に接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、前記第２の基準電圧信号がゲートに接続され、ドレインが、前記第１のバッファインバータの第２導電型トランジスタのソースと、前記第２のラッチインバータの第２導電型トランジスタのソースと、に接続された第２導電型電流源トランジスタと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが、前記第２のバッファインバータの第１導電型トランジスタのソースと、前記第１のラッチインバータの第１導電型トランジスタのソースと、に接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、第２の基準電圧信号がゲートに接続され、ドレインが、前記第２のバッファインバータの第２導電型トランジスタのソースと、前記第１のラッチインバータの第２導電型トランジスタのソースと、に接続された第２導電型電流源トランジスタと、
を含む遅延セルである電圧制御発振器。
差動信号を入力し、遅延した差動信号を出力する遅延セルであって、電流源トランジスタから供給される電流により遅延時間が制御される遅延セルを複数段縦続接続し、最終段の差動出力信号を初段の入力に対して位相が逆転するように初段の差動入力信号として帰還させ、第１、第２の基準電圧信号により発振周波数が制御される電圧制御発振器であって、
前記遅延セルが、
それぞれ前記差動入力信号の一方がゲートに接続されドレインが前記差動出力信号の他方に接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第１のバッファインバータと、
それぞれ前記差動入力信号の他方がゲートに接続されドレインが前記差動出力信号の一方に接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第２のバッファインバータと、
それぞれ前記差動出力信号の一方がゲートに接続されドレインが前記第１のバッファインバータのドレインと共通接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第１のラッチインバータと、
それぞれ前記差動出力信号の他方がゲートに接続されドレインが前記第２のバッファインバータのドレインと共通接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第２のラッチインバータと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが、前記第１のバッファインバータの第１導電型トランジスタのソースに接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、前記第２の基準電圧信号がゲートに接続され、ドレインが、前記第１のバッファインバータの第２導電型トランジスタのソースに接続された第２導電型電流源トランジスタと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが、前記第２のバッファインバータの第１導電型トランジスタのソースに接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、前記第２の基準電圧信号がゲートに接続され、ドレインが、前記第２のバッファインバータの第２導電型トランジスタのソースに接続された第２導電型電流源トランジスタと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが、前記第１のラッチインバータの第１導電型トランジスタのソースに接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、前記第２の基準電圧信号がゲートに接続され、ドレインが、前記第１のラッチインバータの第２導電型トランジスタのソースに接続された第２導電型電流源トランジスタと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが、前記第２のラッチインバータの第１導電型トランジスタのソースに接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、前記第２の基準電圧信号がゲートに接続され、ドレインが、前記第２のラッチインバータの第２導電型トランジスタのソースに接続された第２導電型電流源トランジスタと、
を含む遅延セルである電圧制御発振器。
差動信号を入力し、遅延した差動信号を出力する遅延セルであって、電流源トランジスタから供給される電流により遅延時間が制御される遅延セルを複数段縦続接続し、最終段の差動出力信号を初段の入力に対して位相が逆転するように初段の差動入力信号として帰還させ、第１、第２の基準電圧信号により発振周波数が制御される電圧制御発振器であって、
前記遅延セルが、
それぞれ前記差動入力信号の一方がゲートに接続されドレインが前記差動出力信号の他方に接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第１のバッファインバータと、
それぞれ前記差動入力信号の他方がゲートに接続されドレインが前記差動出力信号の一方に接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第２のバッファインバータと、
それぞれ前記差動出力信号の一方がゲートに接続されドレインが前記第１のバッファインバータのドレインと共通接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第１のラッチインバータと、
それぞれ前記差動出力信号の他方がゲートに接続されドレインが前記第２のバッファインバータのドレインと共通接続された第１導電型トランジスタと、第２導電型トランジスタとを含む第２のラッチインバータと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが前記第１及び第２のバッファインバータの第１導電型トランジスタのソースに接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、前記第２の基準電圧信号がゲートに接続され、ドレインが前記第１及び第２のバッファインバータの第２導電型トランジスタのソースに接続された第２導電型電流源トランジスタと、
ソースが第１の電源に接続され、前記第１の基準電圧信号がゲートに接続され、ドレインが前記第１及び第２のラッチインバータの第１導電型トランジスタのソースに接続された第１導電型電流源トランジスタと、
ソースが第２の電源に接続され、第２の基準電圧信号がゲートに接続され、ドレインが前記第１及び第２のラッチインバータの第２導電型トランジスタのソースに接続された第２導電型電流源トランジスタと、
を含む遅延セルである電圧制御発振器。
基準クロック信号と帰還クロック信号との位相を比較し位相差信号を生成する位相比較器と、前記位相差信号に基づいて電流を充放電するチャージポンプ回路と、前記充放電する電流を蓄積し基準電圧を生成するフィルタ回路と、前記基準電圧に基づいて発振が制御される前記請求項１乃至８いずれか１項記載の電圧制御発振器と、前記電圧制御発振器の発振に基づいて前記帰還クロック信号を生成する帰還回路とを備えた位相同期回路。