JP2003249844A - 可変遅延器，電圧制御発振器，ｐｌｌ回路 - Google Patents
可変遅延器，電圧制御発振器，ｐｌｌ回路Info
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- Nonlinear Science (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 リーク電流を増大させることなく、低い電源
電圧で動作させることができ、しかも電源電圧の低電圧
化に伴う発振周波数の低下を緩和できる電圧制御発振
器、これを用いたＰＬＬ回路、及びこれらに使用する可
変遅延器を提供する。 【解決手段】 可変遅延器２２の入力Ｖｉがロウレベル
からハイレベルに変化すると、第２オフ制御素子２４
ｂ、第１電流制御素子２５ａがオンすることにより、第
１スイッチ素子２３ａがオン、第２スイッチ素子２３ｂ
がオフして、第１制御電圧Ｖc1に応じた大きさ充電電流
により、インバータ回路２０の入力容量Ｃinが充電され
る。一方、入力Ｖｉがロウレベルの時は、第１オフ制御
素子２４ａ，第２電流制御素子２５ｂがオンすることに
より、第１スイッチ素子２３ａがオフ、第２スイッチ素
子２３ｂがオンして、第２制御電圧Ｖc2に応じた大きさ
の放電電流によりインバータ回路２０の入力容量Ｃinが
放電される。
電圧で動作させることができ、しかも電源電圧の低電圧
化に伴う発振周波数の低下を緩和できる電圧制御発振
器、これを用いたＰＬＬ回路、及びこれらに使用する可
変遅延器を提供する。 【解決手段】 可変遅延器２２の入力Ｖｉがロウレベル
からハイレベルに変化すると、第２オフ制御素子２４
ｂ、第１電流制御素子２５ａがオンすることにより、第
１スイッチ素子２３ａがオン、第２スイッチ素子２３ｂ
がオフして、第１制御電圧Ｖc1に応じた大きさ充電電流
により、インバータ回路２０の入力容量Ｃinが充電され
る。一方、入力Ｖｉがロウレベルの時は、第１オフ制御
素子２４ａ，第２電流制御素子２５ｂがオンすることに
より、第１スイッチ素子２３ａがオフ、第２スイッチ素
子２３ｂがオンして、第２制御電圧Ｖc2に応じた大きさ
の放電電流によりインバータ回路２０の入力容量Ｃinが
放電される。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器
（ＶＣＯ：Voltage Controlled Oscillator ）及びこれ
を用いたＰＬＬ（Phase Locked Loop ）回路、これらに
使用される可変遅延器に関する。
（ＶＣＯ：Voltage Controlled Oscillator ）及びこれ
を用いたＰＬＬ（Phase Locked Loop ）回路、これらに
使用される可変遅延器に関する。
【０００２】
【従来の技術】従来より、外部から入力される基準信号
に同期したクロックを発生させる回路としてＰＬＬ回路
が知られている。このＰＬＬ回路の一例を図７（ａ）に
示す。図示されているように、ＰＬＬ回路１００は、制
御電圧によって発振周波数を変化させることが可能な電
圧制御発振器（ＶＣＯ）１０２と、ＶＣＯ１０２の出力
信号を周波数が１／Ｎとなるように分周する分周器１０
４と、外部から入力される基準信号と分周器１０４の出
力とで位相を比較し、その位相差に応じた信号を生成す
る位相比較器１０６と、位相比較器１０６の出力を制御
電圧に変換するチャージポンプ１０８と、チャージポン
プ１０８が生成した制御電圧を平滑化してＶＣＯ１０２
を制御するための制御電圧を生成するローパスフィルタ
（ＬＰＦ）１１０とを備えている。
に同期したクロックを発生させる回路としてＰＬＬ回路
が知られている。このＰＬＬ回路の一例を図７（ａ）に
示す。図示されているように、ＰＬＬ回路１００は、制
御電圧によって発振周波数を変化させることが可能な電
圧制御発振器（ＶＣＯ）１０２と、ＶＣＯ１０２の出力
信号を周波数が１／Ｎとなるように分周する分周器１０
４と、外部から入力される基準信号と分周器１０４の出
力とで位相を比較し、その位相差に応じた信号を生成す
る位相比較器１０６と、位相比較器１０６の出力を制御
電圧に変換するチャージポンプ１０８と、チャージポン
プ１０８が生成した制御電圧を平滑化してＶＣＯ１０２
を制御するための制御電圧を生成するローパスフィルタ
（ＬＰＦ）１１０とを備えている。
【０００３】このように構成されたＰＬＬ回路１００で
は、ＶＣＯ１０２により基準信号のＮ倍の周波数を有す
る高周波信号が生成されるため、例えば、水晶発振器を
用いて生成される比較的低周波ではあるが安定した信号
を基準信号として用いることにより、高速で安定したク
ロックを安価に得ることができる。また、ＰＬＬ回路１
００では、分周器１０４での分周比１／Ｎを変化させる
ことにより、基準信号のＮ倍の周波数を有する信号を任
意に生成することができる。
は、ＶＣＯ１０２により基準信号のＮ倍の周波数を有す
る高周波信号が生成されるため、例えば、水晶発振器を
用いて生成される比較的低周波ではあるが安定した信号
を基準信号として用いることにより、高速で安定したク
ロックを安価に得ることができる。また、ＰＬＬ回路１
００では、分周器１０４での分周比１／Ｎを変化させる
ことにより、基準信号のＮ倍の周波数を有する信号を任
意に生成することができる。
【０００４】このため、ＰＬＬ回路１００は、例えばマ
イクロコンピュータ（以下単に「マイコン」という）
や、チャンネル選択等を行う各種無線機器等に多用され
ている。なお、上述したＰＬＬ回路は、一般的な構成を
有するものであり、公知・公用の技術に該当するので、
特に先行技術文献は開示しない。
イクロコンピュータ（以下単に「マイコン」という）
や、チャンネル選択等を行う各種無線機器等に多用され
ている。なお、上述したＰＬＬ回路は、一般的な構成を
有するものであり、公知・公用の技術に該当するので、
特に先行技術文献は開示しない。
【０００５】ところで、これらマイコンや無線機器の多
くは、携帯用機器として構成されている。そして携帯用
機器では、電池交換や充電の手間を極力削減するために
低消費電力化する必要があること、また、機器を構成す
る各種半導体集積回路のプロセスが微細化され、これを
構成する素子（トランジスタ）の耐圧が低下しているこ
とから、電源電圧を低電圧化することが望まれている。
くは、携帯用機器として構成されている。そして携帯用
機器では、電池交換や充電の手間を極力削減するために
低消費電力化する必要があること、また、機器を構成す
る各種半導体集積回路のプロセスが微細化され、これを
構成する素子（トランジスタ）の耐圧が低下しているこ
とから、電源電圧を低電圧化することが望まれている。
【０００６】また、これらの用途では、数百ＭＨｚ〜数
ＧＨｚのクロックや周波数帯が使用されているため、こ
れに対応してＶＣＯも高い周波数での発振が可能なもの
が必要とされている。そのようなＶＣＯとして、近年で
は、トランジスタのみで構成でき、しかも、直流のバイ
アス電流を必要としないため、ＬＣ発振を基本とし可変
容量ダイオードを用いて構成されるＶＣＯと比較して、
小型化、低消費電力（低消費電流）化に有利なリングＶ
ＣＯが注目されている。
ＧＨｚのクロックや周波数帯が使用されているため、こ
れに対応してＶＣＯも高い周波数での発振が可能なもの
が必要とされている。そのようなＶＣＯとして、近年で
は、トランジスタのみで構成でき、しかも、直流のバイ
アス電流を必要としないため、ＬＣ発振を基本とし可変
容量ダイオードを用いて構成されるＶＣＯと比較して、
小型化、低消費電力（低消費電流）化に有利なリングＶ
ＣＯが注目されている。
【０００７】このリングＶＣＯは、図７（ｂ）に示すよ
うに、奇数個（ここでは３個）の可変遅延インバータ回
路１２０（１２０ａ〜１２０ｃ）をリング状に接続する
ことにより構成されている。そして、各可変遅延インバ
ータ回路１２０は、電源ラインＬ１とグランドラインＬ
２との間に、直列接続（いわゆるトーテムポール接続）
された各２個のＰチャネルＭＯＳ（以下単に「ＰＭＯ
Ｓ」という）トランジスタＴＰ１，ＴＰ２、及びＮチャ
ネルＭＯＳ（以下単に「ＮＭＯＳ」という）トランジス
タＴＮ１，ＴＮ２からなる。
うに、奇数個（ここでは３個）の可変遅延インバータ回
路１２０（１２０ａ〜１２０ｃ）をリング状に接続する
ことにより構成されている。そして、各可変遅延インバ
ータ回路１２０は、電源ラインＬ１とグランドラインＬ
２との間に、直列接続（いわゆるトーテムポール接続）
された各２個のＰチャネルＭＯＳ（以下単に「ＰＭＯ
Ｓ」という）トランジスタＴＰ１，ＴＰ２、及びＮチャ
ネルＭＯＳ（以下単に「ＮＭＯＳ」という）トランジス
タＴＮ１，ＴＮ２からなる。
【０００８】このうちドレイン同士、及びゲート同士が
互いに接続されＣＭＯＳインバータ回路を構成するＰＭ
ＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ
１を、以下ではスイッチ素子ＴＰ１，ＴＮ１と呼び、各
スイッチ素子ＴＰ１，ＴＮ１と電源ラインＬ１及びグラ
ンドラインＬ２との間に接続されたＰＭＯＳトランジス
タＴＰ２及びＮＭＯＳトランジスタＴＮ２を、以下では
電流制御素子ＴＰ２，ＴＮ２と呼ぶ。
互いに接続されＣＭＯＳインバータ回路を構成するＰＭ
ＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ
１を、以下ではスイッチ素子ＴＰ１，ＴＮ１と呼び、各
スイッチ素子ＴＰ１，ＴＮ１と電源ラインＬ１及びグラ
ンドラインＬ２との間に接続されたＰＭＯＳトランジス
タＴＰ２及びＮＭＯＳトランジスタＴＮ２を、以下では
電流制御素子ＴＰ２，ＴＮ２と呼ぶ。
【０００９】そして、スイッチ素子ＴＰ１，ＴＮ１が構
成するＣＭＯＳインバータの入出力が、可変遅延インバ
ータ回路１２０の入出力となり、また、各可変遅延イン
バータ回路１２０ａ〜１２０ｃの電流制御素子ＴＰ２に
は共通に第１制御電圧Ｖc1が印加され、同じく電流制御
素子ＴＮ２には共通に第２制御電圧Ｖc2が印加されるよ
うに構成されている（例えば、特許文献１参照。）。
成するＣＭＯＳインバータの入出力が、可変遅延インバ
ータ回路１２０の入出力となり、また、各可変遅延イン
バータ回路１２０ａ〜１２０ｃの電流制御素子ＴＰ２に
は共通に第１制御電圧Ｖc1が印加され、同じく電流制御
素子ＴＮ２には共通に第２制御電圧Ｖc2が印加されるよ
うに構成されている（例えば、特許文献１参照。）。
【００１０】ここで、図８（ａ）は、ＶＣＯ動作原理を
説明するための等価回路図であり、１段分の可変遅延イ
ンバータ回路１２０と、次段の可変遅延インバータ回路
１２０の入力容量を表す等価コンデンサＣinとからな
る。まず、第１制御電圧Ｖc1としてグランド電圧ＶＧ、
第２制御電圧Ｖc2として電源電圧ＶＤが印加され、電流
制御素子ＴＰ２、ＴＮ２がいずれも完全にオンした状態
を仮定する。
説明するための等価回路図であり、１段分の可変遅延イ
ンバータ回路１２０と、次段の可変遅延インバータ回路
１２０の入力容量を表す等価コンデンサＣinとからな
る。まず、第１制御電圧Ｖc1としてグランド電圧ＶＧ、
第２制御電圧Ｖc2として電源電圧ＶＤが印加され、電流
制御素子ＴＰ２、ＴＮ２がいずれも完全にオンした状態
を仮定する。
【００１１】この時、可変遅延インバータ回路１２０の
入力Ｖinがハイレベル（電源電圧）であれば、スイッチ
素子ＴＰ１がオフ、スイッチ素子ＴＮ１がオンし、可変
遅延インバータ回路１２０の出力Ｖout はロウレベル
（グランド電圧）となる。この状態から、入力Ｖinがハ
イレベルからロウレベルに変化すると、スイッチ素子Ｔ
Ｐ１がオン、スイッチ素子ＴＮ１がオフすることによ
り、電流制御素子ＴＰ２及びスイッチ素子ＴＰ１を介し
て等価コンデンサＣinが充電され、その結果、出力Ｖou
t はハイレベルとなる。この時の充電電流は、電流制御
素子ＴＰ２、ひいては第１制御電圧Ｖc1によって制御さ
れる。
入力Ｖinがハイレベル（電源電圧）であれば、スイッチ
素子ＴＰ１がオフ、スイッチ素子ＴＮ１がオンし、可変
遅延インバータ回路１２０の出力Ｖout はロウレベル
（グランド電圧）となる。この状態から、入力Ｖinがハ
イレベルからロウレベルに変化すると、スイッチ素子Ｔ
Ｐ１がオン、スイッチ素子ＴＮ１がオフすることによ
り、電流制御素子ＴＰ２及びスイッチ素子ＴＰ１を介し
て等価コンデンサＣinが充電され、その結果、出力Ｖou
t はハイレベルとなる。この時の充電電流は、電流制御
素子ＴＰ２、ひいては第１制御電圧Ｖc1によって制御さ
れる。
【００１２】また、この状態から、入力Ｖinがロウレベ
ルからハイレベルに変化すると、再びスイッチ素子ＴＰ
１がオフ、スイッチ素子ＴＮ１がオンすることにより、
スイッチ素子ＴＮ１及び電流制御素子ＴＮ２を介して等
価コンデンサＣinが放電され、その結果、出力Ｖout は
ロウレベルとなる。この時の充電電流は、電流制御素子
ＴＮ２、ひいては第２制御電圧Ｖc2によって制御され
る。
ルからハイレベルに変化すると、再びスイッチ素子ＴＰ
１がオフ、スイッチ素子ＴＮ１がオンすることにより、
スイッチ素子ＴＮ１及び電流制御素子ＴＮ２を介して等
価コンデンサＣinが放電され、その結果、出力Ｖout は
ロウレベルとなる。この時の充電電流は、電流制御素子
ＴＮ２、ひいては第２制御電圧Ｖc2によって制御され
る。
【００１３】具体的には、図８（ｂ）に示すように、入
力Ｖinが時刻ｔ１にてハイレベルからロウレベルに変化
すると、出力Ｖout は、ある動作遅延をもって時刻ｔ２
から変化を始める。この時、第１制御電圧Ｖc1が大きい
ほど、電流制御素子ＴＰ２のゲート，ソース間の電位差
が小さくなり、充電電流は小さくなる。従って、出力Ｖ
out の変化（等価コンデンサＣinの充放電波形）は、第
１制御電圧Ｖc1が大きくなるに従って、図中ａ→ｂ→ｃ
に示すようなものに変化する。
力Ｖinが時刻ｔ１にてハイレベルからロウレベルに変化
すると、出力Ｖout は、ある動作遅延をもって時刻ｔ２
から変化を始める。この時、第１制御電圧Ｖc1が大きい
ほど、電流制御素子ＴＰ２のゲート，ソース間の電位差
が小さくなり、充電電流は小さくなる。従って、出力Ｖ
out の変化（等価コンデンサＣinの充放電波形）は、第
１制御電圧Ｖc1が大きくなるに従って、図中ａ→ｂ→ｃ
に示すようなものに変化する。
【００１４】同様に、入力Ｖinが時刻ｔ３にてロウレベ
ルからハイレベルに変化すると、出力Ｖout は、ある動
作遅延をもって時刻ｔ４から変化を始める。この時、第
２制御電圧Ｖc2が小さいほど、電流制御素子ＴＮ２のゲ
ート，ソース間の電位差が小さくなり、放電電流は小さ
くなる。従って、出力Ｖout の変化（等価コンデンサＣ
inの充放電波形）は、第２制御電圧Ｖc2が小さくなるに
従って、図中ｄ→ｅ→ｆに示すようなものに変化する。
ルからハイレベルに変化すると、出力Ｖout は、ある動
作遅延をもって時刻ｔ４から変化を始める。この時、第
２制御電圧Ｖc2が小さいほど、電流制御素子ＴＮ２のゲ
ート，ソース間の電位差が小さくなり、放電電流は小さ
くなる。従って、出力Ｖout の変化（等価コンデンサＣ
inの充放電波形）は、第２制御電圧Ｖc2が小さくなるに
従って、図中ｄ→ｅ→ｆに示すようなものに変化する。
【００１５】つまり、第１制御電圧Ｖc1が大きいほど、
また第２制御電圧Ｖc2が小さいほど、入力Ｖinの信号レ
ベルの反転時に、出力Ｖout の信号レベルがしきい値Ｖ
thに達して、その信号レベルが反転するまでに要する遅
延が長くなる。このように、可変遅延インバータ回路１
２０では、その出力Ｖout の立ち上がり特性が第１制御
電圧Ｖc1により、立ち下がり特性が第２制御電圧Ｖc2に
より変化することにより、可変遅延インバータ回路１２
０の伝搬遅延が変化し、その結果、リングＶＣＯ１２０
の発振周波数も変化するのである。
また第２制御電圧Ｖc2が小さいほど、入力Ｖinの信号レ
ベルの反転時に、出力Ｖout の信号レベルがしきい値Ｖ
thに達して、その信号レベルが反転するまでに要する遅
延が長くなる。このように、可変遅延インバータ回路１
２０では、その出力Ｖout の立ち上がり特性が第１制御
電圧Ｖc1により、立ち下がり特性が第２制御電圧Ｖc2に
より変化することにより、可変遅延インバータ回路１２
０の伝搬遅延が変化し、その結果、リングＶＣＯ１２０
の発振周波数も変化するのである。
【００１６】
【特許文献１】特開平７−７４５９６号公報（段落００
０２〜０００８、図１９）
０２〜０００８、図１９）
【００１７】
【発明が解決しようとする課題】しかし、上述の可変遅
延インバータ回路１２０では、電源電圧ＶＤを低下させ
ていくと、出力レベルの反転時に流れる充放電電流が減
少し、これに伴って発振周波数も低下する。そして、最
終的には、スイッチ素子ＴＰ１，ＴＮ１や電流制御素子
ＴＰ２，ＴＮ２をオンさせるのに必要なゲート，ソース
間の電位差を確保できなくなると、リングＶＣＯ１２０
の発振は停止する。
延インバータ回路１２０では、電源電圧ＶＤを低下させ
ていくと、出力レベルの反転時に流れる充放電電流が減
少し、これに伴って発振周波数も低下する。そして、最
終的には、スイッチ素子ＴＰ１，ＴＮ１や電流制御素子
ＴＰ２，ＴＮ２をオンさせるのに必要なゲート，ソース
間の電位差を確保できなくなると、リングＶＣＯ１２０
の発振は停止する。
【００１８】特に、上述の可変遅延インバータ回路１２
０では、４個ものトランジスタが直列接続され、そのう
ち２個のトランジスタを同時にオンさせる必要があり、
そのために必要なゲート，ソース間の電位差を確保する
には、電源電圧ＶＤを十分に低くすることができないと
いう問題があった。
０では、４個ものトランジスタが直列接続され、そのう
ち２個のトランジスタを同時にオンさせる必要があり、
そのために必要なゲート，ソース間の電位差を確保する
には、電源電圧ＶＤを十分に低くすることができないと
いう問題があった。
【００１９】これに対して、可変遅延インバータ回路１
２０を構成する各ＭＯＳトランジスタのしきい値電圧を
低く設定することが考えられる。しかし、ＭＯＳトラン
ジスタでは、その構造上、しきい値を低下させるとリー
ク電流が増大するため、消費電力を低減できないという
問題があった。
２０を構成する各ＭＯＳトランジスタのしきい値電圧を
低く設定することが考えられる。しかし、ＭＯＳトラン
ジスタでは、その構造上、しきい値を低下させるとリー
ク電流が増大するため、消費電力を低減できないという
問題があった。
【００２０】そこで本発明は、上記問題点を解決するた
めに、リーク電流を増大させることなく、低い電源電圧
で動作させることができ、しかも電源電圧の低電圧化に
伴う発振周波数の低下を緩和できる電圧制御発振器、こ
れを用いたＰＬＬ回路、及びこれらに使用する可変遅延
器を提供することを目的とする。
めに、リーク電流を増大させることなく、低い電源電圧
で動作させることができ、しかも電源電圧の低電圧化に
伴う発振周波数の低下を緩和できる電圧制御発振器、こ
れを用いたＰＬＬ回路、及びこれらに使用する可変遅延
器を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記目的を達成するため
の発明である請求項１記載の可変遅延器は、高電位側電
源及び低電位側電源の間に直列接続されたＰチャネルＭ
ＯＳトランジスタ（第１スイッチ素子）及びＮチャネル
ＭＯＳトランジスタ（第２スイッチ素子）により構成さ
れたスイッチング回路を備えている。
の発明である請求項１記載の可変遅延器は、高電位側電
源及び低電位側電源の間に直列接続されたＰチャネルＭ
ＯＳトランジスタ（第１スイッチ素子）及びＮチャネル
ＭＯＳトランジスタ（第２スイッチ素子）により構成さ
れたスイッチング回路を備えている。
【００２２】そして、オフ制御回路が、入力端子に印加
される入力信号に従って、スイッチング回路を構成する
第１及び第２スイッチ素子のうちいずれか一方を、その
ゲートソース間を導通させることによりオフする。する
と、電流制御回路は、第２スイッチ素子のオフ時には、
第１制御電圧が印加される第１制御端子と第１スイッチ
素子のゲートとを導通させ、一方、第１スイッチ素子の
オフ時には、第２制御電圧が印加される第２制御端子と
第２スイッチ素子のゲートとを導通させることにより、
第１或いは第２スイッチ素子を流れる電流の大きさを制
御する。
される入力信号に従って、スイッチング回路を構成する
第１及び第２スイッチ素子のうちいずれか一方を、その
ゲートソース間を導通させることによりオフする。する
と、電流制御回路は、第２スイッチ素子のオフ時には、
第１制御電圧が印加される第１制御端子と第１スイッチ
素子のゲートとを導通させ、一方、第１スイッチ素子の
オフ時には、第２制御電圧が印加される第２制御端子と
第２スイッチ素子のゲートとを導通させることにより、
第１或いは第２スイッチ素子を流れる電流の大きさを制
御する。
【００２３】つまり、出力端子に接続された容量性負荷
は、第２スイッチ素子のオフ時には、第１スイッチ素子
を介して流れる充電電流により充電され、第２スイッチ
素子のオン時には、第２スイッチ素子を介して流れる放
電電流により放電される。従って、本発明の可変遅延器
によれば、第１及び第２制御電圧により充放電電流の大
きさを制御することにより、出力端子から出力される出
力信号の立ち上がり及び立ち下がり特性を変化させるこ
とができる。つまり、入力端子から入力される入力信号
の信号レベルが反転した後、出力信号の信号レベル（容
量性負荷の充電電圧）が、そのハイレベル／ロウレベル
を判定するしきい値に到達して信号レベルが反転したと
されるまでの時間を変化させることができ、ひいては当
該可変遅延器を通過する信号の伝搬遅延を制御すること
ができる。
は、第２スイッチ素子のオフ時には、第１スイッチ素子
を介して流れる充電電流により充電され、第２スイッチ
素子のオン時には、第２スイッチ素子を介して流れる放
電電流により放電される。従って、本発明の可変遅延器
によれば、第１及び第２制御電圧により充放電電流の大
きさを制御することにより、出力端子から出力される出
力信号の立ち上がり及び立ち下がり特性を変化させるこ
とができる。つまり、入力端子から入力される入力信号
の信号レベルが反転した後、出力信号の信号レベル（容
量性負荷の充電電圧）が、そのハイレベル／ロウレベル
を判定するしきい値に到達して信号レベルが反転したと
されるまでの時間を変化させることができ、ひいては当
該可変遅延器を通過する信号の伝搬遅延を制御すること
ができる。
【００２４】しかも、本発明の可変遅延器によれば、高
電位側電源と低電位側電源との間に直列接続されるトラ
ンジスタの数は２個だけであり、両トランジスタが同時
にオンすることはないため、当該可変遅延器を動作させ
るには、単一のトランジスタをオンさせるだけのゲー
ト，ソース間電圧を確保できればよい。このため、４個
のトランジスタが直列接続され、２個のトランジスタを
同時にオンする必要のある従来装置と比較して、同じ電
源電圧であれば、より多くの充放電電流を流すことがで
き、また同じ充放電電流を確保するのであれば、電源電
圧をより低く設定することができる。
電位側電源と低電位側電源との間に直列接続されるトラ
ンジスタの数は２個だけであり、両トランジスタが同時
にオンすることはないため、当該可変遅延器を動作させ
るには、単一のトランジスタをオンさせるだけのゲー
ト，ソース間電圧を確保できればよい。このため、４個
のトランジスタが直列接続され、２個のトランジスタを
同時にオンする必要のある従来装置と比較して、同じ電
源電圧であれば、より多くの充放電電流を流すことがで
き、また同じ充放電電流を確保するのであれば、電源電
圧をより低く設定することができる。
【００２５】ところで、オフ制御回路は、例えば請求項
２記載のように、ソースが第１スイッチ素子のソース、
ドレインが第１スイッチ素子のゲート、ゲートが入力端
子に接続されたＰチャネルＭＯＳトランジスタからなる
第１オフ制御素子と、ソースが第２スイッチ素子のソー
ス、ドレインが第２スイッチ素子のゲート、ゲートに入
力端子に接続されたＮチャネルＭＯＳトランジスタから
なる第２オフ制御素子とにより構成することができる。
２記載のように、ソースが第１スイッチ素子のソース、
ドレインが第１スイッチ素子のゲート、ゲートが入力端
子に接続されたＰチャネルＭＯＳトランジスタからなる
第１オフ制御素子と、ソースが第２スイッチ素子のソー
ス、ドレインが第２スイッチ素子のゲート、ゲートに入
力端子に接続されたＮチャネルＭＯＳトランジスタから
なる第２オフ制御素子とにより構成することができる。
【００２６】この場合、入力端子に印加される入力信号
がハイレベルの時には、第２オフ制御素子が導通するこ
とにより第２スイッチ素子がオフし、入力信号がロウレ
ベルの時には、第１オフ制御素子が導通することにより
第１スイッチ素子がオフすることになる。
がハイレベルの時には、第２オフ制御素子が導通するこ
とにより第２スイッチ素子がオフし、入力信号がロウレ
ベルの時には、第１オフ制御素子が導通することにより
第１スイッチ素子がオフすることになる。
【００２７】また、電流制御回路は、例えば請求項３記
載のように、ソース，ドレインが第１スイッチ素子のゲ
ート及び第１制御端子に接続され、ゲートが入力端子に
接続されたＮチャネルＭＯＳトランジスタからなる第１
電流制御素子と、ソース，ドレインが第２スイッチ素子
のゲート及び第２制御端子に接続され、ゲートが入力端
子に接続されたＰチャネルＭＯＳトランジスタからなる
第２電流制御素子とにより構成することができる。
載のように、ソース，ドレインが第１スイッチ素子のゲ
ート及び第１制御端子に接続され、ゲートが入力端子に
接続されたＮチャネルＭＯＳトランジスタからなる第１
電流制御素子と、ソース，ドレインが第２スイッチ素子
のゲート及び第２制御端子に接続され、ゲートが入力端
子に接続されたＰチャネルＭＯＳトランジスタからなる
第２電流制御素子とにより構成することができる。
【００２８】この場合、入力端子に印加される入力信号
がハイレベルの時には、第１スイッチ素子のゲートに第
１制御電圧が印加されることにより、この第１制御電圧
に応じた充電電流によって出力端子に接続された容量性
負荷の充電をすることができ、入力信号がロウレベルの
時には、第２スイッチ素子のゲートに第２制御電圧が印
加されることにより、第２制御電圧に応じた放電電流に
よって出力端子に接続された容量性負荷の放電をするこ
とができる。
がハイレベルの時には、第１スイッチ素子のゲートに第
１制御電圧が印加されることにより、この第１制御電圧
に応じた充電電流によって出力端子に接続された容量性
負荷の充電をすることができ、入力信号がロウレベルの
時には、第２スイッチ素子のゲートに第２制御電圧が印
加されることにより、第２制御電圧に応じた放電電流に
よって出力端子に接続された容量性負荷の放電をするこ
とができる。
【００２９】また、請求項４記載のように、オフ制御回
路を、上述の第１及び第２オフ制御素子にて構成し、且
つ、電流制御回路を、上述の第１及び第２電流制御素子
にて構成した場合、これを半導体上に実現する際に、そ
の構成要素となる各素子を次のようにレイアウトするこ
とが望ましい。但し、当該可変遅延器と容量性負荷との
配列方向を第１の方向、この第１の方向に直交する方向
を第２の方向とする。
路を、上述の第１及び第２オフ制御素子にて構成し、且
つ、電流制御回路を、上述の第１及び第２電流制御素子
にて構成した場合、これを半導体上に実現する際に、そ
の構成要素となる各素子を次のようにレイアウトするこ
とが望ましい。但し、当該可変遅延器と容量性負荷との
配列方向を第１の方向、この第１の方向に直交する方向
を第２の方向とする。
【００３０】即ち、請求項５記載のように、第２の方向
に沿って第１オフ制御素子及び第１電流制御素子を配列
してなる第１ブロックと、同じく第２の方向に沿って第
２オフ制御素子及び第２電流制御素子を配列してなる第
２ブロックとを、第１の方向に沿って配列し、且つ、第
１及び第２ブロックを前記第２の方向の両側から挟む位
置に、第１及び第２スイッチ素子を配置することが望ま
しい。
に沿って第１オフ制御素子及び第１電流制御素子を配列
してなる第１ブロックと、同じく第２の方向に沿って第
２オフ制御素子及び第２電流制御素子を配列してなる第
２ブロックとを、第１の方向に沿って配列し、且つ、第
１及び第２ブロックを前記第２の方向の両側から挟む位
置に、第１及び第２スイッチ素子を配置することが望ま
しい。
【００３１】また、請求項６記載のように、第２の方向
に沿って第１及び第２オフ制御素子、第１及び第２電流
制御素子を一列に配列してなる制御ブロックと、同じく
第２の方向に沿って第１及び第２スイッチ素子を配列し
てなるスイッチブロックとを、第１の方向に沿って配列
してもよい。
に沿って第１及び第２オフ制御素子、第１及び第２電流
制御素子を一列に配列してなる制御ブロックと、同じく
第２の方向に沿って第１及び第２スイッチ素子を配列し
てなるスイッチブロックとを、第１の方向に沿って配列
してもよい。
【００３２】いずれの場合も、可変遅延回路の第１の方
向に沿った長さが短縮されるため、半導体のチップ面積
を小さくできるだけでなく、半導体上にて、第１の方向
に沿って配列された可変遅延回路とインバータとをリン
グ状に接続して発振器を構成する場合には、リング状に
接続するためのパターンの配線長を短縮できるため、配
線の寄生容量による発振周波数の低下を防止できる。
向に沿った長さが短縮されるため、半導体のチップ面積
を小さくできるだけでなく、半導体上にて、第１の方向
に沿って配列された可変遅延回路とインバータとをリン
グ状に接続して発振器を構成する場合には、リング状に
接続するためのパターンの配線長を短縮できるため、配
線の寄生容量による発振周波数の低下を防止できる。
【００３３】次に、請求項７記載の電圧制御発振器は、
１つ以上の請求項１乃至請求項３いずれか記載の可変遅
延器と、奇数個のインバータ回路とをリング状に接続す
ることにより構成されている。なお、インバータ回路や
可変遅延器の入力は入力容量を有しており、容量性負荷
とみなすことができるため、第１及び第２制御端子に印
加する第１及び第２制御電圧を変化させると、可変遅延
器で遅延時間が変化する。その結果、リング状に接続さ
れた回路を周回するパルス信号が、リングを一周するの
に要する時間、即ち当該電圧制御発振器の出力信号の信
号レベルが反転する周期、換言すれば発振周波数が変化
する。
１つ以上の請求項１乃至請求項３いずれか記載の可変遅
延器と、奇数個のインバータ回路とをリング状に接続す
ることにより構成されている。なお、インバータ回路や
可変遅延器の入力は入力容量を有しており、容量性負荷
とみなすことができるため、第１及び第２制御端子に印
加する第１及び第２制御電圧を変化させると、可変遅延
器で遅延時間が変化する。その結果、リング状に接続さ
れた回路を周回するパルス信号が、リングを一周するの
に要する時間、即ち当該電圧制御発振器の出力信号の信
号レベルが反転する周期、換言すれば発振周波数が変化
する。
【００３４】このように構成された本発明の電圧制御発
振器によれば、従来の可変遅延インバータ回路１２０を
用いる場合と比較して、同じ電源電圧であれば、より多
くの充放電電流を流すことができるため、より高周波で
の発振が可能となり、また同じ充放電電流（発振周波
数）を確保するのであれば、電源電圧をより低く設定で
きるため、消費電力を低減することができる。
振器によれば、従来の可変遅延インバータ回路１２０を
用いる場合と比較して、同じ電源電圧であれば、より多
くの充放電電流を流すことができるため、より高周波で
の発振が可能となり、また同じ充放電電流（発振周波
数）を確保するのであれば、電源電圧をより低く設定で
きるため、消費電力を低減することができる。
【００３５】なお、請求項８記載のように、インバータ
回路は、ＣＭＯＳインバータであることが望ましい。こ
の場合、インバータ回路では信号レベルが反転する時以
外は電流が流れないため、消費電力を必要最小限に抑え
ることができる。そして、請求項９記載のように、イン
バータ回路の入力に接続された可変遅延器の出力を、当
該電圧制御発振器の出力とすることが望ましい。
回路は、ＣＭＯＳインバータであることが望ましい。こ
の場合、インバータ回路では信号レベルが反転する時以
外は電流が流れないため、消費電力を必要最小限に抑え
ることができる。そして、請求項９記載のように、イン
バータ回路の入力に接続された可変遅延器の出力を、当
該電圧制御発振器の出力とすることが望ましい。
【００３６】これは、可変遅延器では、オフ制御回路及
び電流制御回路を動作させなければならず入力容量が比
較的大きいため、その信号波形は立ち上がり及び立ち下
がりが鈍ったものとなるが、インバータ回路では、入力
容量が小さいため、その信号波形はより整ったものとな
るためである。
び電流制御回路を動作させなければならず入力容量が比
較的大きいため、その信号波形は立ち上がり及び立ち下
がりが鈍ったものとなるが、インバータ回路では、入力
容量が小さいため、その信号波形はより整ったものとな
るためである。
【００３７】ところで、第１制御電圧が過大であった
り、第２制御電圧が過小であったりすると、上述したよ
うに電圧制御発振器は発振を停止してしまう。この発振
を停止した状態から、発振を開始させると、基準信号に
同期した安定した状態に落ち着くまでに時間を要するこ
とが知られている。このため、第１及び第２制御電圧の
入力に関わらず、常時、発振状態を保持できるようにす
ることが望ましい。
り、第２制御電圧が過小であったりすると、上述したよ
うに電圧制御発振器は発振を停止してしまう。この発振
を停止した状態から、発振を開始させると、基準信号に
同期した安定した状態に落ち着くまでに時間を要するこ
とが知られている。このため、第１及び第２制御電圧の
入力に関わらず、常時、発振状態を保持できるようにす
ることが望ましい。
【００３８】そこで、請求項１０記載の電圧制御発振器
では、第１及び第２制御端子のそれぞれに電圧変換器を
設け、各制御端子に印加される制御電圧の信号レベル
を、当該電圧制御発振器の発振が停止することのない可
制御範囲内の大きさに変換するようにされている。
では、第１及び第２制御端子のそれぞれに電圧変換器を
設け、各制御端子に印加される制御電圧の信号レベル
を、当該電圧制御発振器の発振が停止することのない可
制御範囲内の大きさに変換するようにされている。
【００３９】このように構成された本発明の電圧制御発
振器によれば、第１及び第２制御端子に可制御範囲外の
過大或いは過小な信号レベルを有する第１及び第２制御
電圧が印加された時でも、発振停止に陥ることがなく、
基準信号に追従した出力信号を速やかに出力することが
できる。
振器によれば、第１及び第２制御端子に可制御範囲外の
過大或いは過小な信号レベルを有する第１及び第２制御
電圧が印加された時でも、発振停止に陥ることがなく、
基準信号に追従した出力信号を速やかに出力することが
できる。
【００４０】なお、請求項１１記載のように、電圧変換
器は、高入力インピーダンスであることが望ましい。即
ち、第１及び第２制御電圧が、例えばチャージポンプを
用いて生成されたものである場合に、そのチャージポン
プが蓄積した電荷を電圧変換器が消費して第１及び第２
制御電圧の信号レベルに影響を与えてしまうことがない
ため、精度よく制御を行うことができる。
器は、高入力インピーダンスであることが望ましい。即
ち、第１及び第２制御電圧が、例えばチャージポンプを
用いて生成されたものである場合に、そのチャージポン
プが蓄積した電荷を電圧変換器が消費して第１及び第２
制御電圧の信号レベルに影響を与えてしまうことがない
ため、精度よく制御を行うことができる。
【００４１】また、請求項１２記載のように、電圧変換
器は、入出力間のゲインが１未満であることが望まし
い。この場合、第１及び第２制御電圧に変化があった時
に、その変化に対する発振周波数の変動を小さく抑える
ことができるため、周波数の安定した出力信号を供給す
ることができる。
器は、入出力間のゲインが１未満であることが望まし
い。この場合、第１及び第２制御電圧に変化があった時
に、その変化に対する発振周波数の変動を小さく抑える
ことができるため、周波数の安定した出力信号を供給す
ることができる。
【００４２】なお、このような高入力インピーダンス
で、入出力間のゲインが１未満である電圧変換器とし
て、具体的には、請求項１３記載のように、ソースホロ
ワ回路を用いることができる。次に、請求項１４記載の
ＰＬＬ回路では、電圧制御発振器が出力する出力信号に
基づき、制御回路が、この出力信号或いは出力信号を分
周した分周信号を対象信号とし、この対象信号と外部か
ら入力された基準信号との位相差に基づいて、電圧制御
発振器の第１及び第２制御端子に印加する第１及び第２
制御電圧を生成する。
で、入出力間のゲインが１未満である電圧変換器とし
て、具体的には、請求項１３記載のように、ソースホロ
ワ回路を用いることができる。次に、請求項１４記載の
ＰＬＬ回路では、電圧制御発振器が出力する出力信号に
基づき、制御回路が、この出力信号或いは出力信号を分
周した分周信号を対象信号とし、この対象信号と外部か
ら入力された基準信号との位相差に基づいて、電圧制御
発振器の第１及び第２制御端子に印加する第１及び第２
制御電圧を生成する。
【００４３】そして、本発明のＰＬＬ回路では、電圧制
御発振器として、請求項７乃至請求項１３いずれか記載
の電圧制御発振器を備えているため、電源電圧を低く設
定しても、高周波の出力を得ることができ、携帯用機器
を構成する各種回路において好適に用いることができ
る。
御発振器として、請求項７乃至請求項１３いずれか記載
の電圧制御発振器を備えているため、電源電圧を低く設
定しても、高周波の出力を得ることができ、携帯用機器
を構成する各種回路において好適に用いることができ
る。
【００４４】なお、制御回路が生成する第１及び第２制
御電圧は、請求項１５記載のように、高電位側電源ライ
ン及び低電位側電源ラインの中間電位に対して対称的な
電位を有するように設定することが望ましい。この場
合、第１スイッチ素子のゲート，ソース間の電位と、第
２スイッチ素子のゲート，ソース間の電位とが同じ大き
さとなり、両スイッチ素子が対称的な特性を有していれ
ば、第１スイッチ素子を流れる充電電流と第２スイッチ
素子を流れる放電電流とは同じ大きさとなる。つまり、
立ち上がりエッジでの遅延と、立ち下がりエッジでの遅
延を均一なものとすることができる。
御電圧は、請求項１５記載のように、高電位側電源ライ
ン及び低電位側電源ラインの中間電位に対して対称的な
電位を有するように設定することが望ましい。この場
合、第１スイッチ素子のゲート，ソース間の電位と、第
２スイッチ素子のゲート，ソース間の電位とが同じ大き
さとなり、両スイッチ素子が対称的な特性を有していれ
ば、第１スイッチ素子を流れる充電電流と第２スイッチ
素子を流れる放電電流とは同じ大きさとなる。つまり、
立ち上がりエッジでの遅延と、立ち下がりエッジでの遅
延を均一なものとすることができる。
【００４５】そして、例えば、請求項１６記載のよう
に、位相比較器が、対象信号が基準信号より位相が進ん
でいる時に第１位相差信号を、対象信号が基準信号より
位相が遅れている時に第２位相差信号を出力するように
構成されている場合、上述のような第１及び第２制御電
圧は、第１位相差信号により電荷の充電、第２位相差信
号により電荷の放電を行う第１制御電圧を生成する第１
チャージポンプ回路と、第１位相差信号により電荷の放
電、第２位相差信号により電荷の充電を行う第２チャー
ジポンプ回路とにより生成することができる。
に、位相比較器が、対象信号が基準信号より位相が進ん
でいる時に第１位相差信号を、対象信号が基準信号より
位相が遅れている時に第２位相差信号を出力するように
構成されている場合、上述のような第１及び第２制御電
圧は、第１位相差信号により電荷の充電、第２位相差信
号により電荷の放電を行う第１制御電圧を生成する第１
チャージポンプ回路と、第１位相差信号により電荷の放
電、第２位相差信号により電荷の充電を行う第２チャー
ジポンプ回路とにより生成することができる。
【００４６】
【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。 ［第１実施形態］図１は、本発明が適用された第１実施
形態の電圧制御発振器（ＶＣＯ）の構成を表す回路図で
ある。
共に説明する。 ［第１実施形態］図１は、本発明が適用された第１実施
形態の電圧制御発振器（ＶＣＯ）の構成を表す回路図で
ある。
【００４７】図１に示すように、本実施形態のＶＣＯ２
は、入力信号の信号レベルを反転させた出力信号を出力
するインバータ回路２０と、入力信号を遅延させた出力
信号を出力し、第１制御電圧Ｖc1及び第２制御電圧Ｖc2
によってその遅延量を制御可能な可変遅延器２２とから
なる。そして、インバータ回路２０の出力が可変遅延器
２２の入力、可変遅延器２２の出力がインバータ回路２
０の入力となるようにリング状に接続され、且つ可変遅
延器２２の出力が、当該ＶＣＯ２の出力となるようにそ
の出力端子Ｔｏに接続されている。
は、入力信号の信号レベルを反転させた出力信号を出力
するインバータ回路２０と、入力信号を遅延させた出力
信号を出力し、第１制御電圧Ｖc1及び第２制御電圧Ｖc2
によってその遅延量を制御可能な可変遅延器２２とから
なる。そして、インバータ回路２０の出力が可変遅延器
２２の入力、可変遅延器２２の出力がインバータ回路２
０の入力となるようにリング状に接続され、且つ可変遅
延器２２の出力が、当該ＶＣＯ２の出力となるようにそ
の出力端子Ｔｏに接続されている。
【００４８】なお、インバータ回路２０は、ドレイン同
士、ゲート同士が互いに接続され、ソースが電源ライン
Ｌ１に接続されたＰチャネルＭＯＳ（以下単に「ＰＭＯ
Ｓ」という）トランジスタ２０ａ、及びソースがグラン
ドラインＬ２に接続されたＮチャネルＭＯＳ（以下単に
「ＮＭＯＳ」という）トランジスタ２０ｂからなるいわ
ゆるＣＭＯＳインバータにより構成されている。
士、ゲート同士が互いに接続され、ソースが電源ライン
Ｌ１に接続されたＰチャネルＭＯＳ（以下単に「ＰＭＯ
Ｓ」という）トランジスタ２０ａ、及びソースがグラン
ドラインＬ２に接続されたＮチャネルＭＯＳ（以下単に
「ＮＭＯＳ」という）トランジスタ２０ｂからなるいわ
ゆるＣＭＯＳインバータにより構成されている。
【００４９】一方、可変遅延器２２は、ドレイン同士が
互いに接続され、ソースが電源ラインＬ１に接続された
ＰＭＯＳトランジスタ（以下「第１スイッチ素子」とい
う）２３ａ、及びソースがグランドラインＬ２に接続さ
れたＮＭＯＳトランジスタ（以下「第２スイッチ素子」
という）２３ｂからなるスイッチング回路２３を備えて
いる。
互いに接続され、ソースが電源ラインＬ１に接続された
ＰＭＯＳトランジスタ（以下「第１スイッチ素子」とい
う）２３ａ、及びソースがグランドラインＬ２に接続さ
れたＮＭＯＳトランジスタ（以下「第２スイッチ素子」
という）２３ｂからなるスイッチング回路２３を備えて
いる。
【００５０】また、可変遅延器２２は、ソースが電源ラ
インＬ１、ドレインが第１スイッチ素子２３ａのゲー
ト、ゲートが当該可変遅延器２２の入力端子に接続され
たＰＭＯＳトランジスタ（以下「第１オフ制御素子」と
いう）２４ａ、及びソースがグランドラインＬ２、ドレ
インが第２スイッチ素子２３ｂのゲート、ゲートが当該
可変遅延器２２の入力端子に接続されたＮＭＯＳトラン
ジスタ（以下「第２オフ制御素子」という）２４ｂから
なるオフ制御回路２４を備えている。
インＬ１、ドレインが第１スイッチ素子２３ａのゲー
ト、ゲートが当該可変遅延器２２の入力端子に接続され
たＰＭＯＳトランジスタ（以下「第１オフ制御素子」と
いう）２４ａ、及びソースがグランドラインＬ２、ドレ
インが第２スイッチ素子２３ｂのゲート、ゲートが当該
可変遅延器２２の入力端子に接続されたＮＭＯＳトラン
ジスタ（以下「第２オフ制御素子」という）２４ｂから
なるオフ制御回路２４を備えている。
【００５１】更に、可変遅延器２２は、ゲートが第１オ
フ制御素子２４ａと同様に当該可変遅延器２２の入力端
子に接続され、その入力端子からの入力信号に応じて第
１制御電圧Ｖc1が印加される第１制御端子から第１スイ
ッチ素子２３ａのゲートに到る信号線を導通，遮断する
ＮＭＯＳトランジスタ（以下「第１電流制御素子」とい
う）２５ａ、及びゲートが第２オフ制御素子２４ｂと同
様に当該可変遅延器２２の入力端子に接続され、その入
力端子からの入力信号に応じて第２制御電圧Ｖc2が印加
される第２制御端子から第２スイッチ素子２３ｂのゲー
トに到る信号線を導通，遮断するＰＭＯＳトランジスタ
（以下「第２電流制御素子」という）２５ｂからなる電
流制御回路２５を備えている。
フ制御素子２４ａと同様に当該可変遅延器２２の入力端
子に接続され、その入力端子からの入力信号に応じて第
１制御電圧Ｖc1が印加される第１制御端子から第１スイ
ッチ素子２３ａのゲートに到る信号線を導通，遮断する
ＮＭＯＳトランジスタ（以下「第１電流制御素子」とい
う）２５ａ、及びゲートが第２オフ制御素子２４ｂと同
様に当該可変遅延器２２の入力端子に接続され、その入
力端子からの入力信号に応じて第２制御電圧Ｖc2が印加
される第２制御端子から第２スイッチ素子２３ｂのゲー
トに到る信号線を導通，遮断するＰＭＯＳトランジスタ
（以下「第２電流制御素子」という）２５ｂからなる電
流制御回路２５を備えている。
【００５２】このように構成された可変遅延器２２で
は、その入力Ｖｉがロウレベル（グランド電圧ＶＧ）の
時は、第１オフ制御素子２４ａと第２電流制御素子２５
ｂとがオンし、第１電流制御素子２５ａと第２オフ制御
素子２４ｂとがオフする。これにより、ソースと同じ電
源電圧ＶＤがゲートに印加される第１スイッチ素子２３
ａはオフし、第２制御端子からの第２制御電圧Ｖc2がゲ
ートに印加される第２スイッチ素子２３ｂはオンする。
その結果、可変遅延器２２の出力Ｖｏはロウレベル（グ
ランド電圧ＶＧ）となる。
は、その入力Ｖｉがロウレベル（グランド電圧ＶＧ）の
時は、第１オフ制御素子２４ａと第２電流制御素子２５
ｂとがオンし、第１電流制御素子２５ａと第２オフ制御
素子２４ｂとがオフする。これにより、ソースと同じ電
源電圧ＶＤがゲートに印加される第１スイッチ素子２３
ａはオフし、第２制御端子からの第２制御電圧Ｖc2がゲ
ートに印加される第２スイッチ素子２３ｂはオンする。
その結果、可変遅延器２２の出力Ｖｏはロウレベル（グ
ランド電圧ＶＧ）となる。
【００５３】一方、入力Ｖｉがハイレベル（電源電圧Ｖ
Ｄ）の時には、第１オフ制御素子２４ａと第２電流制御
素子２５ｂがオフし、第１電流制御素子２５ａと第２オ
フ制御素子２４ｂがオンする。これにより、第１制御端
子からの第１制御電圧Ｖc1がゲートに印加される第１ス
イッチ素子２３ａはオンし、ソースと同じグランド電圧
ＶＧがゲートに印加される第２スイッチ素子２３ｂはオ
フする。その結果、可変遅延器２２の出力Ｖｏはハイレ
ベル（電源電圧ＶＤ）となる。
Ｄ）の時には、第１オフ制御素子２４ａと第２電流制御
素子２５ｂがオフし、第１電流制御素子２５ａと第２オ
フ制御素子２４ｂがオンする。これにより、第１制御端
子からの第１制御電圧Ｖc1がゲートに印加される第１ス
イッチ素子２３ａはオンし、ソースと同じグランド電圧
ＶＧがゲートに印加される第２スイッチ素子２３ｂはオ
フする。その結果、可変遅延器２２の出力Ｖｏはハイレ
ベル（電源電圧ＶＤ）となる。
【００５４】次に、ＶＣＯ２の動作について説明する。
まず、可変遅延器２２の出力Ｖｏ、即ちインバータ回路
２０の入力がロウレベル（グランド電圧ＶＧ）にあり、
インバータ回路２０の出力、即ち可変遅延器２２の入力
Ｖｉがロウレベルからハイレベル（電源電圧ＶＤ）に反
転したと仮定する。
まず、可変遅延器２２の出力Ｖｏ、即ちインバータ回路
２０の入力がロウレベル（グランド電圧ＶＧ）にあり、
インバータ回路２０の出力、即ち可変遅延器２２の入力
Ｖｉがロウレベルからハイレベル（電源電圧ＶＤ）に反
転したと仮定する。
【００５５】この時、可変遅延器２２は、上述したよう
に、第１スイッチ素子２３ａがオンし、第２スイッチ素
子２３ｂがオフする。これにより、第１スイッチ素子２
３ａを介してインバータ回路２０の入力に電流が流入
し、この充電電流によりインバータ回路２０の入力容量
Ｃinが充電される。その結果、出力Ｖｏの電圧レベル
は、入力容量Ｃinと充電電流の大きさで決まる速度（時
定数）で、グランド電圧ＶＧから電源電圧ＶＤに向けて
上昇する。そして、出力Ｖｏの電圧レベルが、インバー
タ回路２０のしきい値を上回ると、インバータ回路２０
の出力、即ち可変遅延器２２の入力Ｖｉがロウレベルに
反転する。
に、第１スイッチ素子２３ａがオンし、第２スイッチ素
子２３ｂがオフする。これにより、第１スイッチ素子２
３ａを介してインバータ回路２０の入力に電流が流入
し、この充電電流によりインバータ回路２０の入力容量
Ｃinが充電される。その結果、出力Ｖｏの電圧レベル
は、入力容量Ｃinと充電電流の大きさで決まる速度（時
定数）で、グランド電圧ＶＧから電源電圧ＶＤに向けて
上昇する。そして、出力Ｖｏの電圧レベルが、インバー
タ回路２０のしきい値を上回ると、インバータ回路２０
の出力、即ち可変遅延器２２の入力Ｖｉがロウレベルに
反転する。
【００５６】すると、可変遅延器２２は、上述したよう
に、第１スイッチ素子２３ａがオフし、第２スイッチ素
子２３ｂがオンする。これにより、第２スイッチ素子２
３ｂを介してインバータ回路２０の入力から電流が流出
し、この放電電流によりインバータ回路２０の入力容量
Ｃinが放電される。その結果、出力Ｖｏの電圧レベル
は、入力容量Ｃinと放電電流の大きさで決まる速度（時
定数）で、電源電圧ＶＤからグランド電圧ＶＧに向けて
下降する。そして、出力Ｖｏの電圧レベルが、インバー
タ回路２０のしきい値を下回ると、インバータ回路２０
の出力、即ち可変遅延器２２の入力Ｖｉがハイレベルに
反転する。
に、第１スイッチ素子２３ａがオフし、第２スイッチ素
子２３ｂがオンする。これにより、第２スイッチ素子２
３ｂを介してインバータ回路２０の入力から電流が流出
し、この放電電流によりインバータ回路２０の入力容量
Ｃinが放電される。その結果、出力Ｖｏの電圧レベル
は、入力容量Ｃinと放電電流の大きさで決まる速度（時
定数）で、電源電圧ＶＤからグランド電圧ＶＧに向けて
下降する。そして、出力Ｖｏの電圧レベルが、インバー
タ回路２０のしきい値を下回ると、インバータ回路２０
の出力、即ち可変遅延器２２の入力Ｖｉがハイレベルに
反転する。
【００５７】以下、同様の動作を繰り返すことにより、
出力Ｖｏからは、可変遅延器２２での遅延量に応じて周
波数の変化する信号が出力される。なお、第１スイッチ
素子２３ａを流れる充電電流の大きさは、第１制御電圧
Ｖc1に応じて変化する。具体的には、第１制御電圧Ｖc1
がグランド電圧ＶＧの時に、第１スイッチ素子２３ａの
ゲート，ソース間の電位差が最大となり、第１スイッチ
素子２３ａを介して流れる充電電流も最大となる。そし
て、第１制御電圧Ｖc1が電源電圧ＶＤに近付くほど、第
１スイッチ素子２３ａのゲート，ソース間の電位差が小
さくなり、これに伴って第１スイッチ素子２３ａを流れ
る充電電流も小さくなる。
出力Ｖｏからは、可変遅延器２２での遅延量に応じて周
波数の変化する信号が出力される。なお、第１スイッチ
素子２３ａを流れる充電電流の大きさは、第１制御電圧
Ｖc1に応じて変化する。具体的には、第１制御電圧Ｖc1
がグランド電圧ＶＧの時に、第１スイッチ素子２３ａの
ゲート，ソース間の電位差が最大となり、第１スイッチ
素子２３ａを介して流れる充電電流も最大となる。そし
て、第１制御電圧Ｖc1が電源電圧ＶＤに近付くほど、第
１スイッチ素子２３ａのゲート，ソース間の電位差が小
さくなり、これに伴って第１スイッチ素子２３ａを流れ
る充電電流も小さくなる。
【００５８】また、第２スイッチ素子２３ｂを流れる放
電電流の大きさは、第２制御電圧Ｖc2に応じて変化す
る。具体的には、第２制御電圧Ｖc2が電源電圧ＶＤの時
に、第２スイッチ素子２３ｂのゲート，ソース間の電位
差が最大となり、第２スイッチ素子２３ｂを介して流れ
る放電電流も最大となる。そして、第２制御電圧Ｖc2が
グランド電圧ＶＧに近付くほど、第２スイッチ素子２３
ｂのゲート，ソース間の電位差が小さくなり、これに伴
って第２スイッチ素子２３ｂを流れる放電電流も小さく
なる。
電電流の大きさは、第２制御電圧Ｖc2に応じて変化す
る。具体的には、第２制御電圧Ｖc2が電源電圧ＶＤの時
に、第２スイッチ素子２３ｂのゲート，ソース間の電位
差が最大となり、第２スイッチ素子２３ｂを介して流れ
る放電電流も最大となる。そして、第２制御電圧Ｖc2が
グランド電圧ＶＧに近付くほど、第２スイッチ素子２３
ｂのゲート，ソース間の電位差が小さくなり、これに伴
って第２スイッチ素子２３ｂを流れる放電電流も小さく
なる。
【００５９】つまり、第１制御電圧Ｖc1が大きくなるほ
ど、また第２制御電圧Ｖc2が小さくなるほど、インバー
タ回路２０の入力容量Ｃinの充放電に要する時間が長く
なり、可変遅延器２２を通過する信号の伝搬遅延も増大
することになる。その結果、ＶＣＯ２の発振周波数が低
下することになる。
ど、また第２制御電圧Ｖc2が小さくなるほど、インバー
タ回路２０の入力容量Ｃinの充放電に要する時間が長く
なり、可変遅延器２２を通過する信号の伝搬遅延も増大
することになる。その結果、ＶＣＯ２の発振周波数が低
下することになる。
【００６０】なお、ここでは、可変遅延器２２での伝搬
遅延を中心に説明したが、インバータ回路２０の伝搬遅
延も、可変遅延器２２の出力Ｖｏが反転する時と同様
に、可変遅延器２２の入力容量と、ＰＭＯＳトランジス
タ２０ａを介して流れる充電電流、或いはＮＭＯＳトラ
ンジスタ２０ｂを介して流れる放電電流の大きさにより
変化する。但し、インバータ回路２０での伝搬遅延は、
第１及び第２制御電圧Ｖc1，Ｖc2の影響を受けることな
く、電源電圧ＶＤ及び温度などによってのみ変化する。
遅延を中心に説明したが、インバータ回路２０の伝搬遅
延も、可変遅延器２２の出力Ｖｏが反転する時と同様
に、可変遅延器２２の入力容量と、ＰＭＯＳトランジス
タ２０ａを介して流れる充電電流、或いはＮＭＯＳトラ
ンジスタ２０ｂを介して流れる放電電流の大きさにより
変化する。但し、インバータ回路２０での伝搬遅延は、
第１及び第２制御電圧Ｖc1，Ｖc2の影響を受けることな
く、電源電圧ＶＤ及び温度などによってのみ変化する。
【００６１】以上説明したように、本実施形態のＶＣＯ
２によれば、第１及び第２制御電圧Ｖc1，Ｖc2を制御す
ることにより、出力Ｖｏの信号レベルの反転時にインバ
ータ回路２０の入力容量を充放電するために流れる電流
の大きさ、ひいては可変遅延器２２を通過する信号の伝
搬遅延が変化し、出力Ｖｏの周波数（当該ＶＣＯ２での
発振周波数）を変化させることができる。
２によれば、第１及び第２制御電圧Ｖc1，Ｖc2を制御す
ることにより、出力Ｖｏの信号レベルの反転時にインバ
ータ回路２０の入力容量を充放電するために流れる電流
の大きさ、ひいては可変遅延器２２を通過する信号の伝
搬遅延が変化し、出力Ｖｏの周波数（当該ＶＣＯ２での
発振周波数）を変化させることができる。
【００６２】しかも、本実施形態のＶＣＯ２によれば、
電源ラインＬ１とグランドラインＬ２との間に直列接続
されるトランジスタの数は２個だけであり、両トランジ
スタが同時にオンすることがない。このため、電源電圧
ＶＤが、単一のトランジスタをオンさせるだけのゲー
ト，ソース間電圧を確保できるような大きさであればＶ
ＣＯ２を動作させることができるため、従来のＶＣＯ１
０２と比較して、電源電圧ＶＤを低く設定することがで
きる。
電源ラインＬ１とグランドラインＬ２との間に直列接続
されるトランジスタの数は２個だけであり、両トランジ
スタが同時にオンすることがない。このため、電源電圧
ＶＤが、単一のトランジスタをオンさせるだけのゲー
ト，ソース間電圧を確保できるような大きさであればＶ
ＣＯ２を動作させることができるため、従来のＶＣＯ１
０２と比較して、電源電圧ＶＤを低く設定することがで
きる。
【００６３】ここで、図２は、本実施形態のＶＣＯ２
と、従来のＶＣＯ１０２とについて、電源電圧ＶＤをパ
ラメータとして最高発振周波数をシミュレーションによ
り求めた結果を表すグラフである。なお、最高発振周波
数とは、第１制御電圧Ｖc1をグランド電圧ＶＧ、第２制
御電圧Ｖc2を電源電圧ＶＤに設定して動作させた時の発
振周波数である。
と、従来のＶＣＯ１０２とについて、電源電圧ＶＤをパ
ラメータとして最高発振周波数をシミュレーションによ
り求めた結果を表すグラフである。なお、最高発振周波
数とは、第１制御電圧Ｖc1をグランド電圧ＶＧ、第２制
御電圧Ｖc2を電源電圧ＶＤに設定して動作させた時の発
振周波数である。
【００６４】図２から明らかなように、本実施形態のＶ
ＣＯ２によれば、従来のＶＣＯ１０２と比較して、同じ
電源電圧であればより高い発振周波数が得られ、また、
同じ発振周波数を得るのであれば、電源電圧ＶＤをより
低く設定できることがわかる。
ＣＯ２によれば、従来のＶＣＯ１０２と比較して、同じ
電源電圧であればより高い発振周波数が得られ、また、
同じ発振周波数を得るのであれば、電源電圧ＶＤをより
低く設定できることがわかる。
【００６５】また、図３は、本実施形態のＶＣＯ２につ
いて、第１制御電圧Ｖc1をパラメータとし、電源電圧Ｖ
Ｄを１．８Ｖに固定して動作させた時の発振周波数をシ
ミュレーションにより求めた結果を表すグラフである。
但し、第２制御電圧Ｖc2は、第１及び第２スイッチ素子
２３ａ，２３ｂのゲート，ソース間の電位差が、同じ大
きさとなるようにＶc2＝ＶＤ−Ｖc1に設定した。
いて、第１制御電圧Ｖc1をパラメータとし、電源電圧Ｖ
Ｄを１．８Ｖに固定して動作させた時の発振周波数をシ
ミュレーションにより求めた結果を表すグラフである。
但し、第２制御電圧Ｖc2は、第１及び第２スイッチ素子
２３ａ，２３ｂのゲート，ソース間の電位差が、同じ大
きさとなるようにＶc2＝ＶＤ−Ｖc1に設定した。
【００６６】図３から明らかなように、電源電圧ＶＤが
１．８Ｖの時でも、約６００ＭＨｚまでの範囲で発振さ
せることができることがわかる。このように、本実施形
態のＶＣＯ２によれば、第１及び第２スイッチ素子２３
ａ，２３ｂのしきい値電圧を低下させることなく、即ち
リーク電流を増大させることなく電源電圧ＶＤを低下さ
せることができるため、装置の小型化，低消費電力化を
図ることができる。
１．８Ｖの時でも、約６００ＭＨｚまでの範囲で発振さ
せることができることがわかる。このように、本実施形
態のＶＣＯ２によれば、第１及び第２スイッチ素子２３
ａ，２３ｂのしきい値電圧を低下させることなく、即ち
リーク電流を増大させることなく電源電圧ＶＤを低下さ
せることができるため、装置の小型化，低消費電力化を
図ることができる。
【００６７】また、低い電源電圧ＶＤでの使用が可能で
あることにより、携帯機器等で電源として使用される電
池の終止電圧（例えばリチウム電池であれば１．８〜２
Ｖ）付近まで、ＶＣＯ２を確実に動作させることができ
るため、バッテリ交換（充電）までの寿命を長くするこ
とができる。
あることにより、携帯機器等で電源として使用される電
池の終止電圧（例えばリチウム電池であれば１．８〜２
Ｖ）付近まで、ＶＣＯ２を確実に動作させることができ
るため、バッテリ交換（充電）までの寿命を長くするこ
とができる。
【００６８】更に本実施形態のＶＣＯ２では、インバー
タ回路２０の出力ではなく、可変遅延器２２の出力を、
当該ＶＣＯ２の出力としているため、ＶＣＯ２内での負
荷が平均化され、ＶＣＯ２からの信号を受けて動作する
機器（ＰＬＬ回路では分周器）の負荷の影響を受けにく
くすることができる。
タ回路２０の出力ではなく、可変遅延器２２の出力を、
当該ＶＣＯ２の出力としているため、ＶＣＯ２内での負
荷が平均化され、ＶＣＯ２からの信号を受けて動作する
機器（ＰＬＬ回路では分周器）の負荷の影響を受けにく
くすることができる。
【００６９】即ち、インバータ回路２０の出力は、オフ
制御回路２４を構成するトランジスタ２４ａ，２４ｂ、
電流制御回路２５を構成するトランジスタ２５ａ，２５
ｂの合計４つのトランジスタを駆動しなければならない
のに対して、可変遅延器２２の出力は、これを構成する
トランジスタ２０ａ，２０ｂの２つだけであるため、可
変遅延器２２の出力を当該ＶＣＯ２の出力とした方が、
ＶＣＯ２内での負荷が平均化されるのである。
制御回路２４を構成するトランジスタ２４ａ，２４ｂ、
電流制御回路２５を構成するトランジスタ２５ａ，２５
ｂの合計４つのトランジスタを駆動しなければならない
のに対して、可変遅延器２２の出力は、これを構成する
トランジスタ２０ａ，２０ｂの２つだけであるため、可
変遅延器２２の出力を当該ＶＣＯ２の出力とした方が、
ＶＣＯ２内での負荷が平均化されるのである。
【００７０】ところで、インバータ回路２０を構成する
トランジスタ２０ａ，２０ｂのゲート幅をｘ、オフ制御
回路２４及び電流制御回路２５を構成するトランジスタ
２４ａ，２４ｂ，２５ａ，２５ｂのゲート幅をｙ、スイ
ッチング回路２３を構成するトランジスタ２３ａ，２３
ｂのゲート幅をｚとした場合、これらゲート幅の比率
ｘ：ｙ：ｚは、略２：１：３とすることが望ましい。こ
れは、ゲート幅の比率を様々に設定してシミュレーショ
ンを行った結果、この比率とした場合が最も高速に発振
可能であったためである。
トランジスタ２０ａ，２０ｂのゲート幅をｘ、オフ制御
回路２４及び電流制御回路２５を構成するトランジスタ
２４ａ，２４ｂ，２５ａ，２５ｂのゲート幅をｙ、スイ
ッチング回路２３を構成するトランジスタ２３ａ，２３
ｂのゲート幅をｚとした場合、これらゲート幅の比率
ｘ：ｙ：ｚは、略２：１：３とすることが望ましい。こ
れは、ゲート幅の比率を様々に設定してシミュレーショ
ンを行った結果、この比率とした場合が最も高速に発振
可能であったためである。
【００７１】ここで、図９，１０，１１は、半導体基板
上に実現されたＶＣＯ２のレイアウト図であり、図１２
は、その半導体基板上のＰＭＯＳトランジスタ、及びＮ
ＭＯＳトランジスタの断面図である。なお、図９〜１１
には、ＣＭＯＳインバータ（トランジスタＭ９，Ｍ１
０）からなる出力バッファ回路３０を付加した構成を示
す。また、各トランジスタのドレイン，ゲート，ソース
の配列方向の長さ（以下単に「トランジスタ長」とい
う）はいずれも等しく、一方、これに直交する方向の長
さ（以下単に「トランジスタ幅」という）は、上述のゲ
ート幅の比率に応じた大きさとなっている。また、図９
〜１１において、左右方向が第１の方向、これに直交す
る上下方向が第２の方向に相当する。
上に実現されたＶＣＯ２のレイアウト図であり、図１２
は、その半導体基板上のＰＭＯＳトランジスタ、及びＮ
ＭＯＳトランジスタの断面図である。なお、図９〜１１
には、ＣＭＯＳインバータ（トランジスタＭ９，Ｍ１
０）からなる出力バッファ回路３０を付加した構成を示
す。また、各トランジスタのドレイン，ゲート，ソース
の配列方向の長さ（以下単に「トランジスタ長」とい
う）はいずれも等しく、一方、これに直交する方向の長
さ（以下単に「トランジスタ幅」という）は、上述のゲ
ート幅の比率に応じた大きさとなっている。また、図９
〜１１において、左右方向が第１の方向、これに直交す
る上下方向が第２の方向に相当する。
【００７２】まず、図９〜１１に示されたレイアウトの
共通事項として、いずれも、インバータ回路２０、可変
遅延器２２、出力バッファ回路３０が、左右方向に沿っ
て配置され、このうち、インバータ回路２０を構成する
トランジスタ２０ａ，２０ｂ、及び出力バッファ回路３
０を構成するトランジスタＭ９，Ｍ１０が、それぞれ上
下方向に沿って配置されている。また、基板は上半分が
Ｎウェル、下半分がＰウェルに形成されており、従っ
て、ＰＭＯＳ型のトランジスタ２０ａ，２３ａ，２４
ａ，２５ｂ，Ｍ９は基板の上半分に、ＮＭＯＳ型のトラ
ンジスタ２０ｂ，２３ｂ，２４ｂ，２５ａ，Ｍ１０は基
板の下半分に位置するように配置されている。 また、
図中において、枠線のみで示されたパターンは、ゲート
等を構成するポリシリコンからなるパターン、黒く塗り
つぶされたパターンは、アルミニウム（Ａｌ）配線、ト
ランジスタ中のドレイン及びソース上の四角いパターン
は、素子とＡｌ配線を接続するコンタクトである。そし
て、図１２に示すように、ポリシリコンからなるパター
ンとＡｌ配線とは、図９〜１１の平面図で見れば重なり
合っていても、実際には接触しない立体的な構造を有し
ている。
共通事項として、いずれも、インバータ回路２０、可変
遅延器２２、出力バッファ回路３０が、左右方向に沿っ
て配置され、このうち、インバータ回路２０を構成する
トランジスタ２０ａ，２０ｂ、及び出力バッファ回路３
０を構成するトランジスタＭ９，Ｍ１０が、それぞれ上
下方向に沿って配置されている。また、基板は上半分が
Ｎウェル、下半分がＰウェルに形成されており、従っ
て、ＰＭＯＳ型のトランジスタ２０ａ，２３ａ，２４
ａ，２５ｂ，Ｍ９は基板の上半分に、ＮＭＯＳ型のトラ
ンジスタ２０ｂ，２３ｂ，２４ｂ，２５ａ，Ｍ１０は基
板の下半分に位置するように配置されている。 また、
図中において、枠線のみで示されたパターンは、ゲート
等を構成するポリシリコンからなるパターン、黒く塗り
つぶされたパターンは、アルミニウム（Ａｌ）配線、ト
ランジスタ中のドレイン及びソース上の四角いパターン
は、素子とＡｌ配線を接続するコンタクトである。そし
て、図１２に示すように、ポリシリコンからなるパター
ンとＡｌ配線とは、図９〜１１の平面図で見れば重なり
合っていても、実際には接触しない立体的な構造を有し
ている。
【００７３】以下、図９〜１１で相違する可変遅延器２
２のレイアウトについて説明する。まず、図９に示され
たレイアウトでは、トランジスタ２３ａ，２３ｂ（スイ
ッチング回路２３）、トランジスタ２４ａ，２５ａ（以
下「第１ブロック」とよぶ）、及びトランジスタ２４
ｂ，２５ｂ（以下「第２ブロック」とよぶ）が、それぞ
れ上下方向に沿って配置され、しかも、これらスイッチ
ング回路２３，第１及び第２ブロックが、左右方向に沿
って一列に配置されている。また、全てのトランジスタ
が、ドレイン，ゲート，ソースが上下方向に沿って並ぶ
ように形成されている。
２のレイアウトについて説明する。まず、図９に示され
たレイアウトでは、トランジスタ２３ａ，２３ｂ（スイ
ッチング回路２３）、トランジスタ２４ａ，２５ａ（以
下「第１ブロック」とよぶ）、及びトランジスタ２４
ｂ，２５ｂ（以下「第２ブロック」とよぶ）が、それぞ
れ上下方向に沿って配置され、しかも、これらスイッチ
ング回路２３，第１及び第２ブロックが、左右方向に沿
って一列に配置されている。また、全てのトランジスタ
が、ドレイン，ゲート，ソースが上下方向に沿って並ぶ
ように形成されている。
【００７４】次に、図１０に示されたレイアウトでは、
スイッチング回路２３を構成するトランジスタ２３ａ，
２３ｂの配置のみが、図９とは異なっており、ＮＭＯＳ
型トランジスタ２４ｂ，２５ａの下側にトランジスタ２
３ｂ、ＰＭＯＳ型トランジスタ２４ａ，２５ｂの上側に
トランジスタ２３ａが配置されている。即ち、第１及び
第２ブロックを挟んで上下方向の両側に、スイッチング
回路２３を構成する両トランジスタ２３ａ，２３ｂが配
置されている。
スイッチング回路２３を構成するトランジスタ２３ａ，
２３ｂの配置のみが、図９とは異なっており、ＮＭＯＳ
型トランジスタ２４ｂ，２５ａの下側にトランジスタ２
３ｂ、ＰＭＯＳ型トランジスタ２４ａ，２５ｂの上側に
トランジスタ２３ａが配置されている。即ち、第１及び
第２ブロックを挟んで上下方向の両側に、スイッチング
回路２３を構成する両トランジスタ２３ａ，２３ｂが配
置されている。
【００７５】また、トランジスタ２３ａ，２３ｂは、他
のトランジスタとは異なり、ドレイン，ゲート，ソース
が上下方向に沿って並ぶように形成されている。また次
に、図１１に示されたレイアウトでは、オフ制御回路２
４及び電流制御回路２５（第１及び第２ブロック）を構
成するトランジスタ２４ａ，２４ｂ，２５ａ，２５ｂの
配置のみが、図９とは異なっており、これら四つのトラ
ンジスタ２４ａ，２４ｂ，２５ａ，２５ｂは、上下方向
に沿って一列に配置されている。
のトランジスタとは異なり、ドレイン，ゲート，ソース
が上下方向に沿って並ぶように形成されている。また次
に、図１１に示されたレイアウトでは、オフ制御回路２
４及び電流制御回路２５（第１及び第２ブロック）を構
成するトランジスタ２４ａ，２４ｂ，２５ａ，２５ｂの
配置のみが、図９とは異なっており、これら四つのトラ
ンジスタ２４ａ，２４ｂ，２５ａ，２５ｂは、上下方向
に沿って一列に配置されている。
【００７６】つまり、図１０及び図１１に示されたレイ
アウトでは、図９に示されたレイアウトと比較して、半
導体基板の左右方向に沿ったサイズが、トランジスタ１
個分の長さだけ短縮され、可変遅延器２２の出力（即ち
スイッチング回路２３の出力）を、インバータ回路２０
の入力に帰還させる配線パターンを短くすることができ
る。その結果、半導体基板の大きさ（チップサイズ）を
小さくできるだけでなく、上記配線パターンの寄生容量
を低減できるため、ＶＣＯ２の発振周波数の低下を防止
できる。
アウトでは、図９に示されたレイアウトと比較して、半
導体基板の左右方向に沿ったサイズが、トランジスタ１
個分の長さだけ短縮され、可変遅延器２２の出力（即ち
スイッチング回路２３の出力）を、インバータ回路２０
の入力に帰還させる配線パターンを短くすることができ
る。その結果、半導体基板の大きさ（チップサイズ）を
小さくできるだけでなく、上記配線パターンの寄生容量
を低減できるため、ＶＣＯ２の発振周波数の低下を防止
できる。
【００７７】なお、本実施形態では、ＶＣＯ２を一個の
インバータ回路２０と一個の可変遅延器２２とで構成し
たが、奇数個のインバータ回路２０と一個以上の可変遅
延器２２とをリング状に接続することで構成してもよ
い。また、可変遅延器２２は、ＶＣＯ２に限らず、他の
用途に用いてもよい。また、可変遅延器２２の入力又は
出力に、インバータ回路２０を単純に接続して、可変遅
延インバータ回路として用てもよい。 ［第２実施形態］次に、第２実施形態について説明す
る。
インバータ回路２０と一個の可変遅延器２２とで構成し
たが、奇数個のインバータ回路２０と一個以上の可変遅
延器２２とをリング状に接続することで構成してもよ
い。また、可変遅延器２２は、ＶＣＯ２に限らず、他の
用途に用いてもよい。また、可変遅延器２２の入力又は
出力に、インバータ回路２０を単純に接続して、可変遅
延インバータ回路として用てもよい。 ［第２実施形態］次に、第２実施形態について説明す
る。
【００７８】図４は、第１実施形態のＶＣＯを用いたＰ
ＬＬ回路の全体構成図である。図４に示すように、本実
施形態のＰＬＬ回路１０は、第１及び第２制御電圧Ｖc
1，Ｖc2によって発振周波数が変化するＶＣＯ部３と、
ＶＣＯ部３の出力信号を周波数が１／Ｎとなるように分
周する分周器１１と、外部から入力される基準信号Ｓｒ
と分周器１１の出力（分周信号）Ｓｐとで位相を比較
し、分周信号Ｓｐが基準信号Ｓｒより位相が進んでいる
間だけハイレベルとなる第１ポンプ信号Ｐｄを、分周信
号Ｓｐが基準信号Ｓｒより位相が遅れている間だけハイ
レベルとなる第２ポンプ信号Ｐｕを生成する位相比較器
１２と、位相比較器１２からの第１及び第２ポンプ信号
Ｐｄ，Ｐｕに基づいて、第１及び第２制御電圧Ｖc1，Ｖ
c2を生成する制御電圧生成部１３とを備えている。
ＬＬ回路の全体構成図である。図４に示すように、本実
施形態のＰＬＬ回路１０は、第１及び第２制御電圧Ｖc
1，Ｖc2によって発振周波数が変化するＶＣＯ部３と、
ＶＣＯ部３の出力信号を周波数が１／Ｎとなるように分
周する分周器１１と、外部から入力される基準信号Ｓｒ
と分周器１１の出力（分周信号）Ｓｐとで位相を比較
し、分周信号Ｓｐが基準信号Ｓｒより位相が進んでいる
間だけハイレベルとなる第１ポンプ信号Ｐｄを、分周信
号Ｓｐが基準信号Ｓｒより位相が遅れている間だけハイ
レベルとなる第２ポンプ信号Ｐｕを生成する位相比較器
１２と、位相比較器１２からの第１及び第２ポンプ信号
Ｐｄ，Ｐｕに基づいて、第１及び第２制御電圧Ｖc1，Ｖ
c2を生成する制御電圧生成部１３とを備えている。
【００７９】このうち、制御電圧生成部１３は、いずれ
も抵抗及びコンデンサからなる周知の構成を有し、その
出力がそれぞれ第１及び第２制御電圧Ｖc1，Ｃc2となる
第１及び第２ローパスフィルタ（ＬＰＦ）１８，１９
と、第１ポンプ信号Ｐｄがハイレベルの時に第１ＬＰＦ
１８を充電し、第２ポンプ信号Ｐｕがハイレベルの時に
第１ＬＰＦ１８を放電する第１チャージポンプ回路１６
と、第１ポンプ信号Ｐｄがハイレベルの時に第２ＬＰＦ
１９を放電し、第２ポンプ信号Ｐｕがハイレベルの時に
第２ＬＰＦ１９を充電する第２チャージポンプ回路１７
とを備えている。
も抵抗及びコンデンサからなる周知の構成を有し、その
出力がそれぞれ第１及び第２制御電圧Ｖc1，Ｃc2となる
第１及び第２ローパスフィルタ（ＬＰＦ）１８，１９
と、第１ポンプ信号Ｐｄがハイレベルの時に第１ＬＰＦ
１８を充電し、第２ポンプ信号Ｐｕがハイレベルの時に
第１ＬＰＦ１８を放電する第１チャージポンプ回路１６
と、第１ポンプ信号Ｐｄがハイレベルの時に第２ＬＰＦ
１９を放電し、第２ポンプ信号Ｐｕがハイレベルの時に
第２ＬＰＦ１９を充電する第２チャージポンプ回路１７
とを備えている。
【００８０】なお、第１チャージポンプ回路１６は、ド
レイン同士が接続され、ソースに電源電圧ＶＤが印加さ
れたＰＭＯＳトランジスタ１６ａ、及びソースにグラン
ド電圧ＶＧが印加されたＮＭＯＳトランジスタ１６ｂか
らなり、ＰＭＯＳトランジスタ１６ａのゲートには、反
転回路１４を介して第１ポンプ信号Ｐｄが印加され、Ｎ
ＭＯＳトランジスタ１６ｂのゲートには、第２ポンプ信
号Ｐｕが印加されている。
レイン同士が接続され、ソースに電源電圧ＶＤが印加さ
れたＰＭＯＳトランジスタ１６ａ、及びソースにグラン
ド電圧ＶＧが印加されたＮＭＯＳトランジスタ１６ｂか
らなり、ＰＭＯＳトランジスタ１６ａのゲートには、反
転回路１４を介して第１ポンプ信号Ｐｄが印加され、Ｎ
ＭＯＳトランジスタ１６ｂのゲートには、第２ポンプ信
号Ｐｕが印加されている。
【００８１】一方、第２チャージポンプ回路１７は、第
１チャージポンプ回路１６と同様に接続されたＰＭＯＳ
トランジスタ１７ａ，ＮＭＯＳトランジスタ１７ｂから
なり、ＰＭＯＳトランジスタ１７ａのゲートには、反転
回路１５を介して第２ポンプ信号Ｐｕが印加され、ＮＭ
ＯＳトランジスタ１７ｂのゲートには、第１ポンプ信号
Ｐｄが印加されている。
１チャージポンプ回路１６と同様に接続されたＰＭＯＳ
トランジスタ１７ａ，ＮＭＯＳトランジスタ１７ｂから
なり、ＰＭＯＳトランジスタ１７ａのゲートには、反転
回路１５を介して第２ポンプ信号Ｐｕが印加され、ＮＭ
ＯＳトランジスタ１７ｂのゲートには、第１ポンプ信号
Ｐｄが印加されている。
【００８２】従って、分周信号Ｓｐが基準信号Ｓｒより
位相が進んでいる時には、第１チャージポンプ回路１６
が第１ＬＰＦ１８を充電し、第２チャージポンプ回路１
７が第２ＬＰＦを放電することにより、第１制御電圧Ｖ
c1の電位は高く、第２制御電圧Ｖc2の電位は低くなる。
逆に、分周信号Ｓｐが基準信号Ｓｒより位相が遅れてい
る時には、第１チャージポンプ回路１６が第１ＬＰＦ１
８を放電し、第２チャージポンプ回路１７が第２ＬＰＦ
１９を充電することにより、第１制御電圧Ｖc1の電位は
低く、第２制御電圧Ｖc2の電位は高くなる。
位相が進んでいる時には、第１チャージポンプ回路１６
が第１ＬＰＦ１８を充電し、第２チャージポンプ回路１
７が第２ＬＰＦを放電することにより、第１制御電圧Ｖ
c1の電位は高く、第２制御電圧Ｖc2の電位は低くなる。
逆に、分周信号Ｓｐが基準信号Ｓｒより位相が遅れてい
る時には、第１チャージポンプ回路１６が第１ＬＰＦ１
８を放電し、第２チャージポンプ回路１７が第２ＬＰＦ
１９を充電することにより、第１制御電圧Ｖc1の電位は
低く、第２制御電圧Ｖc2の電位は高くなる。
【００８３】なお、これら第１及び第２制御電圧Ｖc1，
Ｖc2は、グランド電圧ＶＧから電源電圧ＶＤの範囲で変
化し、電源電圧ＶＤとグランド電圧ＶＧとの中間電圧に
対して互いに対称な大きさとなる。換言すれば、第１及
び第２制御電圧Ｖc1，Ｖc2は、電源電圧ＶＤと第１制御
電圧Ｖc1との電位差と、第２制御電圧Ｖc1とグランド電
圧ＶＧとの電位差が、常に等しく（ＶＤ−Ｖc1＝Ｖc2−
ＶＧ）なるように変化する。
Ｖc2は、グランド電圧ＶＧから電源電圧ＶＤの範囲で変
化し、電源電圧ＶＤとグランド電圧ＶＧとの中間電圧に
対して互いに対称な大きさとなる。換言すれば、第１及
び第２制御電圧Ｖc1，Ｖc2は、電源電圧ＶＤと第１制御
電圧Ｖc1との電位差と、第２制御電圧Ｖc1とグランド電
圧ＶＧとの電位差が、常に等しく（ＶＤ−Ｖc1＝Ｖc2−
ＶＧ）なるように変化する。
【００８４】また、分周信号Ｓｐが基準信号Ｓｒの位相
と一致すると、第１及び第２ポンプ回路１６，１７の出
力はいずれもハイインピーダンス状態となり、第１及び
第２制御電圧Ｖc1，Ｖc2の電位が保持される。次に、Ｖ
ＣＯ部３では、第１実施形態のＶＣＯ２を備え、第１制
御電圧Ｖc1はバッファ２６を、第２制御電圧Ｖc2はバッ
ファ２７を介してＶＣＯ２に供給されるように構成され
ている。これらバッファ２６，２７が本発明における電
圧変換器に相当する。
と一致すると、第１及び第２ポンプ回路１６，１７の出
力はいずれもハイインピーダンス状態となり、第１及び
第２制御電圧Ｖc1，Ｖc2の電位が保持される。次に、Ｖ
ＣＯ部３では、第１実施形態のＶＣＯ２を備え、第１制
御電圧Ｖc1はバッファ２６を、第２制御電圧Ｖc2はバッ
ファ２７を介してＶＣＯ２に供給されるように構成され
ている。これらバッファ２６，２７が本発明における電
圧変換器に相当する。
【００８５】このうち、バッファ２６は、図５（ａ）に
示すように、ドレインに電源電圧ＶＤ、ゲートに第１制
御電圧Ｖc1が印加され、ソースが出力となるＮＭＯＳト
ランジスタ２６ａと、ドレインが出力（ＮＭＯＳトラン
ジスタ２６ａのソース）に接続され、ソースにグランド
電圧ＶＧ、ゲートに一定のバイアス電圧Ｖb1が印加され
たＮＭＯＳトランジスタ２６ｂとからなる。
示すように、ドレインに電源電圧ＶＤ、ゲートに第１制
御電圧Ｖc1が印加され、ソースが出力となるＮＭＯＳト
ランジスタ２６ａと、ドレインが出力（ＮＭＯＳトラン
ジスタ２６ａのソース）に接続され、ソースにグランド
電圧ＶＧ、ゲートに一定のバイアス電圧Ｖb1が印加され
たＮＭＯＳトランジスタ２６ｂとからなる。
【００８６】また、バッファ２７は、図５（ｂ）に示す
ように、ドレインにグランド電圧ＶＧ、ゲートに第２制
御電圧Ｖc1が印加され、ソースが出力となるＰＭＯＳト
ランジスタ２７ａと、ドレインが出力（ＰＭＯＳトラン
ジスタ２７ａのソース）に接続され、ソースに電源電圧
ＶＤ、ゲートに一定のバイアス電圧Ｖb2が印加されたＰ
ＭＯＳトランジスタ２７ｂとからなる。
ように、ドレインにグランド電圧ＶＧ、ゲートに第２制
御電圧Ｖc1が印加され、ソースが出力となるＰＭＯＳト
ランジスタ２７ａと、ドレインが出力（ＰＭＯＳトラン
ジスタ２７ａのソース）に接続され、ソースに電源電圧
ＶＤ、ゲートに一定のバイアス電圧Ｖb2が印加されたＰ
ＭＯＳトランジスタ２７ｂとからなる。
【００８７】なお、バイアス電圧Ｖb1，Ｖb2は、いずれ
もトランジスタ２６ｂ，２７ｂを確実にオンさせる大き
さに設定されている。つまり、いずれのバッファ２６，
２７も、いわゆるソースホロワ回路を構成するものであ
り、高入力インピーダンス、且つ増幅率が１未満となる
特性を有している。
もトランジスタ２６ｂ，２７ｂを確実にオンさせる大き
さに設定されている。つまり、いずれのバッファ２６，
２７も、いわゆるソースホロワ回路を構成するものであ
り、高入力インピーダンス、且つ増幅率が１未満となる
特性を有している。
【００８８】このように構成されたバッファ２６は、図
６に示すように、トランジスタ２６ａのゲート，ソース
間電圧がトランジスタ２６ａのしきい値電圧（ここでは
約０．７［Ｖ］）以下となるような第１制御電圧Ｖc1
（０〜０．７［Ｖ］）の印加時には、その出力Ｖ１はグ
ランド電圧ＶＧとなる。そして、トランジスタ２６ａの
ゲート，ソース間電圧がしきい値電圧より大きくなるよ
うな第１制御電圧Ｖc1（０．７〜ＶＤ［Ｖ］）の印加時
には、第１制御電圧Ｖc1が大きいほど、出力電圧Ｖ１が
大きくなるが、その増幅率（グラフの傾き）は１未満と
なる。
６に示すように、トランジスタ２６ａのゲート，ソース
間電圧がトランジスタ２６ａのしきい値電圧（ここでは
約０．７［Ｖ］）以下となるような第１制御電圧Ｖc1
（０〜０．７［Ｖ］）の印加時には、その出力Ｖ１はグ
ランド電圧ＶＧとなる。そして、トランジスタ２６ａの
ゲート，ソース間電圧がしきい値電圧より大きくなるよ
うな第１制御電圧Ｖc1（０．７〜ＶＤ［Ｖ］）の印加時
には、第１制御電圧Ｖc1が大きいほど、出力電圧Ｖ１が
大きくなるが、その増幅率（グラフの傾き）は１未満と
なる。
【００８９】同様に、バッファ２７は、トランジスタ２
７ａのゲート，ソース間電圧がトランジスタ２７ａのし
きい値電圧（ここでは約０．７［Ｖ］）となるような第
２制御電圧Ｖc2（ＶＤ−０．７〜ＶＤ［Ｖ］）の印加時
には、その出力Ｖ２は電源電圧ＶＤとなる。そして、ト
ランジスタ２６ａのゲート，ソース間電圧がしきい値電
圧より大きくなるような第２制御電圧Ｖc2（０〜ＶＤ−
０．７［Ｖ］）の印加時には、第２制御電圧Ｖc2が小さ
いほど、出力電圧Ｖ２が小さくなるが、その増幅率（グ
ラフの傾き）は１未満となる。
７ａのゲート，ソース間電圧がトランジスタ２７ａのし
きい値電圧（ここでは約０．７［Ｖ］）となるような第
２制御電圧Ｖc2（ＶＤ−０．７〜ＶＤ［Ｖ］）の印加時
には、その出力Ｖ２は電源電圧ＶＤとなる。そして、ト
ランジスタ２６ａのゲート，ソース間電圧がしきい値電
圧より大きくなるような第２制御電圧Ｖc2（０〜ＶＤ−
０．７［Ｖ］）の印加時には、第２制御電圧Ｖc2が小さ
いほど、出力電圧Ｖ２が小さくなるが、その増幅率（グ
ラフの傾き）は１未満となる。
【００９０】なお、図６では、電源電圧ＶＤを１．８
［Ｖ］とした場合のグラフである。つまり、バッファ２
６，２７では、バイアス電圧Ｖb1，Ｖb2によってバッフ
ァ２６，２７の増幅率を適宜調整することにより、グラ
ンド電圧ＶＧから電源電圧ＶＤの範囲（ここでは０〜
１．８［Ｖ］）で変化する第１及び第２制御電圧Ｖc1，
Ｖc2を、ＶＣＯ２が発振を停止することのない０〜０．
６［Ｖ］の範囲（図３参照）で変化する信号Ｖ１、及び
１．２〜１．８［Ｖ］の範囲で変化する信号Ｖ２に変換
するようにされている。
［Ｖ］とした場合のグラフである。つまり、バッファ２
６，２７では、バイアス電圧Ｖb1，Ｖb2によってバッフ
ァ２６，２７の増幅率を適宜調整することにより、グラ
ンド電圧ＶＧから電源電圧ＶＤの範囲（ここでは０〜
１．８［Ｖ］）で変化する第１及び第２制御電圧Ｖc1，
Ｖc2を、ＶＣＯ２が発振を停止することのない０〜０．
６［Ｖ］の範囲（図３参照）で変化する信号Ｖ１、及び
１．２〜１．８［Ｖ］の範囲で変化する信号Ｖ２に変換
するようにされている。
【００９１】以上説明したように、本実施形態のＰＬＬ
回路１０によれば、第１実施形態のＶＣＯ２を用いて構
成されているため、従来装置と比較して、同じ周波数の
信号を得るのであれば、電源電圧ＶＤをより低電圧に設
定でき、また、同じ電源電圧ＶＤであれば、より高い周
波数の信号を得ることができる。
回路１０によれば、第１実施形態のＶＣＯ２を用いて構
成されているため、従来装置と比較して、同じ周波数の
信号を得るのであれば、電源電圧ＶＤをより低電圧に設
定でき、また、同じ電源電圧ＶＤであれば、より高い周
波数の信号を得ることができる。
【００９２】このように、本実施形態のＰＬＬ回路１０
によれば、低電圧で動作する半導体集積回路を用いて構
成することができ、装置の小型化，低消費電力化を図る
ことができる。また、低い電源電圧ＶＤでの使用が可能
であることにより、携帯機器等で電源として使用される
電池の終止電圧（例えばリチウム電池であれば１．８〜
２Ｖ）付近まで、ＰＬＬ回路１０を確実に動作させるこ
とができるため、バッテリ交換（充電）までの寿命を長
くすることができる。
によれば、低電圧で動作する半導体集積回路を用いて構
成することができ、装置の小型化，低消費電力化を図る
ことができる。また、低い電源電圧ＶＤでの使用が可能
であることにより、携帯機器等で電源として使用される
電池の終止電圧（例えばリチウム電池であれば１．８〜
２Ｖ）付近まで、ＰＬＬ回路１０を確実に動作させるこ
とができるため、バッテリ交換（充電）までの寿命を長
くすることができる。
【００９３】しかも、本実施形態のＰＬＬ回路１０によ
れば、バッファ２６，２７を設けることにより、ＶＣＯ
２が発振停止をすることがないようにされているため、
ＶＣＯ２が発振停止している場合と比較して、ＶＣＯ２
の発振周波数を、所望の周波数に速やかに収束させるこ
とができる。
れば、バッファ２６，２７を設けることにより、ＶＣＯ
２が発振停止をすることがないようにされているため、
ＶＣＯ２が発振停止している場合と比較して、ＶＣＯ２
の発振周波数を、所望の周波数に速やかに収束させるこ
とができる。
【００９４】また、バッファ２６，２７での増幅率が１
未満であるため、第１及び第２制御電圧Ｖc1，Ｖc2の変
化に対する発振周波数の変化の割合が小さくなり、ノイ
ズなどの影響による発振周波数の変動を抑えることがで
きる。更に、バッファ２６，２７は、ソースホロワ回路
からなり、増幅率が１未満となる特性を簡単な構成で実
現できるだけでなく、高入力インピーダンスであるた
め、ＬＰＦ１８，１９に蓄積された電荷を消費してしま
うことがなく、常に位相比較器１２にて検出される位相
差に正しく対応した第１及び第２制御電圧Ｖc1，Ｖc2を
ＶＣＯ２に供給することができる。
未満であるため、第１及び第２制御電圧Ｖc1，Ｖc2の変
化に対する発振周波数の変化の割合が小さくなり、ノイ
ズなどの影響による発振周波数の変動を抑えることがで
きる。更に、バッファ２６，２７は、ソースホロワ回路
からなり、増幅率が１未満となる特性を簡単な構成で実
現できるだけでなく、高入力インピーダンスであるた
め、ＬＰＦ１８，１９に蓄積された電荷を消費してしま
うことがなく、常に位相比較器１２にて検出される位相
差に正しく対応した第１及び第２制御電圧Ｖc1，Ｖc2を
ＶＣＯ２に供給することができる。
【００９５】なお、本実施形態では、第１及び第２制御
電圧Ｖc1，Ｖc2を、それぞれ個別に設けたチャージポン
プ回路１６，１７及びＬＰＦ１８，１９を用いて生成し
ているが、チャージポンプ回路及びＬＰＦを１系統だけ
用いて一方の制御電圧を生成し、その制御電圧から増幅
率が１の反転増幅器を用いて他方の制御電圧を生成する
ように構成してもよい。
電圧Ｖc1，Ｖc2を、それぞれ個別に設けたチャージポン
プ回路１６，１７及びＬＰＦ１８，１９を用いて生成し
ているが、チャージポンプ回路及びＬＰＦを１系統だけ
用いて一方の制御電圧を生成し、その制御電圧から増幅
率が１の反転増幅器を用いて他方の制御電圧を生成する
ように構成してもよい。
【００９６】また、本実施形態においてバッファ２６，
２７は、入力信号に対して出力信号が変化しない区間を
有しているが、単純に増幅率が１未満の増幅器を用い
て、グランド電圧ＶＧから電源電圧ＶＤまでの範囲の制
御電圧を、ＶＣＯ２が発振停止をしない範囲の制御電圧
に変換するようにしてもよい。
２７は、入力信号に対して出力信号が変化しない区間を
有しているが、単純に増幅率が１未満の増幅器を用い
て、グランド電圧ＶＧから電源電圧ＶＤまでの範囲の制
御電圧を、ＶＣＯ２が発振停止をしない範囲の制御電圧
に変換するようにしてもよい。
【図１】 第１実施形態の電圧制御発振器の構成を示す
回路図である。
回路図である。
【図２】 第１実施形態の電圧制御発振器の効果を示す
グラフである。
グラフである。
【図３】 第１実施形態の電圧制御発振器の特性を示す
グラフである。
グラフである。
【図４】 第２実施形態のＰＬＬ回路の構成を示す回路
図である。
図である。
【図５】 バッファの構成を示す回路図である。
【図６】 バッファの特性を示すグラフである。
【図７】 ＰＬＬ回路の一般的な構成を示すブロック
図、及び従来の電圧制御発振器の構成を示す回路図であ
る。
図、及び従来の電圧制御発振器の構成を示す回路図であ
る。
【図８】 従来の電圧制御発振器を構成する可変遅延イ
ンバータ回路の動作を説明するための等価回路図、及び
タイミング図である。
ンバータ回路の動作を説明するための等価回路図、及び
タイミング図である。
【図９】 半導体基板上に実現されたＶＣＯのレイアウ
ト図である。
ト図である。
【図１０】 半導体基板上に実現されたＶＣＯのレイア
ウト図である。
ウト図である。
【図１１】 半導体基板上に実現されたＶＣＯのレイア
ウト図である。
ウト図である。
【図１２】 半導体基板上のＰＭＯＳトランジスタ、及
びＮＭＯＳトランジスタの断面図である。
びＮＭＯＳトランジスタの断面図である。
２…電圧制御発振器（ＶＣＯ）、３…ＶＣＯ部、１０…
ＰＬＬ回路、１１…分周器、１２…位相比較器、１３…
制御電圧生成部、１４，１５…反転回路、１６，１７…
チャージポンプ回路、１８，１９…ローパスフィルタ
（ＬＰＦ）、２０…インバータ回路、２２…可変遅延
器、２３…スイッチング回路、２３ａ，２３ｂ…スイッ
チ素子、２４…オフ制御回路、２４ａ，２４ｂ…オフ制
御素子、２５…電流制御回路、２５ａ，２５ｂ…電流制
御素子、２６，２７…バッファ、３０…出力バッファ回
路、Ｌ１…電源ライン、Ｌ２…グランドライン、Ｔｏ…
出力端子。
ＰＬＬ回路、１１…分周器、１２…位相比較器、１３…
制御電圧生成部、１４，１５…反転回路、１６，１７…
チャージポンプ回路、１８，１９…ローパスフィルタ
（ＬＰＦ）、２０…インバータ回路、２２…可変遅延
器、２３…スイッチング回路、２３ａ，２３ｂ…スイッ
チ素子、２４…オフ制御回路、２４ａ，２４ｂ…オフ制
御素子、２５…電流制御回路、２５ａ，２５ｂ…電流制
御素子、２６，２７…バッファ、３０…出力バッファ回
路、Ｌ１…電源ライン、Ｌ２…グランドライン、Ｔｏ…
出力端子。
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フロントページの続き
Ｆターム(参考） 5J001 AA05 AA11 BB12 BB20 CC03
DD06
5J043 AA03 AA06 LL02
5J106 AA01 AA04 CC01 CC03 CC24
CC41 DD23 DD32 JJ01 KK14
KK40 LL01
Claims (16)
- 【請求項１】 容量性負荷の入力に接続され、該負荷へ
の入力信号を遅延させる可変遅延器であって、 前記入力信号が印加される入力端子と、 前記負荷の入力に接続される出力端子と、 遅延量を変化させるための第１及び第２制御電圧が印加
される第１及び第２制御端子と、 ドレインが前記出力端子に接続され、ソースが高電位側
電源に接続されたＰチャネルＭＯＳトランジスタからな
る第１スイッチ素子、及びドレインが前記出力端子に接
続され、ソースが低電位側電源に接続されたＮチャネル
ＭＯＳトランジスタからなる第２スイッチ素子からなる
スイッチング回路と、 前記入力端子に印加される入力信号に従って、前記スイ
ッチング回路を構成する第１及び第２スイッチ素子のう
ちいずれか一方を、そのゲート，ソース間を導通させる
ことによりオフするオフ制御回路と、 前記第２スイッチ素子のオフ時には、前記第１制御端子
と前記第１スイッチ素子のゲートとを導通させ、前記第
１スイッチ素子のオフ時には、前記第２制御端子と前記
第２スイッチ素子のゲートとを導通させることにより、
前記第１及び第２制御電圧によって前記第１或いは第２
スイッチ素子を流れる電流の大きさを制御する電流制御
回路と、 を備えることを特徴とする可変遅延器。 - 【請求項２】 前記オフ制御回路は、 ソースが前記第１スイッチ素子のソース、ドレインが前
記第１スイッチ素子のゲート、ゲートが前記入力端子に
接続されたＰチャネルＭＯＳトランジスタからなる第１
オフ制御素子と、 ソースが前記第２スイッチ素子のソース、ドレインが前
記第２スイッチ素子のゲート、ゲートに前記入力端子に
接続されたＮチャネルＭＯＳトランジスタからなる第２
オフ制御素子と、 からなることを特徴とする請求項１記載の可変遅延器。 - 【請求項３】 前記電流制御回路は、 ソース，ドレインが前記第１スイッチ素子のゲート及び
前記第１制御端子に接続され、ゲートが前記入力端子に
接続されたＮチャネルＭＯＳトランジスタからなる第１
電流制御素子と、 ソース，ドレインが前記第２スイッチ素子のゲート及び
前記第２制御電圧が印加される第２制御端子に接続さ
れ、ゲートが前記入力端子に接続されたＰチャネルＭＯ
Ｓトランジスタからなる第２電流制御素子と、 からなることを特徴とする請求項１記載の可変遅延器。 - 【請求項４】 前記オフ制御回路は、 ソースが前記第１スイッチ素子のソース、ドレインが前
記第１スイッチ素子のゲート、ゲートが前記入力端子に
接続されたＰチャネルＭＯＳトランジスタからなる第１
オフ制御素子と、ソースが前記第２スイッチ素子のソー
ス、ドレインが前記第２スイッチ素子のゲート、ゲート
に前記入力端子に接続されたＮチャネルＭＯＳトランジ
スタからなる第２オフ制御素子とからなり、 前記電流制御回路は、 ソース，ドレインが前記第１スイッチ素子のゲート及び
前記第１制御端子に接続され、ゲートが前記入力端子に
接続されたＮチャネルＭＯＳトランジスタからなる第１
電流制御素子と、ソース，ドレインが前記第２スイッチ
素子のゲート及び前記第２制御電圧が印加される第２制
御端子に接続され、ゲートが前記入力端子に接続された
ＰチャネルＭＯＳトランジスタからなる第２電流制御素
子とからなることを特徴とする請求項１記載の可変遅延
器。 - 【請求項５】 請求項４記載の可変遅延器において、 当該可変遅延器と前記容量性負荷との配列方向を第１の
方向、該第１の方向に直交する方向を第２の方向とし
て、 前記第２の方向に沿って前記第１オフ制御素子及び前記
第１電流制御素子を配列してなる第１ブロックと、同じ
く第２の方向に沿って前記第２オフ制御素子及び前記第
２電流制御素子を配列してなる第２ブロックとを、前記
第１の方向に沿って配列し、且つ、前記第１及び第２ス
イッチ素子を、該第１及び第２ブロックを前記第２の方
向の両側から挟む位置に配置したことを特徴とする可変
遅延器。 - 【請求項６】 請求項４記載の可変遅延器において、 当該可変遅延器と前記容量性負荷との配列方向を第１の
方向、該第１の方向に直交する方向を第２の方向とし
て、 前記第２の方向に沿って前記第１及び第２オフ制御素
子、第１及び第２電流制御素子を一列に配列してなる制
御ブロックと、同じく第２の方向に沿って前記第１及び
第２スイッチ素子を配列してなるスイッチブロックと
を、前記第１の方向に沿って配列したことを特徴とする
可変遅延器。 - 【請求項７】 １つ以上の請求項１乃至請求項６いずれ
か記載の可変遅延器と、奇数個のインバータ回路とをリ
ング状に接続してなり、前記第１及び第２制御端子に印
加される前記第１及び第２制御電圧に応じて発振周波数
が変化することを特徴とする電圧制御発振器。 - 【請求項８】 前記インバータ回路は、ＣＭＯＳインバ
ータからなることを特徴とする請求項７記載の電圧制御
発振器。 - 【請求項９】 前記インバータ回路の入力に接続された
前記可変遅延器の出力を、当該電圧制御発振器の出力と
することを特徴とする請求項７又は請求項８記載の電圧
制御発振器。 - 【請求項１０】 前記第１及び第２制御端子のそれぞれ
に、該制御端子に印加される制御電圧の信号レベルを、
前記電圧制御発振器が発振停止することのない可制御範
囲内の大きさに変換する電圧変換器を設けたことを特徴
とする請求項７乃至請求項９いずれか記載の電圧制御発
振器。 - 【請求項１１】 前記電圧変換器は、高入力インピーダ
ンスであることを特徴とする請求項１０記載の電圧制御
発振器。 - 【請求項１２】 前記電圧変換器は、入出力間のゲイン
が１未満であることを特徴とする請求項１０又は請求項
１１記載の電圧制御発振器。 - 【請求項１３】 前記電圧変換器は、ソースホロワ回路
からなることを特徴とする請求項１０記載の電圧制御発
振器。 - 【請求項１４】 請求項７乃至請求項１３いずれか記載
の電圧制御発振器と、 該電圧制御発振器が出力する出力信号或いは該出力信号
を分周した分周信号を対象信号とし、該対象信号と外部
から入力される基準信号との位相差に基づいて、前記電
圧制御発振器の第１及び第２制御端子に印加する前記第
１及び第２制御電圧を生成する制御回路と、 からなることを特徴とするＰＬＬ回路。 - 【請求項１５】 前記制御回路が生成する第１及び第２
制御電圧は、高電位側電源ライン及び低電位側電源ライ
ンの中間電位に対して対称的な電位を有することを特徴
とする請求項１４記載のＰＬＬ回路。 - 【請求項１６】 前記制御回路は、 前記対象信号が前記基準信号より位相が進んでいる時に
第１位相差信号を、前記対象信号が前記基準信号より位
相が遅れている時に第２位相差信号を出力する位相比較
器と、 前記第１位相差信号により電荷の充電、前記第２位相差
信号により電荷の放電を行うことにより前記第１制御電
圧を生成する第１チャージポンプ回路と、 前記第１位相差信号により電荷の放電、前記第２位相差
信号により電荷の充電を行うことにより前記第２制御電
圧を生成する第２チャージポンプ回路と、 を備えることを特徴とする請求項１５記載のＰＬＬ回
路。
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