JP4653000B2

JP4653000B2 - プリスケーラ及びバッファ

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Publication number: JP4653000B2
Application number: JP2006086074A
Authority: JP
Inventors: 確長谷川; 考樹青木; 浩志馬場
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-03-27
Filing date: 2006-03-27
Publication date: 2011-03-16
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Description

本発明は、プリスケーラ及びバッファに関するものである。
近年、携帯電話をはじめとする通信端末機器等の急速な普及により、無線通信の分野において様々な方式の通信が混在している。各通信方式は使用周波数帯域が異なるため、基地局においては、広い周波数帯の電波を受信可能とするため、広帯域のＰＬＬ周波数シンセサイザが必要不可欠となっている。このため、ＰＬＬ周波数シンセサイザ等に用いられるプリスケーラ及びバッファ回路において、広帯域化が求められている。

従来、周波数が安定した多数のチャネルを得るためにＰＬＬ周波数シンセサイザが用いられている。ＰＬＬ周波数シンセサイザは、１つの安定な水晶発振器出力で位相ロックし、分周比を変化させることにより多数のチャネルが得られる。このようなＰＬＬ周波数シンセサイザには、周波数を低減するプリスケーラ（前置分周器）が用いられているものがある。

図５は、プリスケーラの一例を示す回路図である。
プリスケーラ１０はバッファ部１１とカウンタ１２とから構成されている。バッファ部１１は、直列に接続された複数のインバータ回路１３ａ〜１３ｅを備え、初段のインバータ回路１３ａの入力端子は容量結合されるため、インバータ回路１３ａの入力端子と出力端子との間に帰還用の抵抗Ｒ１を接続し、その入力にバイアスを加えている。

尚、プリスケーラを広帯域で動作させる従来技術としては、例えば、特許文献１に開示されている。また、電圧周波数特性の線形性がよい電圧制御発振器のバッファ回路としては、例えば特許文献２に開示されている。
特開平６−１９７０１１号公報特開平９−２６１０１２号公報

ところで、上記のように構成されたプリスケーラ１０では、バッファ部１１に入力される信号のエッジが結合される容量と抵抗Ｒ１により決定される時定数によりなまるため、プリスケーラ１０の入力信号のレベルに対する周波数特性が制限される。結合される容量はプリスケーラ１０が作り込まれたＬＳＩに外付けされ、その容量値は固定である。このため、プリスケーラ１０を備えたＰＬＬ周波数シンセサイザの周波数特性は、抵抗Ｒ１の値と初段のインバータ回路１３ａの電流駆動能力により決定される。例えば、ＰＬＬ周波数シンセサイザの動作保証範囲は、図６に示す矩形領域となる。広帯域化のため、破線で示す領域にＰＬＬ周波数シンセサイザの動作保証範囲を拡大しようとすると、プリスケーラ１０の周波数特性との間のマージンが少なくなるため、動作を保証することができなくなる。

初段のインバータ回路１３ａと抵抗Ｒ１で構成される回路部分（図７（ａ））は、図７（ｂ）に示すように、増幅度Ａを持つ増幅回路１４と帰還率βを持つ帰還回路１５とからなる負帰還フィードバック系となっている。このため、高周波数帯域に対応しようとして帰還率βを上げる（抵抗Ｒ１の抵抗値を小さくする）と、図８に実線で示すように、利得が下がってしまう。

本発明は上記問題点を解決するためになされたものであって、その目的は、広帯域化を図ることができるプリスケーラ及びバッファを提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、前記バッファ部は、直列接続された複数段の増幅回路と、前記複数段の増幅回路のうちの初段の増幅回路の出力信号を前記初段の増幅回路の入力端子に帰還する帰還回路とを有し、前記初段の増幅回路は、駆動能力が異なる複数のインバータ回路と、前記複数のインバータ回路の内の少なくとも１つを選択する選択回路とを有し、前記選択回路は、前記複数のインバータ回路の入力端子に接続され、第１の制御信号に応答して、選択したインバータ回路の入力端子に前記入力信号を供給し、選択していないインバータ回路の入力端子を固定電位に接続する第１スイッチ部と、前記複数のインバータ回路の出力端子に接続され、前記第１の制御信号に応答して、選択したインバータ回路の出力端子を前記複数段の増幅回路のうちの後段の増幅回路に接続し、選択していないインバータ回路の出力端子を前記後段の増幅回路から切り離す第２スイッチ部と、を有する。

請求項２に記載の発明によれば、前記初段の増幅回路の駆動能力が切り替え可能である。

請求項３に記載の発明によれば、前記帰還回路の抵抗値が切り替え可能である。

請求項４に記載の発明によれば、前記帰還回路は、前記初段の増幅回路の出力端子と入力端子との間に接続された少なくとも１つのＭＯＳ形トランジスタを有する。

請求項５に記載の発明によれば、第２の制御信号に応答して前記トランジスタのゲートに供給する電圧を生成する電圧生成回路を有する。

請求項６に記載の発明によれば、前記第１の制御信号と前記第２の制御信号が同一の信号である。

請求項７に記載の発明によれば、直列接続された複数段の増幅回路と、前記複数段の増幅回路のうちの初段の増幅回路の出力信号を前記初段の増幅回路の入力端子に帰還する帰還回路とを有し、前記初段の増幅回路は、駆動能力が異なる複数のインバータ回路と、前記複数のインバータ回路の内の少なくとも１つを選択する選択回路とを有し、前記選択回路は、前記複数のインバータ回路の入力端子に接続され、制御信号に応答して、選択したインバータ回路の入力端子に前記入力信号を供給し、選択していないインバータ回路の入力端子を固定電位に接続する第１スイッチ部と、前記複数のインバータ回路の出力端子に接続され、前記制御信号に応答して、選択したインバータ回路の出力端子を前記複数段の増幅回路のうちの後段の増幅回路に接続し、選択していないインバータ回路の出力端子を前記後段の増幅回路から切り離す第２スイッチ部と、を有する。

請求項８に記載の発明によれば、前記初段の増幅回路の駆動能力が切り替え可能である。

請求項９に記載の発明によれば、前記帰還回路は抵抗値が切り替え可能である。

請求項１０に記載の発明によれば、前記帰還回路は、前記初段の増幅回路の出力端子と入力端子との間に接続された少なくとも１つのＭＯＳ形トランジスタを有する。
請求項１１に記載の発明によれば、前記固定電位がグランドである。

本発明によれば、広帯域化を図ることが可能なプリスケーラ及びバッファを提供することができる。

以下、本発明を具体化した一実施形態を図１〜図４に従って説明する。
図１に示すように、周波数シンセサイザ２１は水晶発振器２２に接続されている。水晶発振器２２は、水晶振動子の発振に基づく固定周波数の発振信号ＯＳＣを生成する。周波数シンセサイザ２１は、水晶発振器２２の発振信号ＯＳＣに基づいて、周波数が安定した信号を出力する。

周波数シンセサイザ２１は、バッファ３１、基準分周器としてのリファレンスカウンタ（以下、第１カウンタ）３２、プリスケーラ３３、比較分周器としてのプログラマブルカウンタ（以下、第２カウンタ）３４、位相比較器３５、チャージポンプ３６、ローパスフィルタ（ＬＰＦ）３７、電圧制御発振器（ＶＣＯ）３８を備える。

バッファ３１には発振信号ＯＳＣが入力される。バッファ３１は、発振信号ＯＳＣを振幅増幅した基準信号ｆａを第１カウンタ３２に出力する。第１カウンタ３２は、基準信号ｆａを設定分周比にて分周した基準分周信号ｆｒを位相比較器３５に出力する。

位相比較器３５には、第２カウンタ３４から比較分周信号ｆｐが入力される。位相比較器３５は、両信号ｆｒ、ｆｐの位相を比較し、その位相差に応じたパルス幅を持つアップパルス信号ＰＲとダウンパルス信号ＰＰをチャージポンプ３６に出力する。

チャージポンプ３６は、アップパルス信号ＰＲ及びダウンパルス信号ＰＰに基づく電流値を持つ信号ＤＯをＬＰＦ３７に出力する。
ＬＰＦ３７は、チャージポンプ３６の出力信号ＤＯを平滑することにより高周波成分を除去した直流電圧を持つ制御信号ＶＴをＶＣＯ３８に出力する。ＶＣＯ３８は、制御信号ＶＴの電圧値に応じた周波数を持つ出力信号ｆｖをプリスケーラ３３及び外部回路に出力する。

プリスケーラ３３は、出力信号ｆｖを固定分周比（１／Ｐ）にて分周した比較信号ｆｄを第２カウンタ３４に出力する。第２カウンタ３４は、比較信号ｆｄを設定された分周比（１／Ｎ）にて分周した比較分周信号ｆｐを位相比較器３５に出力する。この第２カウンタ３４における分周比は、入力信号Ｓ１に基づいて設定される。

このように構成された周波数シンセサイザ２１において、出力信号ｆｖの周波数がロック周波数より低くなると比較分周信号ｆｐの周波数が基準分周信号ｆｒの周波数より低くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器３５は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅を持つアップパルス信号ＰＲ及びダウンパルス信号ＰＰを出力する。例えば、位相比較器３５は、アップパルス信号ＰＲのパルス幅をダウンパルス信号ＰＰのそれよりも長くする。

チャージポンプ３６はアップパルス信号ＰＲ及びダウンパルス信号ＰＰのパルス幅に応じた出力信号ＤＯをＬＰＦ３７に出力し、ＬＰＦ３７は、出力信号ＤＯに基づいて制御信号ＶＴの電圧値を変更、例えば高い電圧値の制御信号ＶＴを出力する。ＶＣＯ３８は、制御信号ＶＴに基づいて高い周波数の出力信号ｆｖを出力する。

逆に、出力信号ｆｖの周波数が所望の周波数より高くなったとき、比較分周信号ｆｐの周波数が基準分周信号ｆｒの周波数より高くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器３５は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅を持つアップパルス信号ＰＲ及びダウンパルス信号ＰＰを出力する。

チャージポンプ３６はアップパルス信号ＰＲ及びダウンパルス信号ＰＰのパルス幅に応じた出力信号ＤＯをＬＰＦ３７に出力し、ＬＰＦ３７は、出力信号ＤＯに基づいて低い電圧値の制御信号ＶＴを出力する。ＶＣＯ３８は、制御信号ＶＴに基づいて低い周波数の出力信号ｆｖを出力する。

周波数シンセサイザ２１は、上記の動作を繰り返し実行し、ＶＣＯ３８から出力する出力信号ｆｖの周波数を所望の周波数にロックする。また、周波数シンセサイザ２１は、第２カウンタ３４の分周比が信号Ｓ１にて変更されることにより、出力信号ｆｖのロック周波数を変更する。

図２に示すように、プリスケーラ３３は、バッファ部４１と、電圧生成回路としてのレギュレータ４２と、分周部としてのカウンタ４３とを備える。
バッファ部４１には一端に出力信号ｆｖが供給されるコンデンサＣ１の他端が接続され、このコンデンサＣ１によりＶＣＯ３８及び外部回路と容量結合されている。

バッファ部４１は、選択回路としての第１スイッチ部５１、初段の増幅回路としての初段回路５２、選択回路としての第２スイッチ部５３、増幅回路としての直列接続された複数の（本実施形態では４個）のインバータ回路５４ａ〜５４ｄ、帰還回路５５を備えている。

初段回路５２は、駆動能力が異なる複数（本実施形態では３個）のインバータ回路５２ａ〜５２ｃにより構成されている。各インバータ回路５２ａ〜５２ｃの駆動能力は、インバータ回路を構成するトランジスタのサイズを変更することにより設定されている。例えば、３つのインバータ回路５２ａ〜５２ｃのうち、第１インバータ回路５２ａの駆動能力が最も高く、第３インバータ回路５２ｃの駆動能力が最も低く設定されている。

第１スイッチ部５１はコンデンサＣ１と初段回路５２との間に接続され、第２スイッチ部５３は初段回路５２と後段のインバータ回路５４ａとの間に接続されている。第１スイッチ部５１は制御信号Ｓ２が入力され、その制御信号Ｓ２に応答して初段回路５２を構成するインバータ回路５２ａ〜５２ｃのうちの何れか１つの入力端子をコンデンサＣ１に接続する。第２スイッチ部５３は制御信号Ｓ２が入力され、その制御信号Ｓ２に応答して第１スイッチ部５１と同じインバータ回路の入力端子を後段のインバータ回路５４ａに接続する。

詳述すると、第１スイッチ部５１は、初段回路５２を構成するインバータ回路の数と同じ数（３個）のスイッチＳＷ１１〜ＳＷ１３により構成されている。各スイッチＳＷ１１〜ＳＷ１３はそれぞれ、２つの切換端子と１つの共通端子とを備え、共通端子は対応するインバータ回路５２ａ〜５２ｃの入力端子に接続され、第１切換端子はコンデンサＣ１に接続され、第２切換端子はグランドに接続されている。制御信号Ｓ２は、第１スイッチ部５１を構成するスイッチＳＷ１１〜ＳＷ１３をそれぞれ独立して制御可能な情報を持つ信号であり、例えば３ビットの信号である。従って、第１スイッチ部５１は、例えば、第１インバータ回路５２ａの入力端子をコンデンサＣ１に接続した場合、他のインバータ回路５２ｂ，５２ｃの入力端子をグランドに接続する。

同様に、第２スイッチ部５３は、初段回路５２を構成するインバータ回路の数と同じ数（３個）のスイッチＳＷ２１〜ＳＷ２３により構成されている。各スイッチＳＷ２１〜ＳＷ２３はオンオフスイッチであり、第１端子が対応するインバータ回路５２ａ〜５２ｃの出力端子に接続され、第２端子が後段のインバータ回路５４ａの入力端子に接続されている。制御信号Ｓ２は、第２スイッチ部５３を構成するスイッチＳＷ２１〜ＳＷ２３をそれぞれ独立して制御可能な情報を持つ信号であり、例えば３ビットの信号である。

例えば、信号Ｓ２が「００１Ｂ」の場合、第１スイッチ部５１は第１インバータ回路５２ａの入力端子をコンデンサＣ１に接続し、第２及び第３インバータ回路５２ｂ，５２ｃの入力端子をグランドに接続する。更に、第２スイッチ部５３は第１スイッチＳＷ２１をオンして第１インバータ回路５２ａの出力端子を後段のインバータ回路５４ａの入力端子に接続し、第２及び第３スイッチＳＷ２２，ＳＷ２３をオフする。同様に、信号Ｓ２が「０１０Ｂ」の場合、第１スイッチ部５１は第２インバータ回路５２ｂの入力端子をコンデンサＣ１に接続し、第１及び第３インバータ回路５２ａ，５２ｃの入力端子をグランドに接続する。更に、第２スイッチ部５３は第２スイッチＳＷ２２をオンして第２インバータ回路５２ｂの出力端子を後段のインバータ回路５４ａの入力端子に接続し、第１及び第３スイッチＳＷ２１，ＳＷ２３をオフする。同様に、信号Ｓ２が「１００Ｂ」の場合、第１スイッチ部５１は第３インバータ回路５２ｃの入力端子をコンデンサＣ１に接続し、第１及び第２インバータ回路５２ａ，５２ｂの入力端子をグランドに接続する。更に、第２スイッチ部５３は第３スイッチＳＷ２３をオンして第３インバータ回路５２ｃの出力端子を後段のインバータ回路５４ａの入力端子に接続し、第１及び第２スイッチＳＷ２１，ＳＷ２２をオフする。

上記の構成により、初段回路５２を構成する複数のインバータ回路５２ａ〜５２ｃのうちの１つが制御信号Ｓ２により選択され、該選択されたインバータ回路の入力端子がコンデンサＣ１に接続されるとともに出力端子が後段のインバータ回路５４ａの入力端子に接続される。従って、制御信号Ｓ２により、初段回路５２の駆動能力が変更される。

第１スイッチ部５１とコンデンサＣ１との間のノードと、第２スイッチ部５３と後段のインバータ回路５４ａの入力端子との間のノードとの間には帰還回路５５が接続されている。帰還回路５５は、並列接続された一対のトランジスタＴ１，Ｔ２により構成されている。第１トランジスタＴ１はＰチャネルＭＯＳトランジスタよりなり、第２トランジスタＴ２はＮチャネルＭＯＳトランジスタよりなる。

帰還回路５５を構成するトランジスタＴ１，Ｔ２のゲートはレギュレータ４２に接続されている。レギュレータ４２には、制御信号Ｓ２が入力される。レギュレータ４２は、制御信号Ｓ２に応じたゲート電圧Ｖ１，Ｖ２をそれぞれのトランジスタＴ１，Ｔ２に供給する。両トランジスタＴ１，Ｔ２は、それぞれ供給される電圧Ｖ１，Ｖ２により抵抗として機能し、そのオン抵抗値は電圧Ｖ１，Ｖ２される。この構成により、帰還回路５５は、可変抵抗器として機能する。

レギュレータ４２は、制御信号Ｓ２に基づいて、駆動能力が高いインバータ回路５２ａが選択された場合には両トランジスタＴ１，Ｔ２のオン抵抗値を低くし、駆動能力が低いインバータ回路５２ｃが選択された場合には両トランジスタＴ１，Ｔ２のオン抵抗値を高くするように、両電圧Ｖ１，Ｖ２を生成する。

バッファ部４１の最終段のインバータ回路５４ｄの入力信号と出力信号とがカウンタ４３に入力される。カウンタ４３は、バッファ部４１の出力信号を固定分周比（１／Ｐ）にて分周した比較信号ｆｄを出力する。例えば、カウンタ４３は、インバータ回路５４ｄの出力信号のパルス数をカウントし、そのカウント値が固定値（Ｐ）と一致する場合にＨレベルの比較信号ｆｄを出力し、インバータ回路５４ｄの入力信号によりＬレベルの比較信号ｆｄを出力する。これにより、カウンタ４３は、インバータ回路５４ｄの出力信号のパルス幅と同じパルス幅の比較信号ｆｄを出力する。

上記のように構成された周波数シンセサイザ２１において、プリスケーラ３３のバッファ部４１は、制御信号Ｓ２に基づいて、初段回路５２の駆動能力と帰還回路５５の抵抗値とを同時に切り替える。

一例として、バッファ部４１は、制御信号Ｓ２により、高い駆動能力のインバータ回路５２ａと小さな抵抗値の帰還回路５５によりバッファ部４１の初段増幅回路を持つ構成となる。この場合、インバータ回路５２ａの駆動能力によってＰＬＬ回路のループ利得が上がるとともに、帰還回路５５の抵抗値が小さくなることによって帯域が広くなり、図３の特性を表す実線Ｌ１のように、利得が高く、低周波領域から高周波領域までフラットな特性を得ることができる。これにより、周波数シンセサイザ２１の周波数特性は、図４に示すように、低周波領域では入力レベルが上昇するものの、高周波領域において入力レベルが減少する。このため、高周波領域において、一点鎖線で示す動作範囲と周波数特性との間が広くなる、つまり動作範囲に対するマージンを広くすることができ、この範囲における動作を保証することができる。従って、広い周波数帯に対応した周波数シンセサイザ２１を得ることができる。

別の例として、バッファ部４１は、制御信号Ｓ２により、低い駆動能力のインバータ回路５２ｃと大きな抵抗値の帰還回路５５によりバッファ部４１の初段増幅回路を持つ構成となる。この場合、バッファ部４１の特性は、図３の実線Ｌ２のようになる。高周波数帯に対応する必要がない場合、初段回路５２の駆動能力を小さくすることで、該初段回路５２における消費電流が少なくなる、つまり消費電流を抑えることができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）プリスケーラ３３は、バッファ部４１とカウンタ４３とを備える。バッファ部４１は、駆動能力が異なる複数のインバータ回路５２ａ〜５２ｃからなる初段回路５２と、直列接続された複数のインバータ回路５４ａ〜５４ｄと、帰還回路５５とを備える。初段回路５２の各インバータ回路５２ａ〜５２ｃは、第１スイッチ部５１と第２スイッチ部５３とにより、何れか１つに信号ｆｖが入力され、出力端子が後段のインバータ回路５４ａに接続される。帰還回路５５は、電圧Ｖ１，Ｖ２により設定される抵抗として機能する。

従って、インバータ回路５２ａ〜５２ｃを選択して駆動能力を可変することにより利得を制御し、電圧Ｖ１，Ｖ２を制御して帰還回路５５の抵抗値を可変することができる。この結果、駆動能力を高くし抵抗値を下げることにより、高周波帯域において入力感度特性がフラットなプリスケーラ３３を得ることができる。また、駆動能力を低くし抵抗値を上げることで、低周波帯域において入力感度特性がフラットなプリスケーラ３３を得ることができる。このため、ＰＬＬ周波数シンセサイザ２１の広帯域化を図ることができる。

（２）第１スイッチ部５１は、初段回路５２を構成する複数のインバータ回路５２ａ〜５２ｃに対し、制御信号Ｓ２に応答して選択した１つのインバータ回路に信号ｆｖを供給し、第２スイッチ部５３は選択したインバータ回路の出力端子を後段のインバータ回路５４ａに接続する。この結果、駆動能力を容易に可変することができる。

（３）第１スイッチ部５１は、選択していないインバータ回路の入力端子をグランドに接続する。この構成により、選択していないインバータ回路の入力端子のレベルが不定となって動作することを防止し、選択されていないインバータ回路の動作によって選択したインバータ回路が誤動作するのを防止することができる。

（４）帰還回路５５をトランジスタＴ１，Ｔ２により構成したため、該トランジスタＴ１，Ｔ２のゲート電圧を制御することにより、帰還回路５５における抵抗値を容易に可変することができる。

（５）レギュレータ４２は制御信号Ｓ２に応答してトランジスタＴ１，Ｔ２のゲートに供給する電圧Ｖ１，Ｖ２を生成する。従って、制御信号Ｓ２に応じて帰還回路５５における抵抗値を容易に可変することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態において、プリスケーラ３３と同様に、図１に示すバッファ３１を構成しても良い。つまり、バッファ３１を、図２に示すバッファ部４１を備える構成としてもよく、バッファ３１においても、プリスケーラ３３と同様に、広帯域化を図ることができる。

・上記実施形態において、プリスケーラ３３は初段回路５２の駆動能力と帰還回路５５の抵抗値とを同時に切り替えるようにしたが、切り替えのタイミングが異なっていても良い。つまり、レギュレータ４２と第１スイッチ部５１と第２スイッチ部５３とを別の制御信号により制御する構成としてもよい。

・上記実施形態において、制御信号Ｓ２は、第１スイッチ部５１を構成するスイッチＳＷ１１〜ＳＷ１３のうちの何れか１つの共通端子を第１端子に接続するとともに他の共通端子を第２端子に接続するように制御する情報を持つ信号であってもよい。また、第１スイッチ部５１が制御信号Ｓ２をデコードして各スイッチＳＷ１１〜ＳＷ１３を制御する構成としてもよい。

・上記実施形態のプリスケーラ３３では、初段回路５２の駆動能力と帰還回路５５の抵抗値とを切り替えるようにしたが、初段回路５２の駆動能力のみを切り替える構成としてもよい。つまり、帰還回路５５の抵抗値を固定してもよい。この場合、プリスケーラの特性は、図３の破線Ｌ３で示すようになる。従って、駆動能力の高いインバータ回路５２ａに切り替えることで動作可能周波数を高くすることができ、駆動能力の低いインバータ回路５２ｃに切り替えることで、消費電流を低減することができる。

また、帰還回路５５の抵抗値のみを切り替える構成としてもよい。この場合、抵抗値を下げることで動作可能周波数を上げることができ、抵抗値を上げることで低周波領域における入力感度を上げることができる。

上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
パルス状の入力信号を増幅するバッファ部と、該バッファ部の出力信号を分周した信号を出力する分周部とを備えたプリスケーラにおいて、
前記バッファ部は、直列接続された複数段の増幅回路と初段の増幅回路の出力信号を該初段の増幅回路の入力端子に帰還する帰還回路とから構成され、
前記初段の増幅回路の駆動能力及び前記帰還回路の抵抗値が切り替え可能に構成されたことを特徴とするプリスケーラ。
（付記２）
前記初段の増幅回路は、駆動能力が異なる複数のインバータ回路と、該複数のインバータ回路の内の少なくとも１つを選択する選択回路とから構成されたことを特徴とする付記１記載のプリスケーラ。
（付記３）
前記選択回路は、
前記複数のインバータ回路の入力端子に接続され、制御信号に応答して、選択したインバータ回路の入力端子に前記入力信号を供給し、選択されていないインバータ回路の入力端子をグランドに接続する第１スイッチ部と、
前記複数のインバータ回路の出力端子に接続され、制御信号に応答して、選択したインバータ回路の出力端子を後段の増幅回路に接続し、選択されていないインバータ回路の出力端子を後段の増幅回路から切り離す第２スイッチ部と、
から構成されたことを特徴とする付記２記載のプリスケーラ。
（付記４）
前記帰還回路は、前記初段の増幅回路の出力端子と入力端子との間に接続された少なくとも１つのＭＯＳ形トランジスタから構成されたことを特徴とする付記１〜３のうちの何れか一に記載のプリスケーラ。
（付記５）
制御信号に応答して前記トランジスタのゲートに供給する電圧を生成する電圧生成回路を備えたことを特徴とする付記４記載のプリスケーラ。
（付記６）
パルス状の入力信号を増幅するバッファ部と、該バッファ部の出力信号を分周した信号を出力する分周部とを備えたプリスケーラにおいて、
前記バッファ部は、直列接続された複数段の増幅回路と初段の増幅回路の出力信号を該初段の増幅回路の入力端子に帰還する帰還回路とから構成され、
前記初段の増幅回路の駆動能力及び前記帰還回路の抵抗値の何れか一方が切り替え可能に構成されたことを特徴とするプリスケーラ。
（付記７）
パルス状の入力信号を増幅するバッファにおいて、
直列接続された複数段の増幅回路と初段の増幅回路の出力信号を該初段の増幅回路の入力端子に帰還する帰還回路とから構成され、
前記初段の増幅回路の駆動能力及び前記帰還回路の抵抗値が切り替え可能に構成されたことを特徴とするバッファ。
（付記８）
前記初段の増幅回路は、駆動能力が異なる複数のインバータ回路と、該複数のインバータ回路の内の少なくとも１つを選択する選択回路とから構成されたことを特徴とする付記７記載のバッファ。
（付記９）
前記選択回路は、
前記複数のインバータ回路の入力端子に接続され、制御信号に応答して、選択したインバータ回路の入力端子に前記入力信号を供給し、選択されていないインバータ回路の入力端子をグランドに接続する第１スイッチ部と、
前記複数のインバータ回路の出力端子に接続され、制御信号に応答して、選択したインバータ回路の出力端子を後段の増幅回路に接続し、選択されていないインバータ回路の出力端子を後段の増幅回路から切り離す第２スイッチ部と、
から構成されたことを特徴とする付記８記載のバッファ。
（付記１０）
前記帰還回路は、前記初段の増幅回路の出力端子と入力端子との間に接続された少なくとも１つのＭＯＳ形トランジスタから構成されたことを特徴とする付記７〜９のうちの何れか一に記載のバッファ。
（付記１１）
制御信号に応答して前記トランジスタのゲートに供給する電圧を生成する電圧生成回路を備えたことを特徴とする付記１１記載のバッファ。

一実施形態のＰＬＬ周波数シンセサイザのブロック回路図である。プリスケーラの回路図である。プリスケーラの周波数−利得特性図である。入力レベルに対する周波数特性の説明図である。従来のプリスケーラの回路図である。プリスケーラの周波数特性図である。（ａ）（ｂ）は負帰還フィードバック系の説明図である。従来例の周波数−利得特性図である。

符号の説明

３１バッファ
３３プリスケーラ
４１バッファ部
４２レギュレータ
４３カウンタ
５１第１スイッチ部
５２ａ〜５２ｃインバータ回路
５３第２スイッチ部
５４ａ〜５４ｄインバータ回路
５５帰還回路
ｆｖ，ｆｄ信号

Claims

周波数成分を有する入力信号を増幅するバッファ部と、前記バッファ部の出力信号を分周した信号を出力する分周部とを備えたプリスケーラにおいて、
前記バッファ部は、直列接続された複数段の増幅回路と、前記複数段の増幅回路のうちの初段の増幅回路の出力信号を前記初段の増幅回路の入力端子に帰還する帰還回路とを有し、
前記初段の増幅回路は、駆動能力が異なる複数のインバータ回路と、前記複数のインバータ回路の内の少なくとも１つを選択する選択回路とを有し、
前記選択回路は、
前記複数のインバータ回路の入力端子に接続され、第１の制御信号に応答して、選択したインバータ回路の入力端子に前記入力信号を供給し、選択していないインバータ回路の入力端子を固定電位に接続する第１スイッチ部と、
前記複数のインバータ回路の出力端子に接続され、前記第１の制御信号に応答して、選択したインバータ回路の出力端子を前記複数段の増幅回路のうちの後段の増幅回路に接続し、選択していないインバータ回路の出力端子を前記後段の増幅回路から切り離す第２スイッチ部と、
を有することを特徴とするプリスケーラ。
前記初段の増幅回路の駆動能力が切り替え可能であることを特徴とする請求項１記載のプリスケーラ。
前記帰還回路の抵抗値が切り替え可能であることを特徴とする請求項１または２記載のプリスケーラ。
前記帰還回路は、前記初段の増幅回路の出力端子と入力端子との間に接続された少なくとも１つのＭＯＳ形トランジスタを有することを特徴とする請求項１〜３のうちの何れか一項に記載のプリスケーラ。
第２の制御信号に応答して前記トランジスタのゲートに供給する電圧を生成する電圧生成回路を有することを特徴とする請求項４記載のプリスケーラ。
前記第１の制御信号と前記第２の制御信号が同一の信号であることを特徴とする請求項５記載のプリスケーラ。
周波数成分を有する入力信号を増幅するバッファにおいて、
直列接続された複数段の増幅回路と、前記複数段の増幅回路のうちの初段の増幅回路の出力信号を前記初段の増幅回路の入力端子に帰還する帰還回路とを有し、
前記初段の増幅回路は、駆動能力が異なる複数のインバータ回路と、前記複数のインバータ回路の内の少なくとも１つを選択する選択回路とを有し、
前記選択回路は、
前記複数のインバータ回路の入力端子に接続され、制御信号に応答して、選択したインバータ回路の入力端子に前記入力信号を供給し、選択していないインバータ回路の入力端子を固定電位に接続する第１スイッチ部と、
前記複数のインバータ回路の出力端子に接続され、前記制御信号に応答して、選択したインバータ回路の出力端子を前記複数段の増幅回路のうちの後段の増幅回路に接続し、選択していないインバータ回路の出力端子を前記後段の増幅回路から切り離す第２スイッチ部と、
を有することを特徴とするバッファ。
前記初段の増幅回路の駆動能力が切り替え可能であることを特徴とする請求項７記載のバッファ。
前記帰還回路の抵抗値が既知替え可能であることを特徴とする請求項７または８記載のバッファ。
前記帰還回路は、前記初段の増幅回路の出力端子と入力端子との間に接続された少なくとも１つのＭＯＳ形トランジスタを有することを特徴とする請求項７〜９のうちの何れか一項に記載のバッファ。
前記固定電位がグランドであることを特徴とする請求項１〜６のうちの何れか一項に記載のプリスケーラ。