KR100742581B1 - 프리스케일러 및 버퍼 - Google Patents

프리스케일러 및 버퍼 Download PDF

Info

Publication number
KR100742581B1
KR100742581B1 KR1020060082890A KR20060082890A KR100742581B1 KR 100742581 B1 KR100742581 B1 KR 100742581B1 KR 1020060082890 A KR1020060082890 A KR 1020060082890A KR 20060082890 A KR20060082890 A KR 20060082890A KR 100742581 B1 KR100742581 B1 KR 100742581B1
Authority
KR
South Korea
Prior art keywords
circuit
signal
inverter
circuits
prescaler
Prior art date
Application number
KR1020060082890A
Other languages
English (en)
Inventor
가타시 하세가와
고즈 아오키
히로시 바바
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Application granted granted Critical
Publication of KR100742581B1 publication Critical patent/KR100742581B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/023—Input circuits comprising pulse shaping or differentiating circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2178—Class D power amplifiers; Switching amplifiers using more than one switch or switching amplifier in parallel or in series
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/333—A frequency modulator or demodulator being used in the amplifier circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/351—Pulse width modulation being used in an amplifying circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Communication Control (AREA)

Abstract

본 발명은 광대역화를 도모할 수 있는 프리스케일러(prescaler)를 제공하는 것을 목적으로 한다.
프리스케일러(33)는 버퍼부(41)와 카운터(43)를 구비한다. 버퍼부(41)는 구동 능력이 다른 복수의 인버터 회로(52a∼52c)로 이루어지는 초단 회로(52)와, 직렬 접속된 복수의 인버터 회로(54a∼54d)와, 귀환 회로(55)를 구비한다. 초단 회로(52)의 각 인버터 회로(52a∼52c)는 제1 스위치부(51)와 제2 스위치부(53)에 의해 어느 하나에 신호(fv)가 입력되고, 출력 단자가 후단 인버터 회로(54a)에 접속되며, 초단 회로(52)에 있어서의 구동 능력이 가변된다. 귀환 회로(55)는 전압(V1, V2)에 의해 설정되는 저항으로서 기능한다.

Description

프리스케일러 및 버퍼{PRESCALER AND BUFFER}
도 1은 일실시 형태의 PLL 주파수 합성기의 블록 회로도.
도 2는 프리스케일러의 회로도.
도 3은 프리스케일러의 주파수-이득 특성도.
도 4는 입력 레벨에 대한 주파수 특성의 설명도.
도 5는 종래의 프리스케일러의 회로도.
도 6은 프리스케일러의 주파수 특성도.
도 7의 (a)와 (b)는 부귀환 피드백계의 설명도.
도 8은 종래예의 주파수-이득 특성도.
<도면의 주요 부분에 대한 부호의 설명>
31 : 버퍼
33 : 프리스케일러
41 : 버퍼부
42 : 레귤레이터
43 : 카운터
51 : 제1 스위치부
52a∼52c : 인버터 회로
53 : 제2 스위치부
54a∼54d : 인버터 회로
55 : 귀환 회로
fv, fd : 신호
본 발명은 프리스케일러 및 버퍼에 관한 것이다.
최근, 휴대 전화를 비롯한 통신 단말 기기 등의 급속한 보급에 의해, 무선 통신 분야에 있어서 여러 가지 방식의 통신이 혼재하고 있다. 각 통신 방식은 사용 주파수 대역이 다르기 때문에, 기지국에서는 넓은 주파수대의 전파를 수신 가능하게 하기 위해 광대역의 PLL 주파수 합성기가 필요 불가결하게 되었다. 이 때문에, PLL 주파수 합성기 등에 이용되는 프리스케일러 및 버퍼 회로에 있어서 광대역화가 요구되고 있다.
종래, 주파수가 안정된 다수의 채널을 얻기 위해 PLL 주파수 합성기가 이용되고 있다. PLL 주파수 합성기는 하나의 안정된 수정 발진기 출력에 의해 위상을 로크하고, 분주비를 변화시킴으로써 다수의 채널을 얻을 수 있다. 이러한 PLL 주파수 합성기 중에는 주파수를 저감하는 프리스케일러(prescaler)(전치 분주기)를 이용하는 것이 있다.
도 5는 프리스케일러의 일례를 도시하는 회로도이다.
프리스케일러(10)는 버퍼부(11)와 카운터(12)를 포함한다. 버퍼부(11)는 직렬로 접속된 복수의 인버터 회로(13a∼13e)를 구비하고, 초단 인버터 회로(13a)의 입력 단자는 용량 결합되기 때문에, 인버터 회로(13a)의 입력 단자와 출력 단자 사이에 귀환용 저항(R1)을 접속하고, 그 입력에 바이어스를 추가하고 있다.
또한, 프리스케일러를 광대역에서 동작시키는 종래 기술로서는, 예컨대, 특허 문헌 1에 개시되어 있다. 또한, 전압 주파수 특성의 선형성이 좋은 전압 제어 발진기의 버퍼 회로로서는, 예컨대 특허 문헌 2에 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 평성 제6-197011호 공보
[특허 문헌 2] 일본 특허 공개 평성 제9-261012호 공보
그런데, 상기한 바와 같이 구성된 프리스케일러(10)에서는 버퍼부(11)에 입력되는 신호의 엣지가 결합되는 용량과 저항(R1)에 의해 결정되는 시정수에 의해 완만해지기 때문에, 프리스케일러(10)의 입력 신호의 레벨에 대한 주파수 특성이 제한된다. 결합되는 용량은 프리스케일러(10)를 포함하는 LSI에 외부 부착되고, 그 용량값은 고정적이다. 이 때문에, 프리스케일러(10)를 구비한 PLL 주파수 합성기의 주파수 특성은 저항(R1)의 값과 초단 인버터 회로(13a)의 전류 구동 능력에 의해 결정된다. 예컨대, PLL 주파수 합성기의 동작 보증 범위는 도 6에 도시하는 구형 영역이 된다. 광대역화를 위해, 파선으로 나타내는 영역에 PLL 주파수 합성기의 동작 보증 범위를 확대하고자 하면, 프리스케일러(10)의 주파수 특성 사이의 마진이 적어지기 때문에, 동작을 보증할 수 없게 된다.
초단 인버터 회로(13a)와 저항(R1)을 포함하는 회로 부분[도 7의 (a)]은 도 7의 (b)에 도시하는 바와 같이, 증폭도(A)를 갖는 증폭 회로(14)와 귀환률(β)을 갖는 귀환 회로(15)로 이루어지는 부귀환 피드백계로 이루어져 있다. 이 때문에, 고주파수 대역에 대응하고자 하여 귀환률(β)을 올리면[저항(R1)의 저항값을 작게 함], 도 8에 실선으로 나타내는 바와 같이 이득이 낮아진다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로서, 그 목적은 광대역화를 도모할 수 있는 프리스케일러 및 버퍼를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 청구항 1에 기재한 발명에 의하면, 상기 버퍼부는 직렬 접속된 복수단의 증폭 회로와, 초단 증폭 회로의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로를 포함하고, 상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값이 전환 가능하게 구성된다.
따라서, 구동 능력을 가변함으로써 이득을 제어하고, 귀환 회로의 저항값을 가변함으로써 주파수 대역을 제어할 수 있다. 따라서, 구동 능력을 높게 하고 저항값을 내림으로써, 고주파 대역에 있어서 입력 감도 특성이 균일한 프리스케일러를 얻을 수 있다. 또한, 구동 능력을 낮게 하고 저항값을 올림으로써, 저주파 대역에 있어서 입력 감도 특성이 균일한 프리스케일러를 얻을 수 있다.
청구항 2에 기재한 발명에 의하면, 상기 초단의 증폭 회로는 구동 능력이 다른 복수의 인버터 회로와, 상기 복수의 인버터 회로 중 적어도 하나를 선택하는 선택 회로를 포함한다. 이 구성에 의해 구동 능력을 용이하게 가변할 수 있다.
청구항 3에 기재한 발명에 의하면, 상기 선택 회로는 상기 복수의 인버터 회로의 입력 단자에 접속되고, 제어 신호에 응답하여 선택한 인버터 회로의 입력 단자에 상기 입력 신호를 공급하고, 선택되지 않은 인버터 회로의 입력 단자를 그라운드에 접속하는 제1 스위치부와, 상기 복수의 인버터 회로의 출력 단자에 접속되고, 제어 신호에 응답하여 선택한 인버터 회로의 출력 단자를 후단 증폭 회로에 접속하며, 선택되지 않은 인버터 회로의 출력 단자를 후단 증폭 회로로부터 분리하는 제2 스위치부를 포함한다. 이 구성에 의해 구동 능력을 용이하게 가변할 수 있다.
청구항 4에 기재한 발명에 의하면, 상기 귀환 회로는 상기 초단 증폭 회로의 출력 단자와 입력 단자 사이에 접속된 적어도 하나의 M0S형 트랜지스터를 포함한다. 이 구성에 의하면, 트랜지스터의 게이트 전압을 제어함으로써, 귀환 회로에 있어서의 저항값을 용이하게 가변할 수 있다.
청구항 5에 기재한 발명에 의하면, 제어 신호에 응답하여 상기 트랜지스터의 게이트에 공급하는 전압을 생성하는 전압 생성 회로를 구비한다. 이 구성에 의하면, 트랜지스터의 게이트 전압을 제어함으로써, 귀환 회로에 있어서의 저항값을 용이하게 가변할 수 있다.
청구항 6에 기재한 발명에 의하면, 상기 버퍼부는 직렬 접속된 복수단의 증폭 회로와, 초단 증폭 회로의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로를 포함하고, 상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값 중 어느 한쪽이 전환 가능하게 구성된다.
따라서, 저항값을 내림으로써 동작 가능한 주파수의 최대값을 올릴 수 있고, 저항값을 올림으로써 저주파대에 있어서의 입력 감도를 올릴 수 있다. 한편, 구동 능력을 높게 함으로써, 이득을 높게 하여 동작 가능한 주파수의 최대값을 올릴 수 있다.
청구항 7에 기재한 발명에 의하면, 상기 버퍼부는 직렬 접속된 복수단의 증폭 회로와, 초단 증폭 회로의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로를 포함하고, 상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값이 전환 가능하게 구성된다.
따라서, 구동 능력을 가변함으로써 이득을 제어하고, 귀환 회로의 저항값을 가변함으로써 주파수 대역을 제어할 수 있다. 따라서, 구동 능력을 높게 하고 저항값을 내림으로써, 고주파 대역에 있어서 입력 감도 특성이 균일한 버퍼를 얻을 수 있다. 또한, 구동 능력을 낮게 하고 저항값을 올림으로써 저주파 대역에 있어서 입력 감도 특성이 균일한 버퍼를 얻을 수 있다.
청구항 8에 기재한 발명에 의하면, 상기 초단 증폭 회로는 구동 능력이 다른 복수의 인버터 회로와, 상기 복수의 인버터 회로 중 적어도 하나를 선택하는 선택회로를 포함한다. 이 구성에 의해, 구동 능력을 용이하게 가변할 수 있다.
청구항 9에 기재한 발명에 의하면, 상기 선택 회로는 상기 복수의 인버터 회로의 입력 단자에 접속되고, 제어 신호에 응답하여, 선택한 인버터 회로의 입력 단자에 상기 입력 신호를 공급하고, 선택되지 않은 인버터 회로의 입력 단자를 그라운드에 접속하는 제1 스위치부와, 상기 복수의 인버터 회로의 출력 단자에 접속되고, 제어 신호에 응답하여, 선택한 인버터 회로의 출력 단자를 후단 증폭 회로에 접속하고, 선택되지 않은 인버터 회로의 출력 단자를 후단 증폭 회로로부터 분리하는 제2 스위치부를 포함한다. 이 구성에 의해, 구동 능력을 용이하게 가변할 수 있다.
청구항 10에 기재한 발명에 의하면, 상기 귀환 회로는 상기 초단 증폭 회로의 출력 단자와 입력 단자 사이에 접속된 적어도 하나의 M0S형 트랜지스터를 포함한다. 이 구성에 의하면, 트랜지스터의 게이트 전압을 제어함으로써, 귀환 회로에 있어서의 저항값을 용이하게 가변할 수 있다.
이하, 본 발명을 구체화한 일실시 형태를 도 1∼도 4에 따라 설명한다.
도 1에 도시하는 바와 같이, 주파수 합성기(21)는 수정 발진기(22)에 접속되어 있다. 수정 발진기(22)는 수정 진동자의 발진에 기초하는 고정 주파수의 발진 신호(OSC)를 생성한다. 주파수 합성기(21)는 수정 발진기(22)의 발진 신호(OSC)에 기초하여 주파수가 안정된 신호를 출력한다.
주파수 합성기(21)는 버퍼(31), 기준 분주기로서의 레퍼런스 카운터(이하, 제1 카운터)(32), 프리스케일러(33), 비교 분주기로서의 프로그래머블 카운터(이하, 제2 카운터)(34), 위상 비교기(35), 차지 펌프(36), 저역 통과 필터(LPF)(37), 전압 제어 발진기(VCO)(38)를 구비한다.
버퍼(31)에는 발진 신호(OSC)가 입력된다. 버퍼(31)는 발진 신호(OSC)를 진폭 증폭한 기준 신호(fa)를 제1 카운터(32)에 출력한다. 제1 카운터(32)는 기준 신호(fa)를 설정 분주비로 분주한 기준 분주 신호(fr)를 위상 비교기(35)에 출력한다.
위상 비교기(35)에는 제2 카운터(34)로부터 비교 분주 신호(fp)가 입력된다. 위상 비교기(35)는 양 신호(fr, fp)의 위상을 비교하고, 그 위상차에 따른 펄스 폭을 갖는 업 펄스 신호(PR)와 다운 펄스 신호(PP)를 차지 펌프(36)에 출력한다.
차지 펌프(36)는 차지 펌프 신호(PR) 및 다운 펄스 신호(PP)에 기초하는 전류값을 갖는 신호(DO)를 LPF(37)에 출력한다.
LPF(37)는 차지 펌프(36)의 출력 신호(DO)를 평활함으로써 고주파 성분을 제거한 직류 전압을 갖는 제어 신호(VT)를 VCO(38)에 출력한다. VCO(38)는 제어 신호(VT)의 전압값에 따른 주파수를 갖는 출력 신호(fv)를 프리스케일러(33) 및 외부 회로에 출력한다.
프리스케일러(33)는 출력 신호(fv)를 고정 분주비(1/P)로 분주한 비교 신호(fd)를 제2 카운터(34)에 출력한다. 제2 카운터(34)는 비교 신호(fd)를 설정된 분주비(1/N)로 분주한 비교 분주 신호(fp)를 위상 비교기(35)에 출력한다. 이 제2 카운터(34)에 있어서의 분주비는 인력 신호(S1)에 기초하여 설정된다.
이와 같이 구성된 주파수 합성기(21)에 있어서, 출력 신호(fv)의 주파수가 로크 주파수보다 낮아지면 비교 분주 신호(fp)의 주파수가 기준 분주 신호(fr)의 주파수보다 낮아지며, 양 신호(fr, fp)의 위상에 차가 생긴다. 위상 비교기(35)는 양 신호(fr, fp)의 위상차에 따른 펄스 폭을 갖는 업 펄스 신호(PR) 및 다운 펄스 신호(PP)를 출력한다. 예컨대, 위상 비교기(35)는 업 펄스 신호(PR)의 펄스 폭을 다운 펄스 신호(PP)보다도 길게 한다.
차지 펌프(36)는 업 펄스 신호(PR) 및 다운 펄스 신호(PP)의 펄스 폭에 따른 출력 신호(DO)를 LPF(37)에 출력하고, LPF(37)는 출력 신호(DO)에 기초하여 제어 신호(VT)의 전압값을 변경, 예컨대 높은 전압값의 제어 신호(VT)를 출력한다. VCO(38)는 제어 신호(VT)에 기초하여 높은 주파수의 출력 신호(fv)를 출력한다.
반대로, 출력 신호(fv)의 주파수가 원하는 주파수보다 높아졌을 때, 비교 분주 신호(fp)의 주파수가 기준 분주 신호(fr)의 주파수보다 높아지며, 양 신호(fr, fp)의 위상에 차가 생긴다. 위상 비교기(35)는 양 신호(fr, fp)의 위상차에 따른 펄스 폭을 갖는 업 펄스 신호(PR) 및 다운 펄스 신호(PP)를 출력한다.
차지 펌프(36)는 업 펄스 신호(PR) 및 다운 펄스 신호(PP)의 펄스 폭에 따른 출력 신호(DO)를 LPF(37)에 출력하고, LPF(37)는 출력 신호(DO)에 기초하여 낮은 전압값의 제어 신호(VT)를 출력한다. VCO(38)는 제어 신호(VT)에 기초하여 낮은 주파수의 출력 신호(fv)를 출력한다.
주파수 합성기(21)는 상기한 동작을 반복 실행하고, VCO(38)로부터 출력하는 출력 신호(fv)의 주파수를 원하는 주파수에 로크한다. 또한, 주파수 합성기(21)는 제2 카운터(34)의 분주비가 신호(S1)에 의해 변경됨으로써, 출력 신호(fv)의 로크 주파수를 변경한다.
도 2에 도시하는 바와 같이, 프리스케일러(33)는 버퍼부(41)와, 전압 생성 회로로서의 레귤레이터(42)와, 분주부로서의 카운터(43)를 구비한다.
버퍼부(41)에는 일단에 출력 신호(fv)가 공급되는 콘덴서(C1)의 타단이 접속되고, 이 콘덴서(C1)에 의해 버퍼부(41)는 VCO(38) 및 외부 회로와 용량 결합되어 있다.
버퍼부(41)는 선택 회로로서의 제1 스위치부(51), 초단의 증폭 회로로서의 초단 회로(52), 선택 회로로서의 제2 스위치부(53), 증폭 회로로서의 직렬 접속된 복수의(본 실시 형태에서는 4개)의 인버터 회로(54a∼54d), 귀환 회로(55)를 구비하고 있다.
초단 회로(52)는 구동 능력이 다른 복수(본 실시 형태에서는 3개)의 인버터 회로(52a∼52c)에 의해 구성되어 있다. 각 인버터 회로(52a∼52c)의 구동 능력은 인버터 회로를 구성하는 트랜지스터의 사이즈를 변경함으로써 설정되어 있다. 예컨대, 3개의 인버터 회로(52a∼52c) 중 제1 인버터 회로(52a)의 구동 능력이 가장 높고, 제3 인버터 회로(52c)의 구동 능력이 가장 낮게 설정되어 있다.
제1 스위치부(51)는 콘덴서(C1)와 초단 회로(52) 사이에 접속되고, 제2 스위치부(53)는 초단 회로(52)와 후단의 인버터 회로(54a) 사이에 접속되어 있다. 제1 스위치부(51)는 제어 신호(S2)를 수신하고, 그 제어 신호(S2)에 응답하여, 초단 회로(52)를 구성하는 인버터 회로(52a∼52c) 중 어느 하나의 입력 단자를 콘덴서(C1)에 접속한다. 제2 스위치부(53)는 제어 신호(S2)를 수신하고, 그 제어 신호(S2)에 응답하여 제1 스위치부(51)와 동일한 인버터 회로의 입력 단자를 후단의 인버터 회로(54a)에 접속한다.
상세하게 설명하면, 제1 스위치부(51)는 초단 회로(52)를 구성하는 인버터 회로의 수와 동일한 수(3개)의 스위치(SW11∼SW13)에 의해 구성되어 있다. 각 스위치(SW11∼SW13)는 각각, 2개의 전환 단자와 하나의 공통 단자를 구비하고, 공통 단자는 대응하는 인버터 회로(52a∼52c)의 입력 단자에 접속되며, 제1 전환 단자는 콘덴서(C1)에 접속되고, 제2 전환 단자는 그라운드에 접속되어 있다. 제어 신호(S2)는 제1 스위치부(51)를 구성하는 스위치(SW11∼SW13)를 각각 독립하여 제어 가능한 정보를 갖는 신호이며, 예컨대 3 비트의 신호이다. 따라서, 제1 스위치부(51)는 예컨대, 제1 인버터 회로(52a)의 입력 단자를 콘덴서(C1)에 접속한 경우, 다른 인버터 회로(52b, 52c)의 입력 단자를 그라운드에 접속한다.
마찬가지로, 제2 스위치부(53)는 초단 회로(52)를 구성하는 인버터 회로의 수와 동일한 수(3개)의 스위치(SW21∼SW23)에 의해 구성되어 있다. 각 스위치(SW21∼SW23)는 온/오프 스위치이며, 제1 단자가 대응하는 인버터 회로(52a∼52c)의 출력 단자에 접속되고, 제2 단자가 후단의 인버터 회로(54a)의 입력 단자에 접속되어 있다. 제어 신호(S2)는 제2 스위치부(53)를 구성하는 스위치(SW21∼SW23)를 각각 독립하여 제어 가능한 정보를 갖는 신호이며, 예컨대 3 비트의 신호이다.
예컨대, 신호(S2)가 「001B」인 경우, 제1 스위치부(51)는 제1 인버터 회로(52a)의 입력 단자를 콘덴서(C1)에 접속하고, 제2 및 제3 인버터 회로(52b, 52c)의 입력 단자를 그라운드에 접속한다. 또한, 제2 스위치부(53)는 제1 스위치(SW21)를 온하여 제1 인버터 회로(52a)의 출력 단자를 후단 인버터 회로(54a)의 입력 단자에 접속하고, 제2 및 제3 스위치(SW22, SW23)를 오프한다. 마찬가지로, 신호(S2)가「010B」인 경우, 제1 스위치부(51)는 제2 인버터 회로(52b)의 입력 단자를 콘덴서(C1)에 접속하고, 제1 및 제3 인버터 회로(52a, 52c)의 입력 단자를 그라운드에 접속한다. 또한, 제2 스위치부(53)는 제2 스위치(SW22)를 온하여 제2 인버터 회로(52b)의 출력 단자를 후단 인버터 회로(54a)의 입력 단자에 접속하고, 제1 및 제 3 스위치(SW21, SW23)를 오프한다. 마찬가지로, 신호(S2)가 「100B」인 경우, 제1스위치부(51)는 제3 인버터 회로(52c)의 입력 단자를 콘덴서(C1)에 접속하고, 제1 및 제2 인버터 회로(52a, 52b)의 입력 단자를 그라운드에 접속한다. 또한, 제2 스위치부(53)는 제3 스위치(SW23)를 온하여 제3 인버터 회로(52c)의 출력 단자를 후단 인버터 회로(54a)의 입력 단자에 접속하고, 제1 및 제2 스위치(SW21, SW22)를 오프한다.
상기한 구성에 의해, 초단 회로(52)를 구성하는 복수의 인버터 회로(52a∼52c) 중 하나가 제어 신호(S2)에 의해 선택되고, 상기 선택된 인버터 회로의 입력 단자가 콘덴서(C1)에 접속되는 동시에 출력 단자가 후단 인버터 회로(54a)의 입력 단자에 접속된다. 따라서, 제어 신호(S2)에 의해 초단 회로(52)의 구동 능력이 변경된다.
제1 스위치부(51)와 콘덴서(C1) 사이의 노드와, 제2 스위치부(53)와 후단 인버터 회로(54a)의 입력 단자 사이의 노드 사이에는 귀환 회로(55)가 접속되어 있다. 귀환 회로(55)는 병렬 접속된 한 쌍의 트랜지스터(T1, T2)에 의해 구성되어 있다. 제1 트랜지스터(T1)는 P 채널 MOS 트랜지스터로 이루어지며, 제2 트랜지스터(T2)는 N 채널 MOS 트랜지스터로 이루어진다.
귀환 회로(55)를 구성하는 트랜지스터(T1, T2)의 게이트는 레귤레이터(42)에 접속되어 있다. 레귤레이터(42)에는 제어 신호(S2)가 입력된다. 레귤레이터(42)는 제어 신호(S2)에 따른 게이트 전압(V1, V2)을 각각의 트랜지스터(T1, T2)에 공급한다. 양 트랜지스터(T1, T2)는 각각 공급되는 전압(V1, V2)에 의해 저항으로서 기능 하고, 그 온 저항값은 전압(V1, V2)된다. 이 구성에 의해, 귀환 회로(55)는 가변 저항기로서 기능한다.
레귤레이터(42)는 제어 신호(S2)에 기초하여, 구동 능력이 높은 인버터 회로(52a)가 선택된 경우에는 양 트랜지스터(T1, T2)의 온 저항값을 낮게 하고, 구동 능력이 낮은 인버터 회로(52c)가 선택된 경우에는 양 트랜지스터(T1, T2)의 온 저항값을 높게 하도록 양 전압(V1, V2)을 생성한다.
버퍼부(41)의 최종단 인버터 회로(54d)의 입력 신호와 출력 신호가 카운터(43)에 입력된다. 카운터(43)는 버퍼부(41)의 출력 신호를 고정 분주비(1/p)로 분주한 비교 신호(fd)를 출력한다. 예컨대, 카운터(43)는 인버터 회로(54d)의 출력 신호의 펄스 수를 카운트하고, 그 카운트값이 고정값(P)과 일치하는 경우에 H 레벨의 비교 신호(fd)를 출력하고, 인버터 회로(54d)의 입력 신호에 의해 L 레벨의 비교 신호(fd)를 출력한다. 이것에 의해, 카운터(43)는 인버터 회로(54d)의 출력 신호의 펄스 폭과 동일한 펄스 폭의 비교 신호(fd)를 출력한다.
상기한 바와 같이 구성된 주파수 합성기(21)에 있어서, 프리스케일러(33)의 버퍼부(41)는 제어 신호(S2)에 기초하여, 초단 회로(52)의 구동 능력과 귀환 회로(55)의 저항값을 동시에 전환한다.
일례로서, 버퍼부(41)는 제어 신호(S2)에 의해, 높은 구동 능력의 인버터 회로(52a)와 작은 저항값의 귀환 회로(55)에 의해 버퍼부(41)의 초단 증폭 회로를 갖는 구성이 된다. 이 경우, 인버터 회로(52a)의 구동 능력에 의해 PLL 회로의 루프이득이 상승하는 동시에, 귀환 회로(55)의 저항값이 작아짐으로써 대역이 넓어지 며, 도 3의 특성을 나타내는 실선(L1)과 같이, 이득이 높고, 저주파 영역으로부터 고주파 영역까지 균일한 특성을 얻을 수 있다. 이것에 의해, 주파수 합성기(21)의 주파수 특성은 도 4에 도시하는 바와 같이, 저주파 영역에서는 입력 레벨이 상승하지만, 고주파 영역에서는 입력 레벨이 감소한다. 이 때문에, 고주파 영역에 있어서, 일점 쇄선으로 나타내는 동작 범위와 주파수 특성의 사이가 넓어지는, 즉 동작 범위에 대한 마진을 넓게 할 수 있고, 이 범위에서의 동작을 보증할 수 있다. 따라서, 넓은 주파수대에 대응한 주파수 합성기(21)를 얻을 수 있다.
다른 예로서, 버퍼부(41)는 제어 신호(S2)에 의해 낮은 구동 능력의 인버터 회로(52c)와 큰 저항값의 귀환 회로(55)에 의해 버퍼부(41)의 초단 증폭 회로를 갖는 구성이 된다. 이 경우, 버퍼부(41)의 특성은 도 3의 실선(L2)과 같아진다. 고주파수대에 대응할 필요가 없는 경우, 초단 회로(52)의 구동 능력을 작게 함으로써, 상기 초단 회로(52)에 있어서의 소비 전류가 적어지는, 즉 소비 전류를 억제할 수 있다.
이상 기술한 바와 같이, 본 실시 형태에 의하면, 이하의 효과를 발휘한다.
(1) 프리스케일러(33)는 버퍼부(41)와 카운터(43)를 구비한다. 버퍼부(41)는 구동 능력이 다른 복수의 인버터 회로(52a∼52c)로 이루어지는 초단 회로(52)와, 직렬 접속된 복수의 인버터 회로(54a∼54d)와, 귀환 회로(55)를 구비한다. 초단 회로(52)의 각 인버터 회로(52a∼52c)는 제1 스위치부(51)와 제2 스위치부(53)에 의해 어느 하나의 신호(fv)가 입력되고, 출력 단자가 후단 인버터 회로(54a)에 접속된다. 귀환 회로(55)는 전압(V1, V2)에 의해 설정되는 저항으로서 기능한다.
따라서, 인버터 회로(52a∼52c)를 선택하여 구동 능력을 가변함으로써 이득을 제어하고, 전압(V1, V2)을 제어하여 귀환 회로(55)의 저항값을 가변할 수 있다. 이 결과, 구동 능력을 높게 하여 저항값을 내림으로써, 고주파 대역에 있어서 입력 감도 특성이 균일한 프리스케일러(33)를 얻을 수 있다. 또한, 구동 능력을 낮게 하여 저항값을 올림으로써 저주파 대역에 있어서 입력 감도 특성이 균일한 프리스케일러(33)를 얻을 수 있다. 이 때문에, PLI 주파수 합성기(21)의 광대역화를 도모할 수 있다.
(2) 제1 스위치부(51)는 초단 회로(52)를 구성하는 복수의 인버터 회로(52a∼52c)에 대하여, 제어 신호(S2)에 응답하여 선택한 하나의 인버터 회로에 신호(fv)를 공급하고, 제2 스위치부(53)는 선택한 인버터 회로의 출력 단자를 후단 인버터 회로(54a)에 접속한다. 이 결과, 구동 능력을 용이하게 가변할 수 있다.
(3) 제1 스위치부(51)는 선택하지 않은 인버터 회로의 입력 단자를 그라운드에 접속한다. 이 구성에 의해, 선택하지 않은 인버터 회로의 입력 단자의 레벨이 부정이 되어 동작하는 것을 방지하고, 선택되지 않은 인버터 회로의 동작에 의해 선택한 인버터 회로가 오동작하는 것을 방지할 수 있다.
(4) 귀환 회로(55)를 트랜지스터(T1, T2)에 의해 구성하였기 때문에, 상기 트랜지스터(T1, T2)의 게이트 전압을 제어함으로써, 귀환 회로(55)에 있어서의 저항값을 용이하게 가변할 수 있다.
(5) 레귤레이터(42)는 제어 신호(S2)에 응답하여 트랜지스터(T1, T2)의 게이트에 공급하는 전압(V1, V2)을 생성한다. 따라서, 제어 신호(S2)에 따라 귀환 회 로(55)에 있어서의 저항값을 용이하게 가변할 수 있다.
또한, 상기 각 실시 형태는 이하의 형태로 실시하여도 좋다.
·상기 실시 형태에 있어서, 프리스케일러(33)와 마찬가지로, 도 1에 도시하는 버퍼(31)를 구성하여도 좋다. 즉, 버퍼(31)를 도 2에 도시하는 버퍼부(41)를 구비하는 구성으로 하여도 좋고, 버퍼(31)에 있어서도 프리스케일러(33)와 마찬가지로, 광대역화를 도모할 수 있다.
·상기 실시 형태에 있어서, 프리스케일러(33)는 초단 회로(52)의 구동 능력과 귀환 회로(55)의 저항값을 동시에 전환하도록 하였지만, 전환 타이밍이 다르더라도 좋다. 즉, 레귤레이터(42)와 제1 스위치부(51)와 제2 스위치부(53)를 다른 제어 신호에 의해 제어하는 구성으로 하여도 좋다.
·상기 실시 형태에 있어서, 제어 신호(S2)는 제1 스위치부(51)를 구성하는 스위치(SW11∼SW13) 중 어느 하나의 공통 단자를 제1 단자에 접속하는 동시에 다른 공통 단자를 제2 단자에 접속하도록 제어하는 정보를 갖는 신호라도 좋다. 또한, 제1 스위치부(51)가 제어 신호(S2)를 디코드하여 각 스위치(SW11∼SW13)를 제어하는 구성으로 하여도 좋다.
·상기 실시 형태의 프리스케일러(33)에서는 초단 회로(52)의 구동 능력과 귀환 회로(55)의 저항값을 전환하도록 하였지만, 초단 회로(52)의 구동 능력만을 전환하는 구성으로 하여도 좋다. 즉, 귀환 회로(55)의 저항값을 고정하여도 좋다. 이 경우, 프리스케일러의 특성은 도 3의 파선(L3)으로 나타내는 바와 같이 된다. 따라서, 구동 능력이 높은 인버터 회로(52a)에 전환함으로써 동작 가능 주파수를 높게 할 수 있고, 구동 능력이 낮은 인버터 회로(52c)에 전환함으로써 소비 전류를 저감할 수 있다.
또한, 귀환 회로(55)의 저항값만을 전환하는 구성으로 하여도 좋다. 이 경우, 저항값을 내림으로써 동작 가능 주파수를 올릴 수 있고, 저항값을 올림으로써 저주파 영역에서의 입력 감도를 올릴 수 있다.
상기 각 실시 형태로부터 파악할 수 있는 기술적 사상을 이하에 기재한다.
(부기 1)
펄스형 입력 신호를 증폭하는 버퍼부와, 상기 버퍼부의 출력 신호를 분주한 신호를 출력하는 분주부를 포함하는 프리스케일러에 있어서,
상기 버퍼부는 직렬 접속된 복수단의 증폭 회로와, 초단 증폭 회로의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로를 포함하고,
상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값이 전환 가능하게 구성된 것을 특징으로 하는 프리스케일러.
(부기 2)
상기 초단 증폭 회로는 구동 능력이 다른 복수의 인버터 회로와, 상기 복수의 인버터 회로 중 적어도 하나를 선택하는 선택 회로를 포함하는 것을 특징으로 하는 부기 1에 기재한 프리스케일러.
(부기 3)
상기 선택 회로는
상기 복수의 인버터 회로의 입력 단자에 접속되고, 제어 신호에 응답하여, 선택한 인버터 회로의 입력 단자에 상기 입력 신호를 공급하고 선택되지 않은 인버터 회로의 입력 단자를 그라운드에 접속하는 제1 스위치부와,
상기 복수의 인버터 회로의 출력 단자에 접속되고, 제어 신호에 응답하여, 선택한 인버터 회로의 출력 단자를 후단 증폭 회로에 접속하고 선택되지 않은 인버터 회로의 출력 단자를 후단 증폭 회로로부터 분리하는 제2 스위치부
를 포함하는 것을 특징으로 하는 프리스케일러.
(부기 4)
상기 귀환 회로는 상기 초단 증폭 회로의 출력 단자와 입력 단자 사이에 접속된 적어도 하나의 MOS형 트랜지스터를 포함하는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재한 프리스케일러.
(부기 5)
제어 신호에 응답하여 상기 트랜지스트의 게이트에 공급하는 전압을 생성하는 전압 생성 회로를 더 포함하는 것을 특징으로 하는 부기 4에 기재한 프리스케일러.
(부기 6)
펄스형 입력 신호를 증폭하는 버퍼부와, 상기 퍼퍼부의 출력 신호를 분주한 신호를 출력하는 분주부를 포함하는 프리스케일러에 있어서,
상기 버퍼부는 직력 접속된 복수단의 증폭 회로와, 초단 증폭 회로의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로를 포함하고,
상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값 중 어느 한쪽 이 전환 가능하게 구성된 것을 특징으로 하는 프리스케일러.
(부기 7)
펄스형 입력 신호를 증폭하는 버퍼에 있어서,
직력 접속된 복수단의 증폭 회로와, 초단 증폭 회로의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로를 포함하고,
상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값이 전환 가능하게 구성된 것을 특징으로 하는 버퍼.
(부기 8)
상기 초단 증폭 회로는 구동 능력이 다른 복수의 인버터 회로와, 상기 복수의 인버터 회로 중 적어도 하나를 선택하는 선택 회로를 포함하는 것을 특징으로 하는 부기 7에 기재한 버퍼.
(부기 9)
상기 선택 회로는
상기 복수의 인버터 회로의 입력 단자에 접속되고, 제어 신호에 응답하여 선택한 인버터 회로의 입력 단자에 상기 입력 신호를 공급하고, 선택되지 않은 인버터 회로의 입력 단자를 그라운드에 접속하는 제1 스위치부와,
상기 복수의 인버터 회로의 출력 단자에 접속되고, 제어 신호에 응답하여 선택한 인버터 회로의 출력 단자를 후단 증폭 회로에 접속하고, 선택되지 않은 인버터 회로의 출력 단자를 후단 증폭 회로로부터 분리하는 제2 스위치부(53)
를 포함하는 것을 특징으로 하는 부기 8에 기재한 버퍼.
(부기 10)
상기 귀환 회로는 상기 초단 증폭 회로의 출력 단자와 입력 단자 사이에 접속된 적어도 하나의 MOS형 트랜지스터를 포함하는 것을 특징으로 하는 부기 7 내지 부기 9 중 어느 하나에 기재한 버퍼.
(부기 11)
제어 신호에 응답하여 상기 트랜지스터의 게이트에 공급하는 전압을 생성하는 전압 생성 회로를 더 포함하는 것을 특징으로 하는 부기 11에 기재한 버퍼.
본 발명에 의하면, 광대역화를 도모하는 것이 가능한 프리스케일러 및 버퍼를 제공할 수 있다.

Claims (10)

  1. 펄스형 입력 신호(fv)를 증폭하는 버퍼부(41)와, 상기 버퍼부의 출력 신호를 분주한 신호(fd)를 출력하는 분주부를 포함하는 프리스케일러(33)에 있어서,
    상기 버퍼부는 직렬 접속된 복수단의 증폭 회로(54a∼54d)와, 초단 증폭 회로(52)의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로(55)를 포함하고,
    상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값이 전환 가능하게 구성된 것을 특징으로 하는 프리스케일러.
  2. 제1항에 있어서, 상기 초단 증폭 회로(52)는 구동 능력이 다른 복수의 인버터 회로(52a∼52c)와, 상기 복수의 인버터 회로 중 적어도 하나를 선택하는 선택 회로(51, 53)를 포함하는 것을 특징으로 하는 프리스케일러.
  3. 제2항에 있어서, 상기 선택 회로는,
    상기 복수의 인버터 회로의 입력 단자에 접속되고, 제어 신호(S2)에 응답하여, 선택한 인버터 회로의 입력 단자에 상기 입력 신호를 공급하고 선택되지 않은 인버터 회로의 입력 단자를 그라운드에 접속하는 제1 스위치부(51)와,
    상기 복수의 인버터 회로의 출력 단자에 접속되고, 제어 신호에 응답하여, 선택한 인버터 회로의 출력 단자를 후단 증폭 회로에 접속하고 선택되지 않은 인버 터 회로의 출력 단자를 후단 증폭 회로로부터 분리하는 제2 스위치(53)부
    를 포함하는 것을 특징으로 하는 프리스케일러.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 귀환 회로는 상기 초단 증폭 회로의 출력 단자와 입력 단자 사이에 접속된 적어도 하나의 MOS형 트랜지스터(T1, T2)를 포함하는 것을 특징으로 하는 프리스케일러.
  5. 제4항에 있어서, 제어 신호에 응답하여 상기 트랜지스트의 게이트에 공급하는 전압을 생성하는 전압 생성 회로(42)를 더 포함하는 것을 특징으로 하는 프리스케일러.
  6. 펄스형 입력 신호(fv)를 증폭하는 버퍼부(41)와, 상기 버퍼부의 출력 신호를 분주한 신호(fd)를 출력하는 분주부를 포함하는 프리스케일러(33)에 있어서,
    상기 버퍼부는 직력 접속된 복수단의 증폭 회로(54a∼54d)와, 초단 증폭 회로(52)의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로(55)를 포함하고,
    상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값 중 어느 한쪽이 전환 가능하게 구성된 것을 특징으로 하는 프리스케일러.
  7. 펄스형 입력 신호(fv)를 증폭하는 버퍼(41)에 있어서,
    직력 접속된 복수단의 증폭 회로(54a∼54d)와, 초단 증폭 회로(52)의 출력 신호를 상기 초단 증폭 회로의 입력 단자에 귀환하는 귀환 회로(55)를 포함하고,
    상기 초단 증폭 회로의 구동 능력 및 상기 귀환 회로의 저항값이 전환 가능하게 구성된 것을 특징으로 하는 버퍼.
  8. 제7항에 있어서, 상기 초단 증폭 회로는 구동 능력이 다른 복수의 인버터 회로(52a∼52c)와, 상기 복수의 인버터 회로 중 적어도 하나를 선택하는 선택 회로(51, 53)를 포함하는 것을 특징으로 하는 버퍼.
  9. 제8항에 있어서, 상기 선택 회로는,
    상기 복수의 인버터 회로의 입력 단자에 접속되고, 제어 신호(S2)에 응답하여, 선택한 인버터 회로의 입력 단자에 상기 입력 신호를 공급하고 선택되지 않은 인버터 회로의 입력 단자를 그라운드에 접속하는 제1 스위치부(51)와,
    상기 복수의 인버터 회로의 출력 단자에 접속되고, 제어 신호에 응답하여, 선택한 인버터 회로의 출력 단자를 후단 증폭 회로에 접속하고 선택되지 않은 인버터 회로의 출력 단자를 후단 증폭 회로로부터 분리하는 제2 스위치부(53)
    를 포함하는 것을 특징으로 하는 버퍼.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 귀환 회로는 상기 초단 증폭 회로의 출력 단자와 입력 단자 사이에 접 속된 적어도 하나의 MOS형 트랜지스터(T1, T2)를 포함하는 것을 특징으로 하는 버퍼.
KR1020060082890A 2006-03-27 2006-08-30 프리스케일러 및 버퍼 KR100742581B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006086074A JP4653000B2 (ja) 2006-03-27 2006-03-27 プリスケーラ及びバッファ
JPJP-P-2006-00086074 2006-03-27

Publications (1)

Publication Number Publication Date
KR100742581B1 true KR100742581B1 (ko) 2007-08-02

Family

ID=38190814

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060082890A KR100742581B1 (ko) 2006-03-27 2006-08-30 프리스케일러 및 버퍼

Country Status (6)

Country Link
US (1) US7573970B2 (ko)
EP (2) EP1841070A3 (ko)
JP (1) JP4653000B2 (ko)
KR (1) KR100742581B1 (ko)
AT (1) ATE490601T1 (ko)
DE (1) DE602006018673D1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080036512A1 (en) * 2006-08-08 2008-02-14 Keiichi Yamamoto Signal delay circuit and driver circuit, signal transmission module, and signal transmission system using signal delay circuit
US9941870B2 (en) * 2015-09-09 2018-04-10 Micron Technology, Inc. Adjustable delay circuit for optimizing timing margin

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212411A (en) 1990-11-30 1993-05-18 Nec Corporation Flip-flop circuit having cmos hysteresis inverter
JPH06197011A (ja) * 1992-12-22 1994-07-15 Mitsubishi Electric Corp 周波数分周回路装置
JPH09261012A (ja) * 1996-03-18 1997-10-03 Satake Eng Co Ltd 電圧制御発振器及びその発振方法
JPH1146136A (ja) 1997-07-25 1999-02-16 Fujitsu Ltd プリスケーラ、分周器及びｐｌｌ回路
JP2001136059A (ja) 1999-11-01 2001-05-18 Fujitsu Ltd プリスケーラ及びｐｌｌ回路
US7064621B2 (en) 2003-08-13 2006-06-20 Renesas Technology Corp. Synchronous clock generation circuit capable of ensuring wide lock-in range and attaining lower jitter

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5022593B1 (ko) * 1970-06-15 1975-07-31
JPH04172716A (ja) * 1990-11-06 1992-06-19 Fujitsu Ltd 半導体集積回路装置
US5444405A (en) * 1992-03-02 1995-08-22 Seiko Epson Corporation Clock generator with programmable non-overlapping clock edge capability
TW385435B (en) * 1996-05-30 2000-03-21 Hitachi Ltd An optical disk discriminating system of optical disk apparatus
US5970110A (en) * 1998-01-09 1999-10-19 Neomagic Corp. Precise, low-jitter fractional divider using counter of rotating clock phases
US6255879B1 (en) * 2000-05-01 2001-07-03 Sand Craft, Inc. Digital programmable delay element
JP4713022B2 (ja) * 2001-07-05 2011-06-29 パナソニック株式会社 光ディスクドライブ装置用の増幅回路
JP2004134828A (ja) * 2002-10-08 2004-04-30 Sharp Corp 反転増幅回路とそれを用いたｐｌｌ回路
US6906595B2 (en) * 2003-08-30 2005-06-14 Lsi Logic Corporation Variable gain current feedback amplifier
KR100813096B1 (ko) * 2005-08-17 2008-03-17 인티그런트 테크놀로지즈(주) 선형성이 향상된 증폭회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212411A (en) 1990-11-30 1993-05-18 Nec Corporation Flip-flop circuit having cmos hysteresis inverter
JPH06197011A (ja) * 1992-12-22 1994-07-15 Mitsubishi Electric Corp 周波数分周回路装置
JPH09261012A (ja) * 1996-03-18 1997-10-03 Satake Eng Co Ltd 電圧制御発振器及びその発振方法
JPH1146136A (ja) 1997-07-25 1999-02-16 Fujitsu Ltd プリスケーラ、分周器及びｐｌｌ回路
JP2001136059A (ja) 1999-11-01 2001-05-18 Fujitsu Ltd プリスケーラ及びｐｌｌ回路
US7064621B2 (en) 2003-08-13 2006-06-20 Renesas Technology Corp. Synchronous clock generation circuit capable of ensuring wide lock-in range and attaining lower jitter

Also Published As

Publication number Publication date
EP2107681A3 (en) 2009-10-28
EP2107681A2 (en) 2009-10-07
EP1841070A2 (en) 2007-10-03
EP2107681B1 (en) 2010-12-01
JP4653000B2 (ja) 2011-03-16
JP2007266741A (ja) 2007-10-11
US20070223648A1 (en) 2007-09-27
ATE490601T1 (de) 2010-12-15
DE602006018673D1 (de) 2011-01-13
US7573970B2 (en) 2009-08-11
EP1841070A3 (en) 2009-01-21

Similar Documents

Publication Publication Date Title
US8076986B2 (en) Switching capacitor generation circuit
US9236872B2 (en) Voltage-controlled oscillator, signal generation apparatus, and electronic device
US7184510B2 (en) Differential charge pump
US7564318B2 (en) Switch capacitance and varactor banks applied to voltage controlled oscillator having constant frequency tuning sensitivity
US20080191783A1 (en) Symmetric charge pump replica bias detector
US7233211B2 (en) Method to improve high frequency divider bandwidth coverage
KR20090034874A (ko) 프로그램 가능 2점 주파수 합성기 아키텍처, 프로그램 가능 분수 n 분할기, 주파수 합성기 및 주파수 합성기 제어 방법
JP2009284329A (ja) 半導体集積回路装置
US7834707B2 (en) Linearized charge pump having an offset
JP2006086740A (ja) 電圧制御発振器及び通信用半導体集積回路
JP3770224B2 (ja) 可変遅延器，電圧制御発振器，ｐｌｌ回路
US8305155B2 (en) Phase locked loop circuit with variable voltage sources
JP2010010864A (ja) 電圧制御発振器
US6278333B1 (en) Phase lock loop with dual state charge pump and method of operating the same
KR100742581B1 (ko) 프리스케일러 및 버퍼
EP2403134B1 (en) Apparatus and method for digitally controlling capacitance
US6373342B1 (en) Jitter reduction circuit
US20220321109A1 (en) Replica circuit and oscillator including the same
US7098752B2 (en) Circuit arrangement for generating a reference current and oscillator circuit having the circuit arrangement
US7394329B2 (en) Analog varactor
WO2008018276A1 (en) Voltage controlled oscillator, frequency synthesizer and oscillating frequency control method
CN112840570B (zh) 用于锁相环路的环路滤波器
JP2012114679A (ja) 電圧制御発振器
JP2009246606A (ja) チャージポンプ回路およびｐｌｌ回路
KR100908041B1 (ko) 유무선 통신시스템의 신호 발생장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140708

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee