KR20090034874A - 프로그램 가능 2점 주파수 합성기 아키텍처, 프로그램 가능 분수 n 분할기, 주파수 합성기 및 주파수 합성기 제어 방법 - Google Patents

프로그램 가능 2점 주파수 합성기 아키텍처, 프로그램 가능 분수 n 분할기, 주파수 합성기 및 주파수 합성기 제어 방법 Download PDF

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Abstract

이득 보상 방법, 및 고속 전압 제어식 발진기(VCO) 대역 보정 방법을 포함하고 고속, 저전력, 광대역 동작이 가능한 주파수 합성기가 개시된다. 또한, 주파수 합성기는 광대역 동작을 용이하게 하는 둘 이상의 스위칭 가능 독립 루프 필터를 포함할 수 있다. 이러한 주파수 합성기는 많은 응용에 사용될 수 있으며, 일례에서 다중 대역, 다중 표준 송신기 또는 무선 송수신기에 사용하기에 특히 적합할 수 있다.
주파수 합성기, 연속 이득 보상, VCO, 루프 필터, 대역 선택

Description

다중 표준, 다중 주파수 합성기의 연속 이득 보상 및 고속 대역 선택{CONTINUOUS GAIN COMPENSATION AND FAST BAND SELECTION IN A MULTI-STANDARD, MULTI-FREQUENCY SYNTHESIZER}
본 발명은 이득 보상 및 동작 주파수 대역 선택 및 보정을 포함하는 광대역, 저전력 주파수 합성기에 관한 것이다.
무선 송신기에서, 주파수 합성기의 일반적인 응용은, 변조된 데이터 신호를 안테나를 통해 송신하기에 적합한 보다 높은 무선 주파수(RF)의 신호로 상향 변환하는 데 사용되는 믹서에 국부 발진기 신호(LO)를 제공하는 것이다. 예를 들어, 글로벌 시스템 모바일(GSM) 표준에서와 같이, 일정 포락선 변조가 사용되는 경우, 주파수 합성기의 출력은 변조된 데이터를 전압 제어식 발진기(VCO) 출력 상에 중첩시키도록 직접 변조될 수 있다. 도 1을 참조하면, 위상 동기 루프 내에 VCO(102)를 포함하는 종래의 주파수 합성기(100)의 일례가 도시되어 있다. 위상 동기 루프는 프로그램 가능 분할기(110), 위상 검출기(112)(라인(114) 상의 기준 주파수도 수신함), 전하 펌프(116) 및 루프 필터(118)를 포함한다. 도 1에 도시된 바와 같이, VCO(102)의 출력은 증폭기(120)를 통해 루프 내로 피드백된다. 주파수 합성기의 출력에서 VCO(102)를 직접 변조하는 하나의 방법 및 장치는 소위 시그마-델타 변조기(104)를 통해 데이터 변조를 위한 경로를 제공하는 것이다. 적절히 포맷팅되고 클럭킹된 데이터(라인(106) 상에서 시그마-델타 변조기에 입력됨)와, 라인(108) 상에서 변조기에 입력되는 일정 주파수 제어 워드를 합침으로써, 데이터 신호가 최종 주파수 합성기 출력 상에 중첩될 수 있다.
이러한 접근법의 하나의 문제는 데이터가 위상 동기 루프의 저역 통과 주파수 응답 역학에 의해 주파수 도메인에서 정형된다는 점이다. 데이터 신호의 대역폭이 루프의 저역 통과 대역폭보다 큰 경우, 데이터 신호는 바람직하게 않게 정형되거나 왜곡될 것이다. 이러한 왜곡을 보상하기 위하여, 라인(106)(데이터 경로 1) 상에서 시그마-델타 변조기에 인가되는 동일 데이터 신호는 고역 통과 필터 응답을 갖는 제2 데이터 경로를 통해 전압 제어식 발진기를 변조하는 데에도 사용될 수 있다. 또한, 양 경로들로부터의 데이터 신호들의 주파수 합성기의 출력 상의 중첩은 주파수 합성기의 출력 포트에서 데이터에 대한 평탄 응답(flat response)을 산출할 수 있다. 2개의 데이터 경로를 이용하여 주파수 합성기 출력을 변조하는 방법 및 장치는 2점 변조로 참조된다.
도 1을 참조하면, 라인(106) 상에서, 즉 데이터 경로 1을 통해 주파수 합성기에 입력되는 데이터는 디지털 포맷의 데이터이다. 라인(122) 상에서, 즉 데이터 경로 2를 통해 시스템에 입력되는 데이터도 디지털 신호의 형태일 수 있다. 따라서, 디지털/아날로그 변환기(124)가 데이터 경로 2와 직렬로 배치될 수 있으며, 이에 따라 아날로그 신호가 VCO(102)에 입력될 수 있다. 또한, 도 1에 도시된 바와 같이, 가변 이득(G)을 갖는 증폭기(126)도 경로 내에 디지털/아날로그 변환기(124) 와 VCO(102) 사이에 배치될 수 있다. 주파수 합성기 출력을 변조하는 데이터에 대한 전체 주파수 응답을 평탄하게(즉, 왜곡 없이) 유지하기 위하여, 가변 이득(G)은 G=Fref/Kv2의 요건을 만족해야 함을 알 수 있다. 여기서, (라인(114) 상에서 주파수 합성기에 입력되는) 기준 주파수(Fref)의 값은 시스템 설계에 의해 결정되며, 따라서 공지된 양이다. 그러나, VCO로의 보조 포트의 이득 값 Kv2(MHz/V의 단위)는 회로 동작 조건들의 변화, 예를 들어 온도 및 전원 전압의 변동으로 인해 변할 수 있는 양이다.
일반적으로, 2점 변조기들의 이득(Kv2)의 변화를 보상하는 종래의 방법들은 디지털 측정들 및 주기적인 갱신들을 이용한 보정을 필요로 한다. 그러나, 이러한 방법들은 시스템이 보정 갱신을 위해 허가되는 시간에 의해 부과되는 제한들을 갖는데, 이는 이 프로세스가 주파수 합성기의 실제 동작에 파괴적이며, 각각의 보정 단계 후에 위상 동기가 재취득되어야 하기 때문이다. 이득 보상 방법의 일례가 본 명세서에 참고로 반영된, "Low noise frequency synthesizer using half integer deviders and analog gain compensation"이라는 제목의 Arnold 등의 미국 특허 제5,307,071호에 주어지며, 이득 보상 방법의 다른 예가 본 명세서에 또한 참고로 반영된, "Trimming of a two point phase modulator"라는 제목의 Nilsson의 미국 특허 제6,700,447호에 개시되어 있다. 이러한 예들은 외부 보정 시퀀스들의 도입에 의존하며, 따라서 보정 시퀀스들이 주파수 합성기 내에 잡음 또는 주파수 스퍼(spur)들을 도입하여 시스템 성능을 크게 저하시킬 수 있다는 주요 단점을 갖는다.
이득 보상 외에, 주파수 보정이 또 하나의 중요한 고려 대상일 수 있다. 종래의 주파수 보정 접근법들은, 특히 대역 수가 32개 또는 심지어 64개(5 또는 6 비트 VCO 대역 제어에 대응함)에 이르는 경우에, 적절한 대역의 최종 선택을 행하는 데 너무 오래 걸린다는 점에서 단점을 갖는다. 종래의 주파수 보정 방법의 일례는 도 2에 도시된 바와 같이 레이스 카운터(race counter)를 사용하는 연속 근사화 방법이다. 이 예에서, 위상 동기 루프 구성 내에 사용되는 VCO(102)는 분할비 N을 갖는 주파수 분할기(110)로 특정 기준 주파수(Fref)를 분할하고 그 결과를 Fref와 비교함으로써 특정 기준 주파수(Fref)에 동기화된다(도 1 참조). 도 2에 도시된 바와 같이, 동일 VCO(102) 및 프로그램 가능 분할기(110)는 분할된 VCO 신호를 수신하는 카운터(128)의 결과들과 라인(132) 상에서 기준 주파수 신호를 수신하는 동일 카운터(130)의 결과를 비교하기 위해 개루프 방식으로 사용될 수 있다. 각각의 카운터(128, 130)는 분할된 VCO 신호 및 기준 주파수(Fref)의 펄스들을 각각 카운트하며, 그 결과들은 레이스 논리 회로(134)에 의해 비교된다. 이러한 방법에서는, 그의 카운트를 완료하는 제1 카운터가 기준 주파수(Fref) 또는 분할된 VCO 주파수(Fvco/N) 중 어느 주파수가 더 높은지에 대한 지시자로서 사용된다. 분할된 VCO 주파수(Fvco/N)가 더 높은 경우, 이것은 VCO(102)가 보다 낮은 주파수 대역으로 설정되어야 한다는 것을 지시한다. 따라서, VCO 대역은 새로운 값으로 설정될 수 있으며, 카운트 비교가 반복된다. 이러한 절차는 원하는 VCO 주파수(N*Fref)가 발견될 수 있는 적절한 대역을 찾기 위해 VCO 대역들을 검색하는 연속 근사화 알고리즘을 이용하여 반복된다. 적절한 대역이 발견된 경우, VC0(102)는 위상 동기 루 프가 기준 주파수와의 동기를 성공적으로 취득하도록 설정될 수 있다.
레이스 카운터 시스템에서, 카운터의 크기는 최종 대역 결정에 필요한 정확도의 함수이다. 또한, 필요한 정확도는 대역들 간 중첩의 양의 함수이다. 일례로, 500 kHz의 주파수 정확도(Faccuracy)가 필요한 경우, 카운터 값(M)은 아래의 식에 의해 결정된다.
Faccuracy = Fref/(M-1)
따라서, 50 MHz 기준 주파수에 대해, 105의 카운터 값이 필요하다. 50 MHz 신호의 105 사이클을 카운트하는 데에는 약 2.1 μs가 걸린다. 따라서, 6비트 대역 선택 방식의 각각의 비트에 대해 이러한 절차를 수행하는 데에는 12.6 μs가 필요할 것이다.
<발명의 요약>
본 발명의 양태들 및 실시예들은 이득 보상 방법, 고속 전압 제어식 발진기(VCO) 대역 보정 방법을 포함하고 고속, 광대역 동작이 가능한 주파수 합성기에 관한 것이다. 이 주파수 합성기는 많은 응용에 사용될 수 있으며, 일례에서 다중 대역, 다중 표준 송신기 또는 무선 송수신기에 사용하기에 특히 적합할 수 있다.
일 실시예에서는, 추가적인 보정 시퀀스를 필요로 하지 않고, 제2 데이터 경로의 이득을 계속 보상하는 데 필요한 모든 정보가 시스템 내에 이미 존재할 수 있는 실현을 이용할 수 있는 2점 변조 주파수 합성기에서의 연속 이득 보상 방법이 제공된다. 다른 실시예에서는, 어느 주파수들에 대해 어느 대역들이 사용되어야 하는지에 대한 선정된 초기 설정들을 이용함으로써 동기화 시간을 (전술한 12.6 μs에 비해) 절반으로 줄일 수 있는 VCO 대역 보정 방법이 제공될 수 있다. 또 다른 실시예에서는, 다양한 범위의 프로그램 가능 분할비를 갖는 프로그램 가능 분할기를 포함하는 주파수 합성기가 제공될 수 있다. 프로그램 가능 분할기는 VCO와 직접 인터페이싱함으로써 매우 높은 주파수에서 그리고 낮은 전력에서 동작할 수 있다. 일례에서, 저전력 전원의 사용을 허가할 수 있는 분할기 블록들의 캐스케이드 체인의 설계를 위해 소스 결합 논리 접근법이 이용될 수 있다. 이러한 특징들은 유연하고, 효율적이고, 빠를 수 있는(광범위한 통신 표준들에 대해 국부 발진기 캐리어 주파수들을 합성할 수 있는) 주파수 합성기의 설계를 용이하게 할 수 있다.
일 실시예에 따르면, 주파수 합성기에서의 전압 제어식 발진기 대역 보정 방법은 대역 선택 제어 신호의 값을 동작 중심 주파수가 위치하는 예상 주파수 대역에 기초하는 초기 설정으로 설정하는 단계; 상기 동작 중심 주파수가 위치하는 동작 주파수 대역에 대한 적절한 설정이 결정될 때까지 상기 초기 설정 위의 하나의 주파수 대역 설정 및 상기 초기 설정 아래의 하나의 주파수 대역 설정을 검색하기 위해 상기 대역 선택 제어 신호의 값을 반복 조정하는 단계; 및 상기 전압 제어식 발진기의 공진 주파수를 상기 동작 주파수 대역에 동조시키기 위해 상기 대역 선택 제어 신호의 값을 상기 적절한 설정으로 설정하는 단계를 포함할 수 있다. 상기 방법은 상기 전압 제어식 발진기의 공진 주파수를 상기 동작 중심 주파수에 미세 동조시키는 단계를 더 포함할 수 있다. 일례에서, 상기 대역 선택 제어 신호의 값을 설정하는 단계는 상기 전압 제어식 발진기의 공진 주파수가 상기 동작 주파수 대역 내에 있도록, 복수의 스위치를 제어하여 대응하는 복수의 커패시터 중 선택된 커패시터들을 활성화하기 위해 디지털 제어 신호에 대한 비트 패턴을 설정하는 단계를 포함할 수 있다. 다른 예에서, 상기 미세 동조시키는 단계는 가변 커패시터에 대한 제어 전압을 조정하여 상기 전압 제어식 발진기의 공진 주파수를 상기 동작 중심 주파수에 미세 동조시키는 단계를 포함할 수 있다. 또한, 상기 대역 선택 제어 신호의 값을 반복 조정하는 단계는 레이스 카운터 회로를 이용하여 상기 전압 제어식 발진기의 공진 주파수의 스케일링된 버전을 기준 주파수와 비교하는 단계를 포함할 수 있다.
다른 실시예는 전압 제어식 발진기로서, 상기 전압 제어식 발진기의 공진 주파수를 생성하는 공진 회로를 공동으로 제공하는 복수의 스위칭 가능 동조 회로; 및 초기 공진 주파수 대역 설정을 선택하기 위해 상기 공진 회로의 복수의 스위칭 가능 동조 회로의 스위칭 인 및 스위칭 아웃을 제어하는 디지털 대역 제어 신호를 제공하도록 적응되는 제어기를 포함하는 전압 제어식 발진기에 관한 것이다. 상기 제어기는 상기 전압 제어식 발진기의 원하는 동작 중심 주파수를 포함하는 상기 공진 회로에 대한 동작 주파수를 선택하는 데 적합한 상기 디지털 대역 제어 신호의 값이 결정될 때까지 상기 초기 공진 주파수 대역 설정 위의 하나의 주파수 대역 설정 및 상기 초기 공진 주파수 대역 설정 아래의 하나의 주파수 대역 설정을 검색하기 위해 상기 디지털 대역 제어 신호의 값을 반복 조정하도록 더 적응된다. 일례에서, 상기 복수의 스위칭 가능 동조 회로는 복수의 스위칭 가능 커패시터를 포함할 수 있다. 다른 예에서, 상기 디지털 대역 제어 신호는 복수의 비트를 포함할 수 있고, 상기 제어기는 상기 전압 제어식 발진기의 공진 주파수가 상기 동작 주파수 대역 내에 있도록, 복수의 스위치를 제어하여 상기 복수의 스위칭 가능 커패시터 중 선택된 커패시터들을 활성화하기 위해 상기 디지털 대역 제어 신호에 대한 비트 패턴을 설정하도록 적응될 수 있다. 상기 전압 제어식 발진기는 상기 복수의 스위칭 가능 동조 회로 및 상기 제어기에 결합되는 미세 동조 회로를 더 포함할 수 있고, 상기 제어기는 상기 전압 제어식 발진기의 공진 주파수를 상기 원하는 동작 중심 주파수에 미세 동조시키기 위해 상기 미세 동조 회로에 미세 동조 신호를 제공하도록 더 적응될 수 있다. 다른 예에서, 상기 미세 동조 회로는 적어도 하나의 가변 커패시터를 포함할 수 있고, 상기 제어기는 상기 전압 제어식 발진기의 공진 주파수를 상기 원하는 동작 중심 주파수에 미세 동조시키기 위해 상기 적어도 하나의 가변 커패시터에 대한 제어 전압을 조정하도록 적응될 수 있다.
또 다른 실시예에 따르면, 프로그램 가능 2점 주파수 합성기 아키텍처는 제1 포트, 제2 포트 및 출력을 갖는 전압 제어식 발진기; 상기 전압 제어식 발진기의 출력에 결합되고, 데이터 신호를 수신하도록 적응되는 프로그램 가능 분할기; 상기 프로그램 가능 분할기의 출력에 결합되는 제1 입력 및 기준 주파수를 수신하도록 적응되는 제2 입력을 갖는 위상 검출기-상기 위상 검출기는 상기 기준 주파수와 상기 프로그램 가능 분할기로부터 수신되는 신호의 조합에 기초하여 루프 신호를 생성하도록 적응됨-; 제1 루프 필터-상기 제1 루프 필터는 상기 전압 제어식 발진기, 상기 프로그램 가능 분할기, 상기 위상 검출기 및 상기 제1 루프 필터를 포함하는 위상 동기 루프를 제공하기 위해 상기 위상 검출기의 출력과 상기 전압 제어식 발 진기의 제1 포트 사이에 결합됨-; 상기 전압 제어식 발진기의 제2 포트에 결합되는 출력, 상기 데이터 신호를 수신하도록 적응되는 입력, 및 제어 포트를 갖는 가변 이득 증폭기; 및 상기 가변 이득 증폭기의 제어 포트에 결합되고, 상기 데이터 신호 및 상기 루프 신호를 수신하도록 적응되는 상관 제거 회로를 포함할 수 있다. 상기 상관 제거 회로는 상기 데이터 신호 및 상기 루프 신호에 기초하여 제어 신호를 생성하고, 상기 제어 신호를 상기 가변 이득 증폭기의 제어 포트에 인가하도록 적응될 수 있으며, 상기 제어 신호는, 상기 프로그램 가능 분할기에 의해 분할되는 상기 전압 제어식 발진기의 출력 신호가 상기 기준 주파수와 실질적으로 동일하도록 하기 위해, 상기 가변 이득 증폭기의 이득을 연속 조정하도록 선택될 수 있다. 일례에서, 상기 프로그램 가능 2점 주파수 합성기는 상기 위상 검출기의 출력과 상기 전압 제어식 발진기의 제1 포트 사이에 상기 제1 루프 필터와 병렬로 결합되는 제2 루프 필터; 상기 제1 루프 필터에 결합되고, 상기 제1 루프 필터를 스위칭 인(switching in) 및 스위칭 아웃(switching out)하도록 적응되는 제1 스위치; 및 상기 제2 루프 필터에 결합되고, 상기 제2 루프 필터를 스위칭 인 및 스위칭 아웃하도록 적응되는 제2 스위치를 더 포함할 수 있고, 상기 프로그래머블 2점 주파수 합성기는 상기 제1 및 제2 스위치들의 선택적 활성화가 상기 제1 및 제2 루프 필터들 중 하나로 하여금 상기 위상 동기 루프 내에서 활성화되게 하도록 구성될 수 있다.
주파수 합성기의 일 실시예는 프로그램 가능 분할기 및 전하 펌프와 위상 동기 루프를 구성하도록 결합되는 전압 제어식 발진기; 상기 전하 펌프의 출력과 상 기 전압 제어식 발진기의 입력 사이에 결합되는 제1 루프 필터; 상기 전하 펌프의 출력과 상기 전압 제어식 발진기의 입력 사이에 상기 제1 루프 필터와 병렬로 결합되는 제2 루프 필터; 상기 제1 루프 필터에 결합되고, 상기 제1 루프 필터를 스위칭 인 및 스위칭 아웃하도록 적응되는 제1 스위치; 및 상기 제2 루프 필터에 결합되고, 상기 제2 루프 필터를 스위칭 인 및 스위칭 아웃하도록 적응되는 제2 스위치를 포함할 수 있다. 상기 주파수 합성기는 상기 제1 및 제2 스위치들의 선택적 활성화가 상기 제1 및 제2 루프 필터들 중 하나로 하여금 상기 위상 동기 루프 내에서 활성화되게 하도록 구성될 수 있다. 일례에서, 상기 제1 및 제2 스위치들은 MOS 스위치들일 수 있다. 다른 예에서는, 상기 제1 스위치를 개방하여 상기 위상 동기 루프로부터 상기 제1 루프 필터를 분리하도록, 상기 제1 스위치의 게이트에 인가되는 제어 전압의 값이 선택될 수 있다. 또 다른 예에서, 상기 주파수 합성기는 제1 및 제2 루프 필터들과 병렬로 결합되는 적어도 하나의 추가 루프 필터; 및 상기 적어도 하나의 추가 루프 필터에 결합되고, 상기 적어도 하나의 추가 루프 필터와 상기 위상 동기 루프를 접속하고 분리하도록 동작할 수 있는 대응하는 적어도 하나의 추가 스위치를 더 포함할 수 있다. 상기 제1 루프 필터는 소정의 전달 함수를 구현하도록 선택되고 구성되는 저항기들 및 커패시터들의 조합을 포함할 수 있다. 또한, 일례에서, 상기 프로그램 가능 분할기는 상기 전압 제어식 발진기의 출력에 직접 결합될 수 있다. 상기 프로그램 가능 분할기는 복수의 캐스케이드 분수 분할기 블록을 포함할 수 있고, 상기 프로그램 가능 분할기의 분할비를 설정하도록 상기 복수의 캐스케이드 분수 분할기 블록 중 선택된 블록들을 활성화하기 위 해, 상기 복수의 캐스케이드 분수 분할기 블록 각각에 디지털 제어 신호가 인가된다.
또 다른 실시예에 따르면, 주파수 합성기의 동작 주파수를 제어하는 방법이 제공된다. 이 방법은 제1 루프 필터와 제2 루프 필터를 포함하는 위상 동기 루프를 이용하여 공진 주파수를 생성하는 단계; 상기 위상 동기 루프의 제1 및 제2 루프 필터들의 스위칭 인 및 스위칭 아웃을 제어하는 선택 신호를 제공하는 단계; 및 상기 제1 및 제2 루프 필터들 중 하나가 상기 위상 동기 루프 내에서 활성화되도록 하기 위해, 상기 공진 주파수에 기초하여, 상기 제1 및 제2 루프 필터들의 스위칭을 제어하도록 상기 선택 신호를 조정하는 단계를 포함할 수 있다.
또 다른 실시예에서, 프로그램 가능 분수 N 분할기는 직렬로 서로 결합되는 복수의 분수 분할기 블록을 포함할 수 있고, 상기 복수의 분수 분할기 블록 각각은 디지털 제어 신호를 수신하도록 적응되는 제어 포트를 구비하고, 상기 디지털 제어 신호는 상기 프로그램 가능 분수 N 분할기의 분할비를 설정하도록 상기 복수의 분수 분할기 블록 중 선택된 블록들을 활성화 및 비활성화한다. 상기 복수의 분할기 블록 각각은 디지털 컴포넌트들에 결합되는 복수의 플립-플롭을 포함할 수 있다. 일례에서, 상기 디지털 컴포넌트들은 적어도 하나의 AND 게이트를 포함할 수 있다.
본 발명의 다양한 실시예 및 양태는 첨부 도면들을 참조하여 아래에 상세히 설명된다. 첨부 도면들은 축척으로 그려지는 것을 의도하지 않음을 알아야 한다. 도면들에서, 다양한 도면들에 도시된 각각의 동일하거나 거의 동일한 컴포넌트는 동일 번호로 나타낸다. 명료화를 위해, 모든 컴포넌트가 모든 도면에서 라벨링되지는 않을 수도 있다.
도 1은 2점 변조를 이용하는 주파수 합성기의 블록도.
도 2는 종래의 레이스 카운터 대역 보정 회로의 블록도.
도 3은 본 발명의 일 실시예에 따른, 2점 변조를 포함하는 주파수 합성기의 일례의 블록도.
도 4는 본 발명의 일 실시예에 따른 전압 제어식 발진기 구현의 일례를 나타내는 도면.
도 5는 전압 제어식 발진기 동조 대역들의 일례를 나타내는 그래프.
도 6은 가변 동작 조건들로 인한 도 5의 VCO 대역들의 시프트를 나타내는 그래프.
도 7은 본 발명의 일 실시예에 따른 개조된 레이스 카운터 회로의 블록도.
도 8은 본 발명의 다른 실시예에 따른, 일련의 캐스케이드 분할기들을 포함하는 프로그램 가능 분할기 아키텍처의 일례의 블록도.
도 9는 본 발명의 또 다른 실시예에 따른, 도 8의 분할기들 중 하나의 디지털 논리 구현의 일례의 논리 회로도.
도 10은 도 9에 도시된 논리 회로에 대한 회로 구현의 일례의 회로도.
도 11은 본 발명의 또 다른 실시예에 따른, 다중 스위칭 가능 루프 필터를 포함하는 주파수 합성기의 일례의 회로도.
본 발명의 양태들 및 실시예들에 따르면, 광대역 동작이 가능하고, 외부 보정 시퀀스를 필요로 하지 않을 수 있는 이득 보상 방법은 물론, 고속 VCO 대역 선택 방법을 포함할 수 있는 주파수 합성기가 제공된다. 광대역 동작을 용이하게 하기 위해, 주파수 합성기의 실시예들은 주파수 합성기가 대역폭의 큰 변화를 수용하게 할 수 있는 스위칭 가능 독립 루프 필터들을 포함할 수 있다. 또한, 이득 보상 및 VCO 대역 선택 방법은 물론, 본 발명에 따른 주파수 합성기들의 실시예들에서 사용될 수 있는 고속, 광대역 프로그램 가능 분할기 구성이 개시된다.
본 발명은 아래에 설명되거나 도면들에 도시되는 컴포넌트들의 구성 및 배열의 상세들로 그 응용이 한정되지 않는다는 것을 알아야 한다. 본 발명은 다른 실시예들이 가능하고, 다양한 방식으로 실시되거나 수행될 수 있으며, 본 발명은 청구범위에 구체적으로 기재되지 않는 한, 제공되는 예들로 한정되지 않는다. 또한, 여기에 사용되는 표현 및 용어는 설명을 위한 것이며, 한정적인 것으로 간주하지 않아야 한다는 것을 이해해야 한다. 본 명세서에서 단어들 "포함하는", "구비하는", "갖는" 또는 "수반하는" 및 이들의 변형들의 사용은 그 뒤에 리스트되는 항목들 및 그의 균등물들은 물론, 추가 항목들을 포함하는 것을 의도한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른, 2점 변조 및 연속 이득 교정 회로를 사용하는 주파수 합성기의 일 실시예의 블록도가 도시되어 있다. 주파수 합성기(136)는 위상 동기 루프 구성의 전압 제어식 발진기(VCO; 138)를 포함한다. 루프는 프로그램 가능 분수 N 분할기(140), 위상 검출기(142), 전하 펌프(144) 및 루프 필터(146)를 포함한다. 또한, VCO(138)의 출력은 프로그램 가능 분할기(140)에 피드백되기 전에 증폭기(148)에 의해 증폭될 수 있다. 기준 주파수가 라인(152) 상에서 위상 동기 루프에 공급된다.
일 실시예에서, 주파수 합성기는 주파수 합성기에 의해 생성된 캐리어 주파수 상에 (전송될 데이터를 포함하는) 데이터 신호를 변조하기 위한 시그마-델타 변조기(150)를 더 포함할 수 있다. 여기서 라인(154) 상의 Fvco로서 참조되는, 주파수 합성기에 의해 생성되는 캐리어 신호는 시그마-델타 변조기(150)를 통해 데이터 변조를 위한 경로를 제공함으로써 직접 변조될 수 있다. 적절히 포맷팅되고 클럭킹된 라인(158)(데이터 경로 1로 참조됨) 상의 데이터와 라인(160) 상에 제공되는 일정 주파수 제어 워드를 (합산기(156)에서 또는 시그마-델타 변조기 자체에서) 합산함으로써, 주파수 합성기 출력에서 캐리어 신호 상에 데이터 신호가 중첩될 수 있다. 이것은 예를 들어 주파수 합성기가 사용될 수 있는 송신기의 전체 복잡성을 줄일 수 있는(컴포넌트 블록들의 수를 줄임으로써) 비교적 간단한 변조 방법이라는 이익을 가질 수 있다. 보다 적은 컴포넌트는 장치의 전체 전력 소비를 줄일 수 있으며, 이 또한 바람직할 수 있다. 주파수 제어 워드는 예를 들어 주파수 합성기에 결합될 수 있는 마이크로컨트롤러(도시되지 않음)에 의해 제공될 수 있다.
일 실시예에 따르면, 주파수 합성기는 2점 변조를 이용할 수 있는데, 이러한 변조에서는 동일 데이터 신호가 제2 데이터 경로(데이터 경로 2)를 통해 VCO(138)에도 공급된다. 라인(162) 상의 디지털 데이터 신호는 디지털/아날로그 변환기(164)를 통과함으로써, 가변 이득 증폭기(166)를 통해 VCO(138)에 공급될 수 있는 아날로그 신호로 변환될 수 있다. 전술한 바와 같이, 2개의 데이터 경로, 즉 저역 통과 필터 응답을 갖는 경로(즉, 위상 동기 루프의 루프 필터(146)를 통과하는 경로) 및 고역 통과 필터 응답을 갖는 경로(데이터 경로 2)를 사용함으로써, 양 데이터 경로로부터의 신호들의, 주파수 합성기에 의해 생성된 캐리어 신호 상의 중첩이 주파수 합성기 출력에서 캐리어 신호 상에 변조된 데이터에 대해 평탄 광대역 응답을 산출할 수 있다. 캐리어 주파수를 변조하는 데이터의 전체 주파수 응답을 평탄하게(즉, 왜곡 없이) 유지하기 위해, 가변 이득 증폭기의 가변 이득(G)은 G=Fref/Kv2라는 요건을 만족해야 하는데, 여기서 Kv2는 데이터 경로 2 내의 보조 VCO 포트(170)의 이득 값(MHz/V의 단위)이다. Kv2는 회로 동작 조건들의 변화, 예를 들어 온도 및 전원 전압의 변동으로 인해 변할 수 있는 양이다. 따라서, 임의의 그러한 변화를 해결하기 위해 G의 값이 Kv2를 계속 따르는 것이 바람직할 수 있다.
본 발명의 일 실시예에 따르면, 추가 보정 시퀀스를 필요로 하지 않을 수 있고, 데이터 경로 2의 이득을 계속 조정하는 데 필요한 모든 정보가 이미 시스템 내에 존재할 수 있는 실현을 이용하는 주파수 합성기가 제공된다. 이득 G가 완벽하게 보정되는 이상적인 시스템 조건들 하에서, 전술한 바와 같이, 양 데이터 경로에 데이터 신호를 도입하는 것은 주 VCO 제어 포트(172)에서의 신호가 완벽하게 평탄할 수 있는 이득 설정 Kv1을 갖게 할 수 있다. 그러나, 이득 G의 설정과 Fref/Kv2의 값 사이에 불일치가 존재하는 경우, VCO(138)의 주 제어 포트(172) 상에서 소정의 잔여 데이터 신호가 관측될 수 있을 것이다. 이득 G가 너무 작은 경우, 주 제어 포트(172) 상의 잔여 신호는 입력 데이터와 정비례하는 상관을 나타낼 수 있다. 이와 달리, 이득 G가 너무 큰 경우, 주 제어 포트(172) 상의 잔여 신호는 입력 데이터와 역비례하는 상관을 나타낼 수 있다. 이러한 정보 및 입력 데이터에 대한 지식에 기초하여, 이러한 상관을 모니터링하고, 주 제어 포트 상의 관측 신호와 입력 데이터 간에 제로 상관(또는 거의 제로 상관)이 존재할 때까지 데이터 경로의 이득을 교정하는 피드백 제어 시스템이 개발될 수 있다.
도 3을 다시 참조하면, 본 발명의 양태들에 따른 주파수 합성기의 일 실시예는 데이터 경로 2에 결합되는 상관 제거 회로를 포함할 수 있다. 일례에서, 주 위상 동기 루프의 응답을 미러링하기 위해 보조 전하 펌프(174)가 사용될 수 있다. 보조 전하 펌프(174)는 주 VCO 제어 포트(172)를 직접 감지하지 않고도 이득 불일치로 인한 주 루프 내의 임의의 잔여 신호에 관한 정보를 제공할 수 있다. 입력 신호의 부호가 (부호 감지 회로(176)에 의해) 감지될 수 있으며, 주 루프 내의 잔여 데이터 신호를 나타내는 라인(178) 상의 위상 검출기(142)로부터의 신호에 대한 보조 전하 펌프(174)의 응답의 극성을 반전시키는 데 사용될 수 있다. 보조 전하 펌프(174)의 출력은 도 3에 나타난 바와 같이 적분기(180)에 의해 적분될 수 있다. 적분 신호의 변화의 방향 및 레이트는 주 루프 내의 잔여 신호와 입력 데이터의 상관에 관한 정보를 제공할 수 있다. 적분기(180)에 의해 생성되는 상관 신호는 에러 증폭기(182)에서, 라인(184) 상에서 에러 증폭기에 입력되는 제로 상관 기준 전압과 비교될 수 있다. 에러 증폭기(182)의 출력은 데이터 경로 2의 이득 G를 제어하도록 하기 위해 가변 이득 증폭기(166)에 라인(186) 상에서 교정 전압을 제공할 수 있다. 이러한 방식으로, 이득 G는 VCO(138)로부터의 평탄한, 왜곡되지 않은 출력 신호를 유지하도록 계속 조정될 수 있다.
대안으로, 다른 실시예에 따르면, 주 루프의 잔여 데이터 신호가 VCO(138)의 주 제어 포트(172)에서 직접 감지될 수 있다. 그러나, 주 VCO 제어 포트의 직접 감지는 입력 데이터의 부호를 추적하는 동안 임의의 스위치 과전류가 발생하는 경우에는 잠재적으로 파괴적일 수 있다는 점에 유의해야 한다. 용량 결합 또는 스위치 전하 주입을 통해 발생할 수 있는 이러한 과전류는 루프 필터(146)에 의해 적분되어, 주 루프의 성능에 바람직하지 않은 영향을 줄 수 있다. 따라서, 적어도 소정 실시예들에서는, VCO(138)의 주 제어 포트(172)의 직접 감지가 필요하지 않은 전술한 방법이 바람직할 수 있다.
전술한 바와 같이, 본 발명의 다른 실시예는 적절한 VCO 주파수 대역을 선택하는 데 걸리는 시간을 줄임으로써 주파수 합성기가 보다 빠른 동기 시간을 달성할 수 있게 하는 VCO 대역 선택/보정 방법에 관한 것일 수 있다. 구체적으로, 전술한 바와 같이, 원하는 동작 주파수 대역을 찾기 위해 검색 알고리즘이 수행될 수 있는 주파수 범위들의 수를 제한하기 위해 소정의 초기 설정들이 사용될 수 있다.
도 4를 참조하면, VCO(138)의 개략적인 회로 구현의 일례가 도시되어 있다. 일 실시예에 따르면, VCO 회로는 교차 결합된 PMOS 트랜지스터들(Q1, Q2)을 사용하여 네거티브 저항을 생성하고, NMOS 소스-폴로어 테일 트랜지스터들(Q3, Q4)을 사용하여 바이어스 전류들을 제어할 수 있다. 제어의 정도는 전류 소스(196)에 의해 달성될 수 있다. 전원 전압이 단자 Vs에 공급될 수 있다. 주파수 합성기에 의해 생성되는 캐리어 신호는 일반적으로 Fc로서 참조되고 라인 168(도 3 참조) 상에서 VCO로부터 출력되는 공지된 원하는 동작 중심 주파수를 가질 수 있다. 예를 들어, 도 4를 다시 참조하면, VCO(138)는 캐리어 주파수(Fc)를 생성하는 공진 구조를 제공하기 위해 유도 소자(198)와 병렬인 동조 가능 용량 소자를 포함할 수 있다. 공진 동조 회로는 커패시터 뱅크(200)는 물론, 후술하는 추가적인 동조 커패시터들에 의해 증대될 수 있는 인덕터들(198)(예를 들어, 인덕터들(L1, L2)을 포함함)을 포함할 수 있다. 일례에서, VCO 공진 회로는 고정 및 가변 용량 소자들과 함께 전송 라인들에 의해 형성되는 고정 인덕터들을 사용할 수 있다. 이러한 아키텍처는 기가헤르쯔 이상의 동조 범위를 허가할 수 있는 VCO에 대한 광대역 동조 회로의 효율적인 구현을 제공할 수 있다.
일 실시예에 따르면, 인덕터들(L1, L2)은 다양한 회로 컴포넌트를 반도체 기판에 결합하는 데 사용될 수 있는 본드와이어들로서 구현될 수 있다. 각각의 본드와이어는 본드와이어의 길이, 본드와이어의 단면적 및 인접 본드와이어들 간의 간격(이는 본드와이어들 간의 상호 유도 결합에 영향을 미친다)에 의존할 수 있는 소정의 인덕턴스와 연관될 수 있다. 주어진 동작 주파수에서, 본드와이어와 연관된 인덕턴스는 도 4의 L1 및 L2로 표현되는 인덕턴스인 고정 인덕턴스에 의해 근사화될 수 있다. L1 및 L2의 각각은 하나 이상의 본드와이어를 포함할 수 있으며, 또한 인덕터들(198)은 추가적인 유도 소자들도 포함할 수 있다는 것을 알아야 한다. VCO 공진 회로에서의 본드와이어 인덕터들의 사용은 예를 들어 종래의 온칩 나선 인덕터들보다 양호한 위상 잡음, 낮은 전력 소비 및 넓은 동조 범위를 제공하는 것을 포함하는 여러 이점을 가질 수 있다. 향상된 위상 잡음은 나선 인덕터들과 같은 온칩 인덕터들보다 높은 본드와이어들의 품질 팩터(Q)에 기인할 수 있으며, 확장된 동조 범위는 본드와이어 인덕터들과 연관된 보다 낮은 기생 용량에 기인할 수 있다. 또한, 종래의 나선 인덕터들은 비교적 크며, 이러한 나선 인덕터 대신에 본드와이어를 사용하는 것은 보다 작은 회로 풋프린트를 허가할 수 있다. 그러나, 본 발명은 인덕터(198)를 위해 본드와이어의 사용을 필요로 하지 않으며, 다른 전송 라인 인덕터들 또는 종래의 인덕터들도 사용될 수 있다.
도 4를 다시 참조하면, 용량 소자는 예를 들어 스위칭 가능 고정값 커패시터들(200)의 뱅크를 포함할 수 있으며, 따라서 이들 커패시터 중 어느 것이 활성일지를 선택함으로써 공진 주파수들의 "대역"이 선택될 수 있다. 일 실시예에서, VCO(138)는 복수의 동작 주파수 대역을 갖도록 구성될 수 있다. 커패시터들(200)의 뱅크는 예를 들어 스위치들(202a...202b, 202c)에 인가되는 제어 신호들에 의해 전자적으로 스위칭될 수 있는 복수의 MOS(금속 산화물 반도체) 또는 MIM(금속 절연체 금속) 커패시터를 포함할 수 있다. 임의 타입의 커패시터가 사용될 수 있지만, MOS 및 MIM 커패시터들이 CMOS 및 다른 반도체 회로들에 일반적이며, 따라서 소정 실시예들에서 선호될 수 있다는 것을 알아야 한다. 보다 양호한 회로 성능과 보다 넓은 마이크로일렉트로닉 프로세스 변화들 간의 트레이드오프를 해결하기 위해, 스위칭 가능한 커패시터들(206)의 뱅크를 사용하여 VCO의 전체 동조 범위를 증가시키면서, 그의 동조 감도를 감소시켜, 전자기(EM) 결합의 영향을 배제하고 위상 잡음을 더 향상시킬 수 있다. 이것은 전체 동조 범위를 주파수 대역들로 나눔으로써 이루어질 수 있다. 일례에서, 커패시터들(200)은 비교적 큰 용량값들(예를 들어, 각각 수십 피코패럿 정도)을 가질 수 있으며, 커패시터들 중 적절한 커패시터들을 스위칭 인 및/또는 아웃함으로써 원하는 동작 주파수 대역이 선택될 수 있다.
일 실시예에 따르면, 6비트 스위치식 MOM(metal on metal) 커패시터 어레이가 대역 선택에 사용될 수 있다. 이 예에서, 커패시터 뱅크(200)는 6쌍의 커패시터들 C01 및 C02 내지 Cn1 및 Cn2를 포함할 수 있는데, 여기서(이 예에서) n=6이다. 물론, 본 발명은 6비트 사례로 한정되지 않으며, 다른 n 값들, 예를 들어 4비트 또는 8비트 설계가 사용될 수 있다는 것을 알아야 한다. 또한, 각각의 비트는 한 쌍의 커패시터들에 대응할 필요가 없으며, 대신에 하나 또는 다수의 커패시터를 제어할 수 있다. 본 명세서에서 VCO 대역 선택 제어 신호로 참조되는 디지털 제어 워드가 스위치들(202a...202b, 202c)을 활성화하기 위해 (예를 들어, 마이크로컨트롤러에 의해) 발행될 수 있다. 일례에서, 이러한 제어 워드는 스위치들의 각각을 제어하기 위한 비트를 포함할 수 있는 이진 워드일 수 있다. 예를 들어, 도시된 6비트 사례에서, 비트 0은 스위치 202a를 제어하고, 비트 5는 스위치 202b를 제어하며, 비트 6은 스위치 202c를 제어할 수 있다. 다른 중간 비트들은 도 4에 도시되지 않았지만 점들(204)로 표시된 추가 스위치들을 제어할 수 있다.
주파수 대역이 선택된 경우, 예를 들어 공진 구조의 용량 소자의 일부를 또한 구성하는 가변 용량(예를 들어, 버랙터 다이오드)을 제어함으로써 이 대역 내에서 원하는 중심 주파수(Fc)가 동조될 수 있다. 도 4를 참조하면, 일례에서, 선택된 주파수 대역 내에서의 미세 동조는 가변 커패시터들(206a, 206b)의 용량값들을 제어함으로써 달성될 수 있다. 일례에서, 2개의 축적 모드 MOS 버랙터(Ct1, Ct2)가 단자(208)를 통해 가변 아날로그 전압(Vcontrol)을 인가함으로써 주파수 미세 동조에 사용될 수 있다. 이러한 버랙터들은 예를 들어 N웰 내 NMOS 버랙터들로서 구현될 수 있으나, 다른 설계들도 사용될 수 있다. 본 발명에서 사용될 수 있는 VCO의 실시예들은 본 명세서에 참고로 반영된, 2005년 8월 11일자로 출원된 "PROGRAMMABLE RADIO TRANSCEIVER"라는 제목의, 함께 계류중이고 공동 소유되는 미국 특허 출원 11/202,626, 및 동일자로 출원된 "PROGRAMMABLE TRANSMITTER ARCHITECTURE FOR NON-CONSTANT AND CONSTANT ENVELOPE MODULATION"이라는 제목의, 함께 계류중이고 공동 소유되는 미국 특허 출원에 개시되어 있다.
고정 커패시터들의 뱅크를 제어함으로써 선택될 수 있는 대역들, 가변 용량을 조절하는 제어 전압 및 VCO 출력 주파수 간의 유효 관계의 일례가 도 5에 도시되어 있다. 도 5에 도시된 바와 같이, 스위칭 가능 커패시터들의 뱅크 중의 커패시터들을 스위칭 인 및 아웃하도록 적절한 비트 패턴을 활성화함으로써 주파수 대역 0-7이 선택된 경우, 중심 주파수(Fc)의 값은 가변 용량을 동조시키도록 제어 전압(Vcontrol)을 변경함으로써 그 대역 내에서 동조될 수 있다. 따라서, 적어도 일 실시예에서, 스위치식 커패시터들(200)은 대략적 동조의 수단으로서 기능할 수 있고, 가변 제어 전압을 통해 용량이 조정될 수 있는 가변 커패시터들(예를 들어, 버랙터 다이오드들)이 미세 동조에 사용될 수 있다. 물론, VCO용의 다른 공진 회로들도 동일한 결과를 달성할 수 있으며, 즉 VCO 주파수는 여러 동작 주파수 대역을 통해 그리고 그 안에서 동조될 수 있으며, 본 발명은 여기에 주어지는 특정 예로 한정되지 않음을 알아야 한다.
아래의 테이블 1은 6비트 이진 패턴 0-63으로 구현될 수 있는 3개의 상이한 VCO에 대한 주파수 대역 선택의 소정 예들을 나타낸다. 각각의 VCO에 대해 주어진 주파수 대역 값들은 예시적일 뿐 한정적인 것을 의도하지 않는다는 것을 알아야 한다. 주어진 구현에 대한 실제 대역 값들은 커패시터들(200)의 값들, 인덕터(198)에 의해 제공되는 인덕턴스 값들, 기준 주파수 값(예를 들어, 도 1 참조) 및 다른 팩터들에 의존할 수 있다.
테이블 1
비트 패턴 주파수 대역 VCO 1 VCO 2 VCO 3
비트5 비트4 비트3 비트2 비트1 비트0 최소 주파수 최대 주파수 최수 주파수 최대 주파수 최소 주파수 최대 주파수
0 0 0 0 0 0 0 1848 1863 2280 2299 4267 4397
0 0 0 1 1 1 7 1792 1806 2211 2226 3716 3803
0 0 1 1 1 1 15 1734 1746 2139 2153 3286 3348
0 1 0 1 1 1 23 1680 1691 2074 2087 2976 3201
0 1 1 1 1 1 31 1632 1642 2015 2026 2741 2777
1 0 1 1 1 1 39 1588 1596 1960 1971 2553 2582
1 0 1 1 1 1 47 1547 1554 1910 1920 2400 2424
1 1 0 1 1 1 55 1508 1516 1863 1872 2271 2291
1 1 1 1 1 1 63 1473 1480 1820 1828 2161 2179
원하는 동작 중심 주파수(Fc)는 VCO(138)의 동작 주파수 대역들 중 어느 하나 내에 있을 수 있다. 전원 전압의 변화, 온도 변동, 및 제조 프로세스 및 파라미터 변화가 없는 경우, 원하는 주파수(Fc)를 유지하기 위해 VCO를 어느 주파수 대역으로 설정하는 것이 적절할 것인지에 관한 선험적인 지식을 가질 수 있다. 그러나, 도 5에 도시된 바와 같이, 전술한 동작 조건들의 변화는 대역들을 더 높거나 낮은 주파수들로 시프트시키는 바람직하지 않은 영향을 미칠 수 있다. 도 6에 도시된 바와 같이, 동작 조건들의 소정의 변경들로 인해, VCO 대역들은 더 높은 주파수로 시프트되었다. 일례로, 이전에는 Fc가 대역 7에서 발견될 수 있었지만, 이제 Fc는 더 이상 대역 7 내에 있지 않다. 이것은 동작 조건들이 변하는 경우에 VCO의 수동 설정이 어떻게 문제가 될 수 있는지를 나타낸다. 결과적으로, 본 발명의 일 실시예에서는, 원하는 주파수(Fc)가 선택된 대역 내에서 발견되는 것을 보증하기 위하여, VCO의 중심 주파수 대역을 자동 선택 또는 보정하는 지능적 방법이 제공될 수 있다.
전술한 바와 같이, 레이스 카운터 방법과 같은 종래의 VCO 보정 방법들이 존재한다. 그러나, 이러한 방법들은 특히 대역들의 수가 (다중 대역 주파수 합성기에 대해 일반적일 수 있는 5 또는 6비트 VCO 대역 제어의 경우와 같이) 32 또는 64의 값들에 접근하기 시작하는 경우에 적절한 대역의 최종 선택을 결정하는 데 너무 오래 걸리는 단점을 가질 수 있다. 따라서, 본 발명의 양태들에 따르면, 어느 원하는 중심 주파수들에 대해 어느 대역들이 사용되어야 하는지에 대해 소정의 초기 설정들을 이용함으로써 결정 시간을 크게 줄일 수 있는 VCO 대역 보정 방법이 제공될 수 있다.
소정의 응용들에서는, VCO 주파수 대역이 결정되는 속도가 매우 빠른 것이 크게 바람직할 수 있다. 이것은 매우 빠른 합성기 동기 시간을 필요로 할 수 있다. 이러한 응용의 일례는 동기 시간이 100 μs 정도로 빠른 것을 필요로 할 수 있는 이동 핸드셋들에 대한 GSM 셀룰러 표준이다. 종종, 심지어 VCO 대역 선택에 대한 어떠한 고려 없이 그러한 빠른 동기 시간을 만족시키는 것은 매우 어려울 수 있다. 위상 동기 루프에서 주파수 동기를 취득하는 루틴이 개시될 수 있기 전에 VCO 대역의 선택이 필요한 경우, GSM과 같은 표준들에 따르기에 충분할 만큼 빨리 동기를 취득하는 것은 훨씬 더 어려울 수 있다. 따라서, 본 발명의 소정 실시예들은 VCO 대역 선택에 필요한 시간의 양을 줄임으로써 주파수 합성기가 동기를 취득할 수 있는 최대 시간을 허가할 수 있는 방법을 지향한다. 구체적으로, 본 발명의 실시예들에 따른 방법들은 하나의 원하는 동작 주파수에서 다른 동작 주파수로의 합성기 주파수들의 스위칭 사이의 최소 오버헤드 시간을 허가할 수 있다.
본 발명의 일 실시예에 따르면, 지능형 초기 대역 선택이 적절한 동작 대역에 매우 가까운 VCO 대역을 설정하는 데 사용될 수 있는 VCO 대역 보정 방법이 제공될 수 있다. 이어서, 수정된 이진 검색 알고리즘을 이용하여, 카운트 및 비교 사이클의 소수의 반복만이 필요할 수 있는 방식으로 초기 설정 위 또는 아래의 대역들을 검색할 수 있다. 적어도 일 실시예에서, 전술한 바와 같이, 이러한 방법들은 소정의 종래 설계들에 의해 소요되는 12.6 μs에 비해 절반으로 동기 시간을 줄일 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따라 개조된 레이스 카운터 대역 보정 회로의 일 실시예의 블록도가 도시되어 있다. 도시된 예에서, 소위 레이스 논리 회로(188)가 2개의 M 카운터(190, 192)로부터 입력들을 수신할 수 있다. 제1 카운터(190)는 라인 194 상에서 (합성기의 위상 동기 루프 내의) 프로그램 가능 분할기(140)로부터 주파수 Fdiv를 그의 입력으로서 수신할 수 있다. 기준 주파수가 라인 152 상에서 제2 카운터(192)에 인가될 수 있다. 의도하는 회로 극성에 따라, 제1 카운터(190)에 앞서 제2 카운터(192)로부터 신호가 수신되는 경우, 레이스 논리 회로(188)는 보다 높은 주파수에서 VCO를 동작시키도록 (도 4의 스위치들(202)을 활성화하기 위해 인가되는) 대역 선택 비트들을 변경할 수 있다. 역으로, 제2 카운터(192)에 앞서 제1 카운터(190)로부터 신호가 수신되는 경우, 레이스 논리 회로(188)는 보다 낮은 주파수 설정에서 VCO를 동작시키도록 대역 선택 비트들을 변경할 수 있다. 이러한 방식으로, VCO 출력(N으로 나뉨)에 대해 요구되는 적절한 동작 대역이 기준 주파수로 반복 수렴될 수 있다.
전술한 바와 같이, 종래의 레이스 카운터 설계에서는, 카운터들의 비교가 대역 선택 비트들의 수와 동일한 횟수로 반복될 수 있다. 카운터들의 크기 M은 최종 대역 결정에 필요한 정확도 및 합성기에 대해 선택된 기준 주파수(Fref)의 함수일 수 있다. 또한, 필요한 정확도는 VCO의 주파수 대역들 간의 중첩 양의 함수일 수 있다. 예를 들어, 52 MHz의 기준 주파수 및 선택할 6개 대역을 갖는 VCO를 사용하는 GSM 합성기의 경우에는 500 kHz의 정확도(Faccuracy)가 필요할 것이다. 전술한 바와 같이, 그 후 Fref=50 MHz의 예시적인 값이 105의 카운터 값을 필요로 할 것이다. 50 MHz 신호의 105 사이클을 카운트하는 데에는 약 2.1 μs가 걸리며, 따라서 6비트 대역 선택의 6비트에 대해 이를 행하는 데에는 12.16 μs가 걸린다. 일반적으로, 보정 시간은 다음 식으로부터 계산될 수 있다.
Tcal=[(1/Faccuracy)+(1/Fref)]*VCO_bands
여기서, Faccuracy=Fref/(M-1)이고, M은 카운터들의 크기이다.
일 실시예에 따르면, VCO 대역 보정 방법은 어느 주파수들에 대해 어느 대역들이 사용되어야 하는지에 대해 소정의 초기 설정들을 사용함으로써 보정 시간을 절반으로 줄일 수 있다. 지능형 초기 선택 설정은 VCO 대역을 초기에 적절한 동작 대역에 매우 가깝게 설정할 수 있다. 도 7을 다시 참조하면, 주파수 합성기는 탐색 테이블을 포함하고 라인 210 상에서 VCO 대역 선택 제어 신호의 비트들에 대한 추정값을 제공하는 메모리 장치(도시되지 않음)를 포함하거나 이에 결합될 수 있다. 이러한 추정치는 예를 들어 동작 조건들의 변화가 없는 경우에 원하는 중심 주파수(Fc)가 어느 대역에 있어야 하는지에 대한 선험적 지식에 기초할 수 있다. 이 추정치는 VCO 대역 선택 제어 신호의 비트들에 대한 초기값들을 설정하는 데 사용된다. 이어서, 레이스 카운터 회로를 사용하여, (도 6을 참조하여 전술한 바와 같이, 가변 동작 조건들을 고려하여) Fc가 실제로 위치하는 적절한 대역으로 VCO 대역 선택 제어 신호를 조정할 수 있다. 구체적으로, 일례에서, 초기 설정의 위 또는 아래의 2개의 인접 대역을 검색하는 검색 알고리즘이 이용될 수 있다. 이것은 훨씬 더 한정된 검색 공간을 제공할 수 있다. 도 7에 도시된 바와 같이, 레이스 논리 회로(188)로부터의 출력은 라인 211 상에서 합산기(213)에 공급되고, 여기서 탐색 테이블로부터 제공되는 추정 신호와 결합된 후, VCO에 대한 주파수 대역을 선택하도록 VCO(138)에 공급될 수 있다. 이러한 방식으로, VCO가 (6비트 제어를 위해) 8개 대역을 가질 수 있는 경우에도, 카운트 및 비교 사이클의 3회 반복만이 수행될 수 있다. 이러한 특정 사례에서, 적절한 주파수 대역을 찾는 데 필요한 시간 Tcal은 다음 식으로 주어질 수 있다.
Tcal=[(1/Faccuracy)+(1/Fref)]*3
여기서, 3은 VCO 대역들의 수보다 작다. 위의 식으로부터 알 수 있듯이, 이 방법은 적절한 주파수 대역을 찾는 데 걸리는 시간을 크게 줄여, 주파수 합성기가 원하는 중심 주파수에 보다 빠르게 동기화하는 것을 가능하게 할 수 있다.
많은 상이한 주파수 대역에 걸쳐 다수의 상이한 통신 표준을 수용하도록 설계되는 주파수 합성기에서, VCO는 바람직하게는 큰 범위의 출력 주파수들을 생성할 수 있어야 한다. 또한, 분수 N 분할기(140)는 바람직하게는 주파수 보정을 위한 기준 주파수(Fref)와 매칭되도록 VCO 주파수(Fvco)를 분할하기 위해 큰 범위의 분할비들이 가능해야 한다. 또한, 다중 표준 시스템의 소정 실시예들에서, VCO(138)는 매우 높은 주파수들로 발진할 가능성이 있을 수 있으며, 따라서 프로그램 가능 분할기(140)는 이러한 매우 높은 주파수들로 VCO와 인터페이스하는 것이 필요할 수 있다.
소정의 종래 해결책들은 프로그램 가능 분할기가 동작하는 것이 필요한 주파수를 줄이기 위해 프로그램 가능 분할기의 정면에 분할값 M을 갖는 소위 프리스케일러를 배치함으로써 VCO와 동일한 주파수로 동작할 수 있는 분할기를 설계할 필요를 피한다. 이러한 설계의 일례는 본 명세서에 참고로 반영되는 Ahmed 등의 논 문("CMOS VCO-prescaler cell-based design for RF PLL frequency synthesizers," 2000 IEEE Proceedings ISCAS, Geneva, Volume 2, May 2000, pp. 737-740)에 개시되어 있다. 이러한 해결책의 단점은 주파수 합성기(도 1 참조) 내의 시그마-델타 변조기에 의해 생성될 수 있는 양자화 잡음이 VCO 출력 신호의 분수 N 분할을 수행하는 과정에서 프리스케일러의 값 M에 의해 승산될 수 있다는 것이다. 또한, 분수 N 분할기의 주파수 분할의 최소값 Nmin이 이제 M*Nmin의 곱에 의해 제한될 수 있다. 종종, 다중 표준 광대역 시스템 아키텍처에 대해, 최소 분할비는 이 방법을 이용하여 달성될 수 있는 것보다 낮은 것이 필요할 가능성이 있을 수 있다. 듀얼 모듈러스 2/3 분할기들의 캐스케이드 배열을 이용하여 이러한 제한된 프로그램 가능 분할비들의 문제를 해결하려고 시도하는 종래 아키텍처의 일례가 본 명세서에 참고로 반영되는 C.S. Vaucher 등에 의한 논문("A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35-μm CMOS Technology," IEEE J. Solid-State Circuits, vol. 35, pp. 1039-1045, July 2000)에 개시되어 있다. 그러나, 이 예는 어느 정도 높은 속도가 가능하지만, 높은 전원 전압을 필요로 하는 많은 적층 MOS 장치의 사용으로 인해 매우 높은 속도에서의 저전력 동작에는 최적이 아니다.
본 발명의 소정 실시예들에 따르면, 매우 광범위한 프로그램 가능 분할비를 갖는 프로그램 가능 분할기가 제공된다. 또한, 프로그램 가능 분할기는 VCO와 직접 인터페이싱함으로써 매우 높은 주파수들에서 그리고 낮은 전력으로 동작할 수 있다. 일 실시예에서, 이것은 예를 들어 감소된 수의 적층 MOS 장치들을 사용함으 로써 저전압 전원의 사용을 허가하는 캐스케이드 분할기 블록들의 설계를 위한 대안적인 소스 결합 논리 접근법의 이용을 통해 달성될 수 있다.
도 8을 참조하면, 일련의 캐스케이드 분수 분할기 블록들 1 내지 n을 포함하는 프로그램 가능 분수 N 분할기의 일 구현의 일례가 도시되어 있다. 각각의 분수 분할기 블록(212)은 예를 들어 2/3의 분할비를 가질 수 있으며, 체인 내의 제1 분할기에 대해 VCO 출력 신호 Fvco를, 그리고 체인 내의 모든 다른 분할기들(212)에 대해 선행 분할기로부터의 분할 신호를 수신하기 위한 입력(214)을 포함할 수 있다. 각각의 분할기(체인 내의 최종 분할기는 제외)의 출력들(216)은 체인 내의 다음 분할기의 입력에 결합되며, 따라서 신호가 연속하여 2/3에 의해 분할될 수 있다. 체인 내의 최종 분할기 블록의 출력은 라인 194(도 3 참조) 상에서 주파수 Fdiv를 제공할 수 있다. 일 실시예에서는, 체인 내의 분할기들의 수와 동일한 수(n)의 비트들을 포함하는 제어 신호를 분할기들에 인가하여, 전체 분수 N 분할기(140)의 분할비를 제어할 수 있다. 도 8에 도시된 바와 같이, 제어 신호의 일 비트가 각각의 분할기(212)의 모드 인에이블 입력(218)에 인가될 수 있다. 예를 들어 마이크로컨트롤러에 의해 제공될 수 있는 이진 입력들 b0, b1,..., bn의 설정에 기초하여, 전체 분할비가 설정될 수 있다.
도 9를 참조하면, 도 8의 각각의 분할기 블록(212)의 논리 구현의 일례가 도시되어 있다. 도시된 예에서, 분할기 블록들(212)은 도 9에 도시된 바와 같이 4개의 D 래치 플립 플롭(220), 3개의 AND 게이트(222) 및 하나의 OR 게이트(224)를 이용하여 구현될 수 있다. 신호 p는 영구 논리 1 상태를 지시한다. 이러한 설계는 매우 간단하며 소수의 컴포넌트를 포함하면서 큰 유연성을 허가하여(이진 비트 패턴 b0...bn에 의해 제공되는 분할비들의 조합에 기인함) 저전력 동작을 가능하게 한다는 점에서 유리할 수 있다. 또한, 위에서 참조된 Vaucher 등의 논문에 개시된 설계와 달리, 이 실시예는 일반적으로 고전력 장치들인 많은 적층 MOS 장치들의 사용을 필요로 하지 않는다.
VCO 주파수 및 기준 주파수(Fref)의 변화들을 고려한 최적 재구성을 위해, 예를 들어 전술한 바와 같이 구현되는 프로그램 가능 분할기(140)가 광범위한 분할값들을 수용할 수 있다. 예를 들어, 900 MHz의 VCO 출력 및 104 MHz의 기준 주파수에 대해, 분할값은 8.65이다. 분수 N 합성기에 있어서, 이러한 분할비는 2개의 부분, 즉 정수부 8 및 소수부 0.65를 갖는다. 주파수 분할기는 정수 양에 의해서만 분할할 수 있으므로, 장기간 동안의 분수 분할비의 근사화를 달성하기 위해 평균화 기술이 이용될 수 있다. 예를 들어, 주파수 분할기는 그가 수신하는 신호를 클럭 사이클마다 정수값에 의해 분할할 수 있다. 예를 들어, 100 클럭 사이클을 고려하면, 8.65의 분할비의 장기 근사화를 달성하기 위해, 8에 의한 분할이 35번(즉, 35 클럭 사이클 동안) 수행되고, 9에 의한 분할이 65 클럭 사이클 동안 수행될 수 있다. 이것은 다음 식에 나타나는 바와 같이 8.65의 100 클럭 사이클에 대한 유효 평균 분할비를 산출한다.
{(8*35)+(9*65)}/100 = 8.65
본 발명의 적어도 소정 실시예들에서 사용되는 것과 같은 시그마-델타 변조 분수 N 합성기에서, 시그마-델타 변조기는 원하는 분할비의 실행을 제어할 수 있다. 예를 들어, 시그마-델타 변조기는 사이클 단위로 세트 {-4, -3, -2, -1, 0, 1, 2, 3, 4} 중 하나의 수를 공칭 정수 분할비에 더할 수 있으며, 따라서 많은 클럭 사이클에 대한 평균 유효 분할비는 원하는 분수 분할비로 근사화된다. 다른 예로서, 2.5 GHz의 VCO 출력 및 13 MHz의 기준 주파수를 고려한다. 이 예에서, 분할비는 192.308일 것이다. 따라서, 공칭 정수 분할비는 192일 수 있고, 소수부는 클럭 사이클마다 플러스 또는 마이너스 4까지 정수값 192가 증가 또는 감소하도록 변경함으로써 근사화될 수 있으며, 따라서 장기 평균은 약 192.308이 된다. 이러한 예들 양자를 수용할 수 있는 프로그램 가능 분할기는 적절한 수(n)의 비트들을 갖는 전술한 설계를 이용하여 쉽게 간단하게 구현될 수 있다.
분수 분할기 블록들(212) 중 한 블록의 회로 구현의 일 실시예가 도 10에 도시되어 있다. 이 실시예에서는, 도 9에 도시된 논리 회로의 저전력 트랜지스터 레벨 구현인 소위 소스 결합 CMOS 분할기 게이트 회로가 설명된다. 먼저, 주어진 입력 주파수에서, 분할기 블록(212)의 전력 소비는 도 10에 도시된 회로에 의해 인출되는 평균 DC 전류에 전원 전압을 곱한 값에 비례할 수 있다. 보다 낮은 전원 전압을 수용할 수 있는 방식으로 구현되는 전술한 바와 같은 회로들을 설계함으로써, 절약되는 전력은 전원 전압이 낮아질 수 있는 양에 정비례할 수 있다. 전술한 회로들은 간단하고, 비교적 적은 컴포넌트들 및 적은 MOS 장치들을 사용하므로, 이들은 보다 작은 노드 크기로 스케일링될 수 있으며, 따라서 동작을 위해 보다 낮은 전원 전압을 필요로 할 수 있다. 예를 들어, 회로들이 1.5V 전원 대신에 1.2V 전원이 수용될 수 있도록 노드 크기가 스케일링 다운되는 경우, 이러한 설계는 종종 주파수 합성기 내의 최대 전력 소비 블록들 중 하나인 프로그램 가능 분할기의 전력 소비의 20% 감소를 실현할 것이다.
다른 실시예에 따르면, 주파수 합성기는 2개의 독립 루프 필터를 포함함으로써 큰 대역폭 변화를 수용하도록 구성될 수 있다. 전술한 바와 같이, 주파수 합성기에 의해 생성되는 캐리어 상에 변조될 데이터 신호의 대역폭이 루프 필터의 대역폭보다 큰 경우, 소정의 신호 왜곡이 발생할 수 있다. 이것은 전술한 바와 같은 2점 변조를 이용하여 적어도 부분적으로 보상될 수 있다. 또한, 둘 이상의 루프 필터가 제공되고, 이들 간의 스위칭을 위한 메커니즘이 VCO의 동작 주파수 범위에 의존하는 경우, 훨씬 더 넓고, 왜곡이 없는 주파수 합성기 대역폭이 달성될 수 있다. 도 11을 참조하면, 전하 펌프(116)와 전압 제어식 발진기(138)(도 3 참조) 사이에 결합되는 2개의 독립 루프 필터(226, 228)를 포함하는 본 발명의 일 실시예에 따른 주파수 합성기의 일부가 도시되어 있다. 각각의 루프 필터(226, 228)는 커패시터 및 저항기 조합들을 포함할 수 있다. 도시된 바와 같이, 제1 루프 필터(226)는 저항기들 R1, R2 및 R3와 함께 커패시터들 C1, C2, C3 및 C4를 포함할 수 있으며, 제2 루프 필터는 저항기들 R1', R2' 및 R3'와 함께 커패시터들 C1', C2', C3' 및 C4'를 포함할 수 있다. 각각의 루프 필터에 대한 저항기들 및 커패시터들의 값들 및 구성은 저역 통과 또는 고역 통과 전달 함수들, 및 상이한 대역폭들, 중심 주파수들 또는 컷오프 주파수들을 갖는 전달 함수들을 포함하는 임의의 원하는 전달 함수 를 구현하도록 선택될 수 있다. 루프 필터들은 도시된 바로 그 저항기 및 커패시터 구현들로 한정되지 않으며, 또한 주파수 합성기도 2개의 루프 필터로 한정되지 않으며, 설계는 둘보다 많은 다수의 병렬 루프 필터로 확장될 수 있다.
도 11을 참조하면, 각각의 루프 필터(226, 228)는 대응 MOS 스위치(230, 232)에 각각 결합될 수 있다. 2개의 MOS 스위치(230, 232)는 이들 각각의 게이트에 인가되는 제어 신호를 수신할 수 있다. 인가되는 제어 신호의 전압 레벨에 따라, 각각의 루프 필터 구조와 접지 사이에 접속이 설정될 수 있다. 예를 들어, MOS 스위치(230) 또는 MOS 스위치(232)가 열릴 때, 즉 소위 고 임피던스 상태에서, 전체 대응 루프 필터는 고 임피던스가 존재하는 것처럼 거동할 수 있다. 결과적으로, 해당 루프 필터는 전파 펌프(116)와 VCO(138) 사이에서 효과적으로 분리될 수 있다. 그러나, MOS 스위치들 중 하나(230 또는 232)가 (적절한 게이트 바이어스 전압을 수신하는 결과로서) 저 임피던스 상태로 바뀌자마자, 접지에 대한 직접 접속이 설정될 수 있고, 각각의 루프 필터는 전하 펌프(116)와 VCO(138) 사이에서 활성화될 수 있다. 이러한 방식으로, (예를 들어 마이크로컨트롤러에 의해 제어될 수 있는) 적절한 제어 전압을 인가함으로써 적절한 루프 필터(또는 루프 필터들의 조합)가 선택될 수 있다. 전술한 바와 같이, 다수의 루프 필터 간의 스위칭은 주파수 합성기의 큰 대역폭 변화의 수용을 용이하게 할 수 있다.
요컨대, 본 발명의 양태들 및 실시예들은 다중 대역, 다중 표준 송신기 또는 무선 송수신기에서 사용하기에 특히 적합할 수 있는 주파수 합성기 및 그의 소자들에 관한 것이다. 구체적으로, 주파수 합성기는 다수의 스위칭 가능 루프 필터를 수용함으로써 광대역 동작을 허가할 수 있고, 많은 상이한 동작 주파수 대역을 수용하는 고속 VCO 대역 보정 방법을 허가할 수 있으며, 감소된 전원 전압의 사용을 허가하도록 설계된 프로그램 가능 분할기를 포함할 수 있다. 또한, 주파수 합성기는 VCO 출력을 직접 감지하지 않고, 따라서 VCO 동작을 방해하지 않고 연속 이득 보상을 제공할 수 있다.

Claims (22)

  1. 주파수 합성기에서의 전압 제어식 발진기 대역 선택 방법으로서,
    대역 선택 제어 신호의 값을 동작 중심 주파수가 위치하는 예상 주파수 대역에 기초하는 초기 설정으로 설정하는 단계;
    상기 동작 중심 주파수가 위치하는 동작 주파수 대역에 대한 적절한 설정이 결정될 때까지 상기 초기 설정 위의 하나의 주파수 대역 설정 및 상기 초기 설정 아래의 하나의 주파수 대역 설정을 검색하기 위해 상기 대역 선택 제어 신호의 값을 반복 조정하는 단계; 및
    상기 전압 제어식 발진기의 공진 주파수를 상기 동작 주파수 대역에 동조시키기 위해 상기 대역 선택 제어 신호의 값을 상기 적절한 설정으로 설정하는 단계
    를 포함하는 전압 제어식 발진기 대역 선택 방법.
  2. 제1항에 있어서, 상기 전압 제어식 발진기의 공진 주파수를 상기 동작 중심 주파수에 미세 동조시키는 단계를 더 포함하는 전압 제어식 발진기 대역 선택 방법.
  3. 제2항에 있어서, 상기 대역 선택 제어 신호의 값을 설정하는 단계는 상기 전압 제어식 발진기의 공진 주파수가 상기 동작 주파수 대역 내에 있도록, 복수의 스위치를 제어하여 대응하는 복수의 커패시터 중 선택된 커패시터들을 활성화하기 위 해 디지털 제어 신호에 대한 비트 패턴을 설정하는 단계를 포함하는 전압 제어식 발진기 대역 선택 방법.
  4. 제3항에 있어서, 상기 미세 동조시키는 단계는 가변 커패시터에 대한 제어 전압을 조정하여 상기 전압 제어식 발진기의 공진 주파수를 상기 동작 중심 주파수에 미세 동조시키는 단계를 포함하는 전압 제어식 발진기 대역 선택 방법.
  5. 제1항에 있어서, 상기 대역 선택 제어 신호의 값을 반복 조정하는 단계는 레이스 카운터 회로를 이용하여 상기 전압 제어식 발진기의 공진 주파수의 스케일링된 버전을 기준 주파수와 비교하는 단계를 포함하는 전압 제어식 발진기 대역 선택 방법.
  6. 전압 제어식 발진기로서,
    상기 전압 제어식 발진기의 공진 주파수를 생성하는 공진 회로를 공동으로 제공하는 복수의 스위칭 가능 동조 회로; 및
    초기 공진 주파수 대역 설정을 선택하기 위해 상기 공진 회로의 복수의 스위칭 가능 동조 회로의 스위칭 인 및 스위칭 아웃을 제어하는 디지털 대역 제어 신호를 제공하도록 적응되는 제어기
    를 포함하고,
    상기 제어기는 상기 전압 제어식 발진기의 원하는 동작 중심 주파수를 포함 하는 상기 공진 회로에 대한 동작 주파수를 선택하는 데 적합한 상기 디지털 대역 제어 신호의 값이 결정될 때까지 상기 초기 공진 주파수 대역 설정 위의 하나의 주파수 대역 설정 및 상기 초기 공진 주파수 대역 설정 아래의 하나의 주파수 대역 설정을 검색하기 위해 상기 디지털 대역 제어 신호의 값을 반복 조정하도록 더 적응되는 전압 제어식 발진기.
  7. 제6항에 있어서, 상기 복수의 스위칭 가능 동조 회로는 복수의 스위칭 가능 커패시터를 포함하는 전압 제어식 발진기.
  8. 제7항에 있어서, 상기 디지털 대역 제어 신호는 복수의 비트를 포함하고, 상기 제어기는 상기 전압 제어식 발진기의 공진 주파수가 상기 동작 주파수 대역 내에 있도록, 복수의 스위치를 제어하여 상기 복수의 스위칭 가능 커패시터 중 선택된 커패시터들을 활성화하기 위해 상기 디지털 대역 제어 신호에 대한 비트 패턴을 설정하도록 적응되는 전압 제어식 발진기.
  9. 제6항에 있어서,
    상기 복수의 스위칭 가능 동조 회로 및 상기 제어기에 결합되는 미세 동조 회로를 더 포함하고,
    상기 제어기는 상기 전압 제어식 발진기의 공진 주파수를 상기 원하는 동작 중심 주파수에 미세 동조시키기 위해 상기 미세 동조 회로에 미세 동조 신호를 제 공하도록 더 적응되는 전압 제어식 발진기.
  10. 제9항에 있어서, 상기 미세 동조 회로는 적어도 하나의 가변 커패시터를 포함하고, 상기 제어기는 상기 전압 제어식 발진기의 공진 주파수를 상기 원하는 동작 중심 주파수에 미세 동조시키기 위해 상기 적어도 하나의 가변 커패시터에 대한 제어 전압을 조정하도록 적응되는 전압 제어식 발진기.
  11. 프로그램 가능 2점 주파수 합성기 아키텍처로서,
    제1 포트, 제2 포트 및 출력을 갖는 전압 제어식 발진기;
    상기 전압 제어식 발진기의 출력에 결합되고, 데이터 신호를 수신하도록 적응되는 프로그램 가능 분할기;
    상기 프로그램 가능 분할기의 출력에 결합되는 제1 입력 및 기준 주파수를 수신하도록 적응되는 제2 입력을 갖는 위상 검출기-상기 위상 검출기는 상기 기준 주파수와 상기 프로그램 가능 분할기로부터 수신되는 신호의 조합에 기초하여 루프 신호를 생성하도록 적응됨-;
    제1 루프 필터-상기 제1 루프 필터는 상기 전압 제어식 발진기, 상기 프로그램 가능 분할기, 상기 위상 검출기 및 상기 제1 루프 필터를 포함하는 위상 동기 루프를 제공하기 위해 상기 위상 검출기의 출력과 상기 전압 제어식 발진기의 제1 포트 사이에 결합됨-;
    상기 전압 제어식 발진기의 제2 포트에 결합되는 출력, 상기 데이터 신호를 수신하도록 적응되는 입력, 및 제어 포트를 갖는 가변 이득 증폭기; 및
    상기 가변 이득 증폭기의 제어 포트에 결합되고, 상기 데이터 신호 및 상기 루프 신호를 수신하도록 적응되는 상관 제거 회로
    를 포함하고,
    상기 상관 제거 회로는 상기 데이터 신호 및 상기 루프 신호에 기초하여 제어 신호를 생성하고, 상기 제어 신호를 상기 가변 이득 증폭기의 제어 포트에 인가하도록 적응되며,
    상기 제어 신호는, 상기 프로그램 가능 분할기에 의해 분할되는 상기 전압 제어식 발진기의 출력 신호가 상기 기준 주파수와 실질적으로 동일하도록 하기 위해, 상기 가변 이득 증폭기의 이득을 연속 조정하도록 선택되는 프로그램 가능 2점 주파수 합성기 아키텍처.
  12. 제11항에 있어서,
    상기 위상 검출기의 출력과 상기 전압 제어식 발진기의 제1 포트 사이에 상기 제1 루프 필터와 병렬로 결합되는 제2 루프 필터;
    상기 제1 루프 필터에 결합되고, 상기 제1 루프 필터를 스위칭 인(switching in) 및 스위칭 아웃(switching out)하도록 적응되는 제1 스위치; 및
    상기 제2 루프 필터에 결합되고, 상기 제2 루프 필터를 스위칭 인 및 스위칭 아웃하도록 적응되는 제2 스위치
    를 더 포함하고,
    상기 프로그래머블 2점 주파수 합성기는 상기 제1 및 제2 스위치들의 선택적 활성화가 상기 제1 및 제2 루프 필터들 중 하나로 하여금 상기 위상 동기 루프 내에서 활성화되게 하도록 구성되는 프로그램 가능 2점 주파수 합성기 아키텍처.
  13. 주파수 합성기로서,
    프로그램 가능 분할기 및 전하 펌프와 위상 동기 루프를 구성하도록 결합되는 전압 제어식 발진기;
    상기 전하 펌프의 출력과 상기 전압 제어식 발진기의 입력 사이에 결합되는 제1 루프 필터;
    상기 전하 펌프의 출력과 상기 전압 제어식 발진기의 입력 사이에 상기 제1 루프 필터와 병렬로 결합되는 제2 루프 필터;
    상기 제1 루프 필터에 결합되고, 상기 제1 루프 필터를 스위칭 인 및 스위칭 아웃하도록 적응되는 제1 스위치; 및
    상기 제2 루프 필터에 결합되고, 상기 제2 루프 필터를 스위칭 인 및 스위칭 아웃하도록 적응되는 제2 스위치
    를 포함하고,
    상기 주파수 합성기는 상기 제1 및 제2 스위치들의 선택적 활성화가 상기 제1 및 제2 루프 필터들 중 하나로 하여금 상기 위상 동기 루프 내에서 활성화되게 하도록 구성되는 주파수 합성기.
  14. 제13항에 있어서, 상기 제1 및 제2 스위치들은 MOS 스위치들인 주파수 합성기.
  15. 제14항에 있어서, 상기 제1 스위치를 개방하여 상기 위상 동기 루프로부터 상기 제1 루프 필터를 분리하도록, 상기 제1 스위치의 게이트에 인가되는 제어 전압의 값이 선택되는 주파수 합성기.
  16. 제13항에 있어서, 상기 제1 및 제2 루프 필터들과 병렬로 결합되는 적어도 하나의 추가 루프 필터; 및 상기 적어도 하나의 추가 루프 필터에 결합되고, 상기 적어도 하나의 추가 루프 필터와 상기 위상 동기 루프를 접속하고 분리하도록 동작할 수 있는 대응하는 적어도 하나의 추가 스위치를 더 포함하는 주파수 합성기.
  17. 제13항에 있어서, 상기 제1 루프 필터는 소정의 전달 함수를 구현하도록 선택되고 구성되는 저항기들 및 커패시터들의 조합을 포함하는 주파수 합성기.
  18. 제13항에 있어서, 상기 프로그램 가능 분할기는 상기 전압 제어식 발진기의 출력에 직접 결합되는 주파수 합성기.
  19. 제18항에 있어서, 상기 프로그램 가능 분할기는 복수의 캐스케이드 분수 분할기 블록을 포함하고, 상기 프로그램 가능 분할기의 분할비를 설정하도록 상기 복 수의 캐스케이드 분수 분할기 블록 중 선택된 블록들을 활성화하기 위해, 상기 복수의 캐스케이드 분수 분할기 블록 각각에 디지털 제어 신호가 인가되는 주파수 합성기.
  20. 주파수 합성기의 동작 주파수를 제어하는 방법으로서,
    제1 루프 필터와 제2 루프 필터를 포함하는 위상 동기 루프를 이용하여 공진 주파수를 생성하는 단계;
    상기 위상 동기 루프의 제1 및 제2 루프 필터들의 스위칭 인 및 스위칭 아웃을 제어하는 선택 신호를 제공하는 단계; 및
    상기 제1 및 제2 루프 필터들 중 하나가 상기 위상 동기 루프 내에서 활성화되도록 하기 위해, 상기 공진 주파수에 기초하여, 상기 제1 및 제2 루프 필터들의 스위칭을 제어하도록 상기 선택 신호를 조정하는 단계
    를 포함하는 동작 주파수 제어 방법.
  21. 프로그램 가능 분수 N 분할기로서,
    직렬로 서로 결합되는 복수의 분수 분할기 블록
    을 포함하고,
    상기 복수의 분수 분할기 블록 각각은 디지털 제어 신호를 수신하도록 적응되는 제어 포트를 구비하고, 상기 디지털 제어 신호는 상기 프로그램 가능 분수 N 분할기의 분할비를 설정하도록 상기 복수의 분수 분할기 블록 중 선택된 블록들을 활성화 및 비활성화하며,
    상기 복수의 분할기 블록 각각은 디지털 컴포넌트들에 결합되는 복수의 플립-플롭을 포함하는 프로그램 가능 분수 N 분할기.
  22. 제21항에 있어서, 상기 디지털 컴포넌트들은 적어도 하나의 AND 게이트를 포함하는 프로그램 가능 분수 N 분할기.
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