CN102204401A - 具有针对无线应用的可切换输出的无源发射机架构 - Google Patents

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Abstract

一种发射机架构具有单信号路径或硬件以覆盖WCDMA/EDGE/GSM应用，并且在发射机输出处不需要SAW。所述发射机架构考虑到传送收敛特征。具有唯一驱动器并且还使用可从用于混频器核心的CMOS工艺获得的本机设备的无源混频器实现低压和低功率设计、低输出噪声以及高线性度。数字可变增益放大器具有覆盖利用低供给电压操作的宽输出动态范围并且与没有DAC的基带电路数字对接。单个变换器被用来合并来自WCDMA/EDGE和GSM驱动器的输出，并且随后将差分信号路径转换为单端信号。RF开关被用来将来自所述变换器的输出转移至不同频带和应用。

Description

具有针对无线应用的可切换输出的无源发射机架构
相关申请的交叉引用
本申请要求于2008年9月5日提交的美国临时专利申请No.61/094,713的优先权，其通过引用全文结合于此。
技术领域
本发明总体上涉及无线收发机。更具体地，本发明涉及一种无线收发机的发射机电路。
背景技术
无线设备在多年来已经被用于实现语音和数据的移动通信。例如，这样的设备可以包括移动电话和支持无线的个人数字助理（PDA）。图1是此类无线设备的核心组件的一般性框图。无线核心10包括基带处理器12，其用于控制所述无线设备的应用特定功能并且用于向射频（RF）收发机芯片14提供和接收语音或数据信号。RF收发机芯片14负责传输信号的上变频，以及所接收信号的下变频。RF收发机芯片14包括连接到天线18用于从基站或另一移动设备接收所传送信号的接收机核心16，以及用于通过天线18传送信号的发射机核心20。本领域技术人员应当理解的是，图2是简化框图，并且可以包括实现适当操作或功能所必需的其它功能块。
通常，发射机核心20负责将来自基带的电磁信号上变频到用于传输的较高频率，而接收机核心16负责在其到达接收机时将那些高频率下变频回其原始频带，该过程分别被称为上变频和下变频（或者调制和解调）。原始（或基带）信号例如可以是数据、语音或视频。这些基带信号可以由诸如麦克风或摄像机之类的变换器所产生，可以是计算机生成的，或者从电子存储设备传输而来。通常，高频提供比基带信号更长范围和更高容量的信道，并且由于高频射频（RF）信号能够通过空中传播，所以它们优选地被用于无线传输。
存在可以在其中提供语音和数据的若干种不同的无线通信标准。这样的标准（称作模式）例如包括WCDMA、EDGE和GSM，其中每一种都具有所必须遵循的不同电气和协议规范。目前，需要被简称为多标准收发机的多模式和多频带兼容的收发机以使得每个诸如蜂窝电话之类的用户设备能够在不同国家或者利用以不同通信标准运营的不同服务提供商进行工作。
因此，收发机集成电路（IC）集成了具有用于WCDMA/EDGE/GSM应用的相同或不同发射机架构的各种发射机。在尽可能快地向市场提供产品的巨大压力之下，这些产品缺乏充分的研发工作，并且由此所述IC在硅面积和/或功耗方面并没有竞争力。一些现有技术的设计对于WCDMA/EDGE/GSM标准中的每一种具有专用的信号路径或硬件，并且一些甚至具有单独的低频带和高频带信号路径。这使得收发机芯片的硅面积更大且功耗更高。近来，片上系统（SOC）数字收发机已经非常流行，其中使用低成本深亚微米CMOS制造技术将具有基带电路的多模式和多频带无线电装置集成在一起，并且利用低供给电压进行工作。在SOC设计中，电路所消耗的芯片面积是重要的成本因素，原因在于该芯片本身在尺寸上会较专用收发机芯片或基带处理器芯片有所增加。
因此，需要提供一种使得硅面积消耗最小化的多标准发射机核心架构。
发明内容
本发明的目标是克服或消除先前多模式和多频带发射机核心的至少一个缺陷。
根据本方面，本发明提供了一种多标准发射机核心。所述多标准核心包括滤波器、混频器、数字可变增益放大器（DVGA）和变换器。所述滤波器接收依据至少两种不同通信标准中的第一标准的差分传输信号并对其进行滤波，所述滤波器提供差分滤波传输信号。所述混频器接收所述差分滤波传输信号并且利用针对第一标准的经调整振荡器频率对其进行上变频，所述混频器提供差分上变频传输信号。所述DVGA接收所述差分上变频传输信号并且应用增益因数来提供针对第一标准的第一差分输出信号。所述变换器选择性地接收所述第一差分输出信号和对应于所述至少两种不同通信标准中的第二标准的第二差分输出信号之一。所述变换器具有用于将所述第一差分输出信号和第二差分输出信号之一转换为单端输出信号的初级线圈和次级线圈。
在一个实施例中，所述多标准发射机核心进一步包括数字驱动器电路，其用于响应于数字传输信号而提供所述第二差分输出信号。在该实施例中，包括可编程分频器（divider）以用于接收本地振荡器频率并且将所述本地振荡器频率转换为用于无源混频器和数字驱动器电路之一的经调整振荡器频率。作为该实施例的替换，所述第二标准为GSM标准，并且所述数字驱动器电路为GSM驱动器电路。在该实施例的又另一种替换方面，所述变换器包括开关电路，其用于在禁用所述数字驱动器电路的同时选择性地在第一标准工作期间将电压供给（voltage supply）连接到所述初级线圈的中心抽头（centre tap）。所述开关电路在将所述电压供给从所述中心抽头断开连接的同时在所述第二标准工作期间启用所述数字驱动器电路。在另一个实施例中，所述变换器包括连接到变换器输入的可调谐电容。
在本方面的另一个实施例中，所述混频器包括驱动器电路和无源混频器，所述驱动器电路通过无源混频器驱动所述差分滤波传输信号，所述无源混频器接收经调整振荡器频率以提供所述差分上变频传输信号。所述驱动器电路可以包括用于向无源滤波器提供相应输出的输入级，所述无源滤波器具有耦合到所述无源混频器的输出。此外，所述驱动器电路包括连接在所述无源滤波器和无源混频器的输出之间的电感器。在本方面的又另一个实施例中，所述DVGA包括粗增益块和细增益块。所述粗增益块响应于所述差分上变频传输信号而向差分输出节点提供第一电流，所述差分输出节点对应于所述第一差分输出信号。所述细增益块响应于所述差分上变频传输信号而向差分输出节点提供第二电流，所述第一差分输出信号的增益是所接收的偏置电流的整数因数（integer factor）和所述偏置电流的分数（fraction）之和。所述粗增益块可以包括预定数量的单位单元（unit cell），每个单位单元被选择性地启用以将所接收偏置电流的一个单位加到所述差分输出节点。所述细增益块可以包括预定数量的单位单元，每个单位单元被选择性地启用以将所接收偏置电流的一分数加到所述差分输出节点。所述细增益块可以包括第一组N个晶体管、第二组N个晶体管、开关元件以及运算放大器。所述第一组N个晶体管并联连接在所述差分输出节点和接收所述差分上变频传输信号的输入晶体管之间，其中N为大于1的整数。所述第二组N个晶体管并联连接在电压供给和输入晶体管之间。所述开关元件启用第一组N个晶体管中的M个晶体管，并且启用第二组N个晶体管中的N-M个晶体管，其中M小于或等于N。所述运算放大器接收来自一个输入晶体管的共模反馈信号和所述偏置电流以便驱动被启用的M个晶体管以及N-M个晶体管的栅极端子。
此外，所述DVGA可以包括用于调整所述偏置电流的电流块。所述电流块包括粗电流子块和细电流子块。所述粗电流子块响应于第一偏置电压而提供粗电流。所述细电流子块响应于不同于所述第一偏置电压的第二偏置电压而提供细电流，所述偏置电流是粗电流和细电流之和。所述粗电流子块包括被选择性地启用以提供所述粗电流的第一单独电流源，并且所述细电流子块包括被选择性地启用以提供所述细电流的第二单独电流源。
根据本方面的其它实施例，所述滤波器能被编程以针对第一标准调整相应转角频率和Q参数，其中所述滤波器可以是PSKF滤波器。所述多标准发射机核心可以进一步包括对应于所述第一标准的第一传输开关和对应于所述第二标准的第二传输开关，所述单端输出信号传过所述第一传输开关和第二传输开关之一。提供解码器以用于响应于所述多标准发射机核心的操作模式而启用所述第一传输开关和第二传输开关中的至少一个。所述第一传输开关和第二传输开关中的每一个都可以包括开关晶体管，其用于在被所述解码器启用时将所述单端输出信号耦合到传输输出。在本实施例中，所述开关晶体管是在专用p阱中形成的NMOS晶体管，所述p阱形成于n阱中，并且所述n阱形成于p衬底中。所述专用p阱被选择性地耦合到第一抗噪声（noise resistant）接地电压和第二抗噪声接地电压之一，并且所述p阱被连接到VSS电压供给。所述n阱被选择性地耦合到第一抗噪声正电压和第二抗噪声正电压之一。所述第一传输开关和第二传输开关中的每一个都包括电压耦合电路，其用于选择性地将所述第一抗噪声正电压和第二抗噪声正电压之一耦合到所述n阱。当所述开关晶体管被所述解码器所启用时选择所述第一抗噪声正电压，并且当所述开关晶体管被所述解码器所禁用时选择所述第二抗噪声正电压。
在审阅了以下结合附图对本发明的特定实施例所进行的描述之后，本发明的其它方面和特征对于本领域技术人员将是显而易见的。
附图说明
现在将仅通过示例而参考附图对本发明的实施例进行描述，其中：
图1是现有技术的无线核心的框图；
图2是根据本发明实施例的用于WCDMA/EDGE/GSM应用的通用无SAW发射机的框图；
图3是图2中所示的单端PSKF的电路示意图；
图4是图2所示的可编程分频器的框图；
图5是图2所示的IQ混频器的示意图；
图6是可替代IQ混频器的示意图；
图7是图2所示的DVGA的框图；
图8是根据本实施例的图7的DVGA的电路示意图；
图9是可替代WDAC细子块的示意图；
图10是图7的IDAC块的示意图；
图11是与图2的DVGA和GSM驱动器互连的图2的变换器的电路示意图；
图12是图2所示的TX开关的电路示意图；
图13示出了图12的TX开关的符号；和
图14图示了根据本实施例的可选择TX开关的阵列。
具体实施方式
本发明提供了一种用于WCDMA/EDGE/GSM应用的全集成、低成本并且无SAW的发射机核心。所述设计使用单个硬件路径或集合来实现用于WCDMA/EDGE/GSM应用的多模式和多频带功能。多模式和多频带发射机被称作多标准收发机。由于单个路径被重复用于不同模式和频带，所以所消耗的硅面积最小。使用本机设备的无源混频器实现低电压设计，并且同时实现了低输出噪声和高线性度。数字可变增益放大器（DVGA）具有覆盖利用低供给电压以及在基带电路的控制之下进行操作的宽输出动态范围并且与对数字模拟转换器（DAC）没有任何干扰。所述DVGA的输出功率通过晶体管的定尺寸和/或偏置电流的操控而关于输入代码以dB线性变化。具有调谐能力的单个变换器被用来合并来自WCDMA/EDGE和GSM驱动器的输出，并且随后将差分信号转换为单端信号。利用偏置技术使得损失最小化并且保持可接受隔离的RF开关被用来将来自所述变换器的输出转移至不同频带和应用。
图2图示了根据本实施例的通用多标准无SAW的发射机核心100的概念框图。数字基带信号（WCDMA/EDGE）首先经由DAC 102被转换为模拟信号。DAC 102以唯一频率（Fs）作为时钟，例如249.6MHz，其中从所述时钟所生成的谐波并不被调入期望的频带。此外，由于其高采样频率，量化噪声和杂散（spur）的滤波有所放宽。所述Fs经由芯片上的时钟乘法器104所生成。当Fs为249.6MHz时，晶体振荡器（XO）输入频率例如可以是频率19.2MHz、26MHz或38.4MHz。来自DAC 102的输出接着由PSKF 106进行滤波，并随后被提供到IQ混频器108。二阶Sallen-Key滤波器的转角能被编程以适应多模式和多频带应用。
图3示出了单端PSKF 106的示意图。其基于作为单位增益放大器的源极随耦器设计，即NMOS晶体管150具有值分别为R1和R2的电阻器152和154，值分别为C1和C2的电容器156和158，以及电流源NOMS晶体管160。基带输入被标记为VBBIN而经滤波输出被标记为VBBOUT。本领域技术人员应当理解的是，PSKF 106能够轻易适用于差分信号。大多数RF信令是利用同相（I）和正交相位（Q）信号进行，其中每个的格式都可以是差分的。因此，VBBOUT可以被表示为I和Q信号，其中每一个实质上都是差分的。在该示例中，PSKF 106的输出对I信号被表示为VBBIP/VBBIM，而对Q信号则被表示为VBBQP/VBBQM。转角频率和滤波器的Q由电阻器152和154的电阻，电容器156和158的电容以及来自NMOS晶体管150的寄生电容所确定。通过相应改变电阻或电容，滤波器的转角被调整以适应不同操作模式的不同要求。相应地，数字PSKF滤波器可以经由基带处理器进行数字编程以调整这些电阻和电容值。
来自PSKF 106的信号接着通过IQ混频器108被直接上变频到RF。如图4中概念性示出的，来自PLL的本地振荡器（LO）信号为可编程分频器100提供时钟，并随后在WCDMA/EDGE模式期间驱动IQ混频器108或者在GSM模式期间驱动GSM驱动器112。图4是图2所示的可编程分频器110的框图。在本示例中，第一复用器170接收LO并且被控制为将LO传到2分频电路172或4分频电路174。经分频的输出被提供至第二复用器176，其被控制为将一个分频输出提供至IQ混频器108。来自2分频电路172和4分频电路174的分频输出被并行提供至第三复用器178，其被控制为将分频输出之一提供至GSM驱动器112。可编程分频器110并不局限于具有2分频电路172和4分频电路174，并且可以具有任意数量的分频器电路以及被配置为接收分频输出的复用器。
可编程分频器110被用来消除低频带和高频带操作的双路径，并且还用来启用用于多频带操作的IQ混频器。（在GSM模式期间）来自GSM驱动器112的输出被连接到变换器114输入的输入，并且随后被连接到传输（TX）开关116。为了避免任何电源噪声耦合到其它块，电压调节器118专用于可编程分频器110。图5示出了具有驱动器和无源极的IQ混频器108的示意图。
在图5中，来自PSFK 106的用于I和Q路径的差分基带信号被标记为VBBQP、VBBQM、VBBIP和VBBIM，它们被提供到IQ混频器108的驱动器电路180。来自驱动器电路180的输出信号被提供至无源混频器电路182。那些信号利用电流源NMOS晶体管192、194、196和198来驱动源极随耦器NMOS晶体管184、186、188和190。电流源NMOS晶体管192、194、196和198的栅极接收偏置电压VBIAS。随后，所产生的输出在被提供至IQ无源混频器电路182之前由电阻器R和电容器C、Ca-b所形成的无源滤波器进行滤波。IQ无源混频器电路182由用于I/Q路径的NMOS晶体管200、202、204、206、208、210、212和214所构成，并且由来自可编程分频器110的适当LO信号作为时钟。这些LO信号在图5中被示为VLOIP、VLOIM、VLOQP和VLOQM。在该示例中注意到，所述LO信号是具有I和Q分量的差分信号。在该配置中，获得下边带抑制，但是可以轻易改变为实现上边带抑制。参见图2，无源混频器电路182的差分输出（即MIXOUTP和MIXOUTM）是电压输出，其随后通过（随后图8所示的）ac耦合的电容器驱动数字可变增益放大器（DVGA）13。
返回图5，目前示出的IQ混频器108的电路实施例具有若干种优点。从电源的角度来看，当前设计能够以1.2V的供给电压进行工作。源极随耦器输出处的dc电压被设计为尽可能低，但是ac信号可以尽可能大。大的ac信号对于抑制噪声是有效的，而低的dc电平允许无源混频器的高线性度或者高的总邻信道泄漏比（ACLR），原因在于给定晶体管的栅极的固定最大电压，来自源极随耦器的dc电平影响无源混频器电路182的栅极-源极（VGS）电压。在本实施例中，NMOS晶体管200、202、204、206、208、210、212和214可以是具有接近于零的阈值电压的自然设备。这样的自然设备可以由已知的CMOS工艺制造而无需任何附加掩膜，由此使得总体芯片成本的掩膜成本部分最小化。
在示例性实施例中，LO信号（VLOIP、VLOIM、VLOQP和VLOQM）是从0V到1.2V的方波，并且被设计为具有低上升和下降时间。然而，对于不提供自然设备的CMOS工艺而言，可以采用栅极升压（gate boosting）技术来提高IQ混频器108的线性度。包括电阻器R和电容器C、Ca和Cb的附加无源极在源极随耦器的输出处的作用是双重的。首先，电阻器略微减少进入无源混频器电路182的信号摆幅以提高其线性度，并且间接提高ACLR。第二，可以是可编程的无源极减弱了来自驱动器电路180的源极随耦器的宽带噪声以及来自图2的DAC 102的量化噪声。该特征降低了接收机频带的噪声并且消除了在TX开关116的输出处对SAW滤波器的需要。注意到在图2的发射机的该实施例中，接收机频带噪声由来自该整体链配置中的无源混频器电路182的噪声所支配。由于所述无源混频器以产生最小噪声的具有低上升和下降时间的LO信号作为时钟，所以该配置使得能够省略发射机输出处的传统SAW滤波器。因此，这有助于最小化所需外部组件数量、所需板面积，并且由此降低了芯片的总成本。IQ混频器108、DAC 108和PSKF 106的源极随耦器驱动器共享来自电压调节器120的公共电源。
图6是根据可替换实施例的IQ混频器108的电路示意图。在该可替换实施例中，无源混频器电路250与图5的无源混频器电路182相同，并且由此对NMOS晶体管使用相同的附图标记。驱动器电路252包括以与图5的驱动器电路180相同配置而布置的相同的NMOS晶体管、电容器和电阻器，但是现在包括附加的电感器L。驱动器和无源混频器电路250之间的附加电感器使得无源混频器电路250能够看到回到驱动器电路252的更高阻抗。这可以有助于利用驱动器电路252提高无源混频器电路250的ACLR。注意到，附加的无源极是任选的，并且在可替换实施例中可以通过去除电容C、Ca和Cb，并且以到无源混频器电路182输入的直接连接替代电阻R而省略。
返回图2，来自IQ混频器的输出信号被提供至DVGA 113，其中所述信号可以在传输期间经由来自基带电路的数字控制信号DIG_CTRL而被放大或减弱。在本实施例中，DVGA 113通过使得晶体管具有特殊尺寸和/或调整偏置电流而实现了大的动态范围。DVGA 113使得晶体管尺寸被缩放，并且同时所述偏置电流被缩放以将输出功率降低到设备匹配限制。由于晶体管的尺寸被固定为最小尺寸，所以所述偏置电流可以被减小以进一步降低输出功率。
该概念在图7所示的DVGA 113的框图中进行说明。DVGA 260被细分为WDAC块262和IDAC块264。WDAC块262进一步被细分为WDAC粗子块266和WDAC细子块268。类似地，IDAC块264被进一步细分为IDAC粗子块270和IDAC细子块272。DVGA 113的这些块的电路细节实施例在图8、9和10中示出。
图8是根据本实施例的WDAC块262的电路示意图。对于当前讨论，假设电流IBIAS是恒定的，并且由任意已知电路提供。WDAC粗子块266和WDAC细子块268的输出如输出线280和282所示的那样连接在一起。在本实施例的示例中，WDAC粗子块266由N个并联连接的单位电流单元所构成，其中N为整数，而WDAC细子块268由并联连接的10个单位电流单元所构成。图8仅示出了WDAC粗子块266和WDAC细子块268的每一个中的一个单位电流单元。每个单位电流单元包括NMOS晶体管284、286、288、290、292和294。晶体管284和290的栅极端子接收专用的启用信号ENA，而晶体管288和292的栅极端子接收该启用信号的互补（complement）ENA_B。输入晶体管286和294分别经由电容器C1和C2接收输入信号VINP和VINN。电容器C1和C2接收IQ混频器108的MIXOUTP和MIXOUTM输出。连接NMOS晶体管296的二极管作为用于提供偏置电流IBIAS的电流源，所述偏置电流IBIAS通过电阻器R1和R2被提供到每个单位电流单元的输入晶体管284和294的栅极。对于WDAC粗子块266中的N个单位电流单元，存在N个专用的互补启用信号ENA和ENA_B。因此，WDAC粗子块266的N个单位电流单元中的任意数量可以被启用以驱动VOUTP和VOUTN输出线280。在本实施例中，N由期望的输出动态范围所确定，并且专用的互补启用信号ENA和ENA_B可以作为DIG_CTRL的一部分提供以启用N个单位电流单元中的任意数量。例如，为了实现45dB的动态范围，N通过控制字从512变为3。还注意到，所有晶体管的尺寸被定为相同以在本实施例中获得设备匹配。
WDAC细子块268与WDAC粗子块266类似配置，并且并行接收输入信号RFINP和RFINN。WDAC细子块268的每个单位电流单元包括以与NMOS晶体管284、286、288、290、292和294相同方式配置的NMOS晶体管298、300、302、304、306和308。晶体管298和304的栅极端子接收启用信号ENB，而晶体管302和306的栅极接收启用信号的互补ENB_B。输入晶体管300和308分别经由电容器C1F和C2F接收输入信号VINPF和VINNF。电容器C1F和C2F接收IQ混频器108的MIXOUTP和MIXOUTM输出。连接NMOS晶体管312的二极管作为用于提供偏置电流IBIAS/10的电流源，所述偏置电流IBIAS/10通过电阻器R1F和RF2被提供到每个单元的输入晶体管300和308的栅极。在WDAC细子块268中存在10个单位电流单元的本实施例中，存在10个相应的专用互补启用信号ENB和ENA_B。因此，WDAC细子块268的10个单位电流单元中的任意数量可以被启用以驱动VOUTP和VOUTN输出线280。相应地，专用的互补启用信号ENB和ENB_B可以作为DIG_CTRL的一部分提供以启用所述10个单位电流单元中的任意数量。专用互补启用信号ENA和ENA_B的集合以及专用互补启用信号ENB和ENB_B的集合被称单位数量（NOU）码。
WDAC细子块268以IBIAS电流的1/10偏置，并且因此到VINP、VINN和VINPF、VINNF的dc栅极电压不同。结果，不同的电阻器R1F和R2F以及电容器C1F和C2F被用于WDAC细子块268。虽然图8的实施例可以实现期望的DVGA操作，但是WDAC粗子块266和WDAC细子块268中晶体管的电流强度可能由于制造工艺而有所不同。因此，WDAC粗子块266和WDAC细子块268之间的RF性能可能会有所不同，由此导致信号DIG_CTRL内NOU码之间潜在的非线性增量误差，这改变了被激活的单位电流单元的数量。
图9图示了图8的WDAC细子块268的可替换实施例。该可替换的WDAC细子块350使得该增量误差最小化，并且由单个输入单元352和电流导引块354所构成。输入单元352包括NMOS晶体管356、358、360和362，以及电阻器RCM1、RCM2。输入单元的配置与WDAC细子块268的单位电流单元类似，但是省略了选择性地将单元输出耦合到输出线280和282的NMOS电阻器。此外，电阻器RCM1和RCM2将电阻器356和358二者的漏极端子耦合到公共节点，所述公共节点被反馈到电流导引块354。电流导引块354包括运算放大器（op-amp）364、一组第一NMOS导引晶体管366至368、一组第二NMOS导引晶体管370至372，以及第一组开关元件对VS1/VS1B至VSn/VSBn，和第二组开关元件对VSB1/VS1至VSBn/VSn。注意到，仅示出了示意图的一部分，并且VOUTN是具有与NMOS导引晶体管366至368、NMOS导引晶体管370至372、第一组开关元件对VS1/VS1B至VSn/VSBn以及第二组开关元件对VSB1/VS1至VSBn/VSn相同配置的连接的晶体管和开关元件。在本示例中，变量“n”为10。对于所列出的开关对而言，第一开关标签对应于将第一和第二组NMOS晶体管的栅极连接到运算放大器364的输出的开关元件，而第二开关标签则对应于将第一和第二组NMOS晶体管的栅极连接到VSS的开关元件。在目前所使用的命名方式中，开关标签中的附加字母“B”表示根标签名称的互补。例如，VSB1是VS1的互补。
WDAC细子块350具有到替代图8的单位电流单元中的共源共栅晶体管（例如，晶体管298和304）的运算放大器364和电流导引块354的共模反馈。输入单元352中晶体管的尺寸与图8的WDAC粗子块266中的相应晶体管相同，从而两个电路具有相同的RF性能。典型地，晶体管356和358的尺寸被定为最小，因此那些晶体管具有大的通道调制效应，这会影响代码之间的增量误差。由电阻器RCM1、RCM2和运算放大器364所构成的共模反馈电路被用来将NMOS晶体管356和358的漏极电压设置为与图8中晶体管296的漏极电压相同。这通过经由运算放大器364调整电流导引块354的栅极电压，并且启用/禁用开关元件VS1至VSn和VSB1和VSBn来实现。运算放大器364具有被设置为IBIAS的基准电压，其是图8中晶体管296的漏极电压。当所有晶体管366至368导通且所有晶体管370至372截止时，来自晶体管356的所有电流都被提供到VOUTP，由此WDAC细子块354提供与图8的WDAC细子块268的所有10个启用的单位电流单元相同的输出功率。
相反，如果所有晶体管366至368截止且所有晶体管370至372导通，则来自356的电流被清除（dump）至AVDD，并且WDAC细子块354目前传送零功率。在另一种可能的情况下，如果晶体管366至368之一导通而其余截止，并且晶体管370至372之一截止而其余导通，则来自晶体管356的功率的1/10被送至VOUTP。这将等同于使得WDAC细子块268中的一个单元电流单元被启用。对于图9的实施例而言，NOU代码包括专用的互补启用信号ENA/ENA_B的集合以及用于启用或禁用开关元件VS1至VSn和VSB1和VSBn的选择信号的集合。
相应地，当前所示出的DVGA的实施例例如可以实现12.3的NOU值。这里，图8的WDAC粗子块266中的单位电流单元被选择为打开，并且在图9的WDAC细子块350中，仅有三个晶体管366至368为导通而同时仅有三个晶体管370至372被截止。因此，WDAC粗子块266提供了12个单位的电流，而WDAC细子块354提供了0.3个单位的电流。这是因为在当前所描述的示例性配置中，WDAC细子块354（或WDAC细子块268）仅接收1/10的IBIAS电流，因此每个电流导引晶体管（或单位电流单元）提供1/10的输出电流。
本实施例的一个优势在于电流导引块354并不需要高水平的设备匹配，并且相对于仅使用WDAC粗子块266的实施例，DVGA动态范围被轻易地扩展了多于20dB。利用共模电路，降低了增量误差并保持了单调性。
在当前所描述的DVGA 260的实施例中，已经假设IBIAS是恒定的。输出动态范围可以在为WDAC块262供电的IBIAS电流增大或减小时进一步被扩展。
图10是图7的IDAC块264的电路示意图，其由向WDAC块262提供可调整IBIAS的IDAC粗子块270以及IDAC细子块272所构成。在本实施例中，电流源被级联，然而可以根据应用的电流精度要求而使用不同配置。IDAC粗子块270的每个电流源包括串行连接在AVDD电压和IBIAS节点之间的第一PMOS晶体管380和第二PMOS晶体管382。在IDAC粗子块270中可以存在任意数量的电流源。类似地，IDAC细子块272的每个电流源包括串行连接在AVDD电压和IBIAS节点之间的第一PMOS晶体管384和第二PMOS晶体管386。在IDAC细子块272中可以存在任意数量的电流源。IDAC粗子块270的第一PMOS晶体管由偏置电压VBIASC所控制，而IDAC细子块272的第一PMOS晶体管由不同的偏置电压VBIASF所控制。IDAC粗子块270的第二PMOS晶体管由不同的控制信号VSWC1、VSWC2至VSWCn导通或截止，其中n为至少为1的整数值。类似地，IDAC细子块272的第二PMOS晶体管由不同的控制信号VSWF1、VSWF2至VSWFn导通或截止。在本实施例中，控制信号VSWF1至VSWFn被包括在基带处理器所提供的DIG_CTRL中。因此，IDAC粗子块270和IDAC细子块272中任意数量的电流源可以被打开以修改电流IBIAS。
在本示例中，IDAC细子块272中的每个单位电流源是IDAC粗子块270中的单位电流源的1/10。这例如可以通过相对于VBIASC调整VBIASF来实现。特定应用的电流比可以根据本领域技术人员能够轻易操控的电流镜像比而生成。在可替换的实施例中，IDAC细子块272可以采用用于图9的电流导引块354的电路技术。换句话说，可以布置一系列导引晶体管和开关元件以实现选择性地启用所述导引晶体管并且清除作为对IBIAS的细电流贡献的一部分的电流。
如图2所示，与来自GSM驱动器的差分输出GSM_OUT相结合的来自DVGA 113的差分输出VOUTP和VOUTN被提供到变换器114的输入。图11是示出根据本实施例的变换器114与GSM驱动器112和DVGA 113的互连的电路示意图。变换器114的电路在框400中示出，并且将差分信号转换为单端信号RFIN，并且可以具有1:n的调谐率。DVGA 113的简化示意图在框402中示出，而GSM驱动器112的简化示意图在框404中示出。变换器400包括电感耦合的线圈对406和408、可编程电容C1p和C2p，以及由互补开关元件410和412所构成的GSM驱动器启用开关电路。如本领域技术人员应当已知的，每个线圈对包括初级线圈和次级线圈。变换器400接收从DVGA或GSM驱动器404所提供的VOUTP和VOUTN作为输入。
变换器400被设计为具有调谐能力，并且利用可编程电容C1p和C2p，可以在使得损失最小化的同时使得输出功率最大化。从图2注意到，电压调节器122向变换器400提供AVDD和AVSS供给。在WCDMA/EDGE操作模式期间，GSM驱动器启用开关电路将初级变换器的中心抽头通过开关元件412连接到电压供给AVDD。因此，GSM驱动器404由于开关元件412被断开而被禁用或关闭以将其从AVDD断开连接。可替换地，GSM驱动器404的输出可以响应于控制开关元件412的信号而是三态的。在GSM操作模式期间，GSM驱动器404通过闭合开关元件412将其电源轨连接到AVDD而被开启。开关元件410被断开，并且通过将启用信号EN设置为低逻辑电平并且将其互补ENB设置为高逻辑电平而将DVGA 402关闭。
简化的DVGA 402示出了来自图8的WDAC粗块266的单位电流单元，并且有意省略了其它电路以简化该示意图。因此，图8中所使用的相同附图标记指示图11的DVGA 402中的相同电路元件。简化的GSM驱动器404包括一对CMOS反相器，第一个具有PMOS晶体管414和NMOS晶体管416，而第二个则具有PMOS晶体管418和NMOS晶体管420。第一CMOS反相器接收数字输入信号VLOP，而第二CMOS反相器接收数字输入信号VLOM。VLOP和VLOM二者是与基带处理器所提供的数字信号直接相关的差分信号。
最后，来自变换器400的单端输出RFIN经由图2的TX开关116连接到多模式多频带输出。本实施例的每个TX开关连同深n阱技术一起使用唯一偏置方案以使得在利用低供给电压操作的同时实现低损失设计。此外，单独的电压调节器124提供了AVDD和AVSS供给。利用数字解码器电路，TX开关116使得发射机能够以收敛模式进行操作。图12中示出了一个TX开关450的电路示意图，其对应符号在图13中示出。如图12所示，RF输入RFIN经由耦合电容器CM和开关晶体管452耦合到输出RFOUT。晶体管452是在其自身的阱中形成的NMOS晶体管。在本实施例中，二极管D1从p阱到深n阱结形成，并且二极管D2从深n阱到p衬底结形成。两个二极管都如图12中所示的那样被偏置。AVDDF和AVSSF电压分别经由PMOS晶体管454、456、458和460连接到抗噪声电压AVDDF-OFF或AVDDV_ON以及AVSSF-OFF或AVSSV_ON，其中它们的栅极连接到如图12所示的互补开关信号VSW和VSWB。开关控制输入VSWIN连接到三个反相器462、464和466以生成VSW和VSWF的控制电压。注意到，VSWF经由电阻器RG连接到反相器466的输出以生成浮动电压。
以下是对图12的TX开关电路的操作的描述。当TX开关被打开时，也就是当VSWIN处于高逻辑电平时，节点n1通过电阻器RBIAS和晶体管NMOS晶体管468而被拉至地。晶体管450经由来自VSWF的栅极升压电压被导通，并且因此信号RFIN以最小的损失而被传至输出RFOUT。AVDDF和AVSSF节点分别连接到AVDDF_ON和AVSSF-ON。相反，当TX开关被关闭时，也就是当VSWIN处于低逻辑电平时，节点n1通过电阻器RBIAS和PMOS晶体管470而被拉至AVDD。晶体管450由于VSWIN处于低逻辑电平而被截止，并且因此信号RFIN并不传至输出RFOUT。此时，AVDDF和AVSSF节点分别连接到AVDDF_OFF和AVSSF-OFF。经由电阻器元件RAVDD和RAVSS分别从AVDD和AVSS供给电压得出电压节点AVDDF_OFF、AVDDF_ON、AVSS_OFF和AVSSF_ON。在本示例中，假设与图12中的那个开关相同的多个TX开关使其输入连接在一起，因此节点n1应当被拉至AVDD或AVSS。此外，晶体管454、456、458和460被用于使得AVDDF_OFF和AVDDF_ON之间以及AVSSF_OFF和AVSSF_ON之间的耦合最小化，这能够在当TX开关关闭时减少其输入-输出隔离。这是因为在使用图12的TX开关的阵列的实施例中，一些TX开关可能被打开而一些则被关闭。
图14示出了以图13的符号所表示的TX开关500的阵列，其中所有其RF输入端子被一起连接到具有n个输出的RFIN。相应地，第一输出为RFOUT1，而最后的输出为RFOUTn。存在数字解码器502所生成的n个相应控制输入VSW1至VSWn。到数字解码器502的输入是收敛启用信号CONV_EN和模式/频带选择信号MODE。当收敛启用为关闭时，来自模式/频带选择的控制输入将把RFIN传至其期望的输出。例如，如果RFOUT1、RFOUT2、RFOUT3、RFOUT4和RFOUT5分别被设置为用于GSM/EDGE低频带、GSM/EDGE高频带、WCDMA低频带、WCDMA中频带和WCDMA高频带，并且期望输出为GSM/EDGE低频带，则所述解码器将打开TX开关500，其将RFIN连接到RFOUT1。当收敛启用打开时，所有WCDMA低频带被传至RFOUT1，并且所有WCDMA中频带和高频带被传至RFOUT2。TX开关的这种配置使得发射机能够容易地实现收敛模式，同时节省了硅面积和板面积。
在之前的描述中，为了进行解释，给出了多个细节以便提供对本发明实施例的全面理解。然而，对于本领域技术人员将显而易见的是，这些特定细节并非是实践本发明所要求的。在其它实例中，已知电结构和电路以框图形式示出以便不会对本发明造成混淆。例如，并没有就这里所描述的本发明实施例是否被实现为软件程序、硬件电路、固件或其组合而提供特定细节。
以上所描述的本发明实施例仅意在作为示例。本领域技术人员可以对特定实施例进行改变、修改和变换而不会背离仅由这里所附的权利要求所确定的本发明的范围。

Claims (25)

1. 一种多标准发射机核心，包括：
滤波器，其用于接收依据至少两种不同通信标准中的第一标准的差分传输信号并对其进行滤波，所述滤波器提供差分滤波传输信号；
混频器，其用于接收所述差分滤波传输信号并且利用针对第一标准的经调整振荡器频率对其进行上变频，所述混频器提供差分上变频传输信号；
数字可变增益放大器（DVGA），其用于接收所述差分上变频传输信号并且应用增益因数来提供针对第一标准的第一差分输出信号；
变换器，其用于选择性地接收所述第一差分输出信号和对应于所述至少两种不同通信标准中的第二标准的第二差分输出信号之一，所述变换器具有用于将所述第一差分输出信号和第二差分输出信号之一转换为单端输出信号的初级线圈和次级线圈。
2. 如权利要求1所述的多标准发射机核心，进一步包括数字驱动器电路，其用于响应于数字传输信号而提供所述第二差分输出信号。
3. 如权利要求2所述的多标准发射机核心，进一步包括可编程分频器以用于接收本地振荡器频率并且将所述本地振荡器频率转换为用于无源混频器和数字驱动器电路之一的经调整振荡器频率。
4. 如权利要求2所述的多标准发射机核心，其中所述第二标准为GSM标准，并且所述数字驱动器电路为GSM驱动器电路。
5. 如权利要求2所述的多标准发射机核心，其中所述变换器包括开关电路，其用于在禁用所述数字驱动器电路的同时选择性地在第一标准工作期间将电压供给连接到所述初级线圈的中心抽头，所述开关电路在将所述电压供给从所述中心抽头断开连接的同时在所述第二标准工作期间启用所述数字驱动器电路。
6. 如权利要求1所述的多标准发射机核心，其中所述变换器包括连接到变换器输入的可调谐电容。
7. 如权利要求1所述的多标准发射机核心，其中所述混频器包括驱动器电路和无源混频器，所述驱动器电路通过无源混频器驱动所述差分滤波传输信号，所述无源混频器接收经调整振荡器频率以提供所述差分上变频传输信号。
8. 如权利要求7所述的多标准发射机核心，其中所述驱动器电路包括用于向无源滤波器提供相应输出的输入级，所述无源滤波器具有耦合到所述无源混频器的输出。
9. 如权利要求8所述的多标准发射机核心，其中所述驱动器电路包括连接在所述无源滤波器和无源混频器的输出之间的电感器。
10. 如权利要求1所述的多标准发射机核心，其中所述DVGA包括
粗增益块，其用于响应于所述差分上变频传输信号而向差分输出节点提供第一电流，所述差分输出节点对应于所述第一差分输出信号，和
细增益块，其用于响应于所述差分上变频传输信号而向差分输出节点提供第二电流，所述第一差分输出信号的增益是所接收的偏置电流的整数因数和所述偏置电流的分数之和。
11. 如权利要求10所述的多标准发射机核心，其中所述粗增益块包括预定数量的单位单元，每个单位单元被选择性地启用以将所接收的偏置电流的一个单位加到所述差分输出节点。
12. 如权利要求10所述的多标准发射机核心，其中所述细增益块包括预定数量的单位单元，每个单位单元被选择性地启用以将所接收的偏置电流的一个分数加到所述差分输出节点。
13. 如权利要求10所述的多标准发射机核心，其中所述细增益块包括电流导引电路，其具有
并联连接在所述差分输出节点和接收所述差分上变频传输信号的输入晶体管之间的第一组N个晶体管，其中N为大于1的整数，
并联连接在电压供给和输入晶体管之间的第二组N个晶体管，
开关元件，其用于启用第一组N个晶体管中的M个晶体管，并且用于启用第二组N个晶体管中的N-M个晶体管，其中M小于或等于N，和
运算放大器，其接收来自一个输入晶体管的共模反馈信号和所述偏置电流以便驱动被启用的M个晶体管以及N-M个晶体管的栅极端子。
14. 如权利要求10所述的多标准发射机核心，其中所述DVGA包括用于调整所述偏置电流的电流块。
15. 如权利要求14所述的多标准发射机核心，其中所述电流块包括
粗电流子块，其用于响应于第一偏置电压而提供粗电流，和
细电流子块，其用于响应于不同于所述第一偏置电压的第二偏置电压而提供细电流，所述偏置电流是粗电流和细电流之和。
16. 如权利要求15所述的多标准发射机核心，其中所述粗电流子块包括被选择性地启用以提供所述粗电流的第一单独电流源，并且所述细电流子块包括被选择性地启用以提供所述细电流的第二单独电流源。
17. 如权利要求1所述的多标准发射机核心，其中所述滤波器能被编程以针对第一标准调整相应转角频率和Q参数。
18. 如权利要求17所述的多标准发射机核心，其中所述滤波器是PSKF滤波器。
19. 如权利要求1所述的多标准发射机核心，进一步包括对应于所述第一标准的第一传输开关和对应于所述第二标准的第二传输开关，所述单端输出信号传过所述第一传输开关和第二传输开关之一。
20. 如权利要求19所述的多标准发射机核心，进一步包括解码器，其用于响应于所述多标准发射机核心的操作模式而启用所述第一传输开关和第二传输开关中的至少一个。
21. 如权利要求20所述的多标准发射机核心，其中所述第一传输开关和第二传输开关中的每一个都包括开关晶体管，其用于在被所述解码器启用时将所述单端输出信号耦合到传输输出。
22. 如权利要求21所述的多标准发射机核心，其中所述开关晶体管是在专用p阱中形成的NMOS晶体管，所述p阱形成于n阱中，并且所述n阱形成于p衬底中。
23. 如权利要求22所述的多标准发射机核心，其中所述专用p阱被选择性地耦合到第一抗噪声接地电压和第二抗噪声接地电压之一，并且所述p阱被连接到VSS电压供给。
24. 如权利要求22所述的多标准发射机核心，其中所述n阱被选择性地耦合到第一抗噪声正电压和第二抗噪声正电压之一，并且所述p阱被连接到VSS电压供给。
25. 如权利要求24所述的多标准发射机核心，其中所述第一传输开关和第二传输开关中的每一个都包括电压耦合电路，其用于选择性地将所述第一抗噪声正电压和第二抗噪声正电压之一耦合到所述n阱，当所述开关晶体管被所述解码器所启用时选择所述第一抗噪声正电压，并且当所述开关晶体管被所述解码器所禁用时选择所述第二抗噪声正电压。
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