JP2012502512A - 無線用途向けの切換可能出力付き受動送信器構成 - Google Patents

無線用途向けの切換可能出力付き受動送信器構成 Download PDF

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Abstract

WCDMA/EDGE/GSM用途をカバーする単一の信号経路またはハードウェアを有し、送信器出力部に弾性表面波素子を必要としない送信器構成。この送信器構成では送信集束機能が可能になる。特有のドライバを備え、さらに、CMOSプロセスから入手可能な従来のデバイスをミキサコアで使用する受動ミキサが、低電圧および低電力設計、低出力雑音、ならびに高い直線性を可能にする。デジタル可変利得増幅器が、低い供給電圧から動作させる広い出力ダイナミックレンジをカバーする能力を有し、DACを用いないベースバンド回路とデジタル処理でインターフェースされる。単一のトランスを使用してWCDMA/EDGEドライバおよびGSMドライバからの各出力を結合した後、差分信号経路をシングルエンド信号に変換する。RFスイッチを使用して、トランスからの出力を別々の帯域および用途に転じる。

Description

本出願は、参照によりその全体を本明細書に組み込む、2008年9月5日出願の米国仮特許出願第61/094,713号の優先権の利益を主張する。
本発明は、一般に無線トランシーバに関する。より具体的には、本発明は、無線トランシーバの送信器回路に関する。
無線デバイスは、音声およびデータの移動通信を可能にするために長年使用されてきた。このようなデバイスには、例えば携帯電話、および無線対応の携帯情報端末(PDA)が含まれうる。図1は、このような無線デバイスのコア構成要素の一般的ブロック図である。無線コア10は、無線デバイスの特定用途向け機能を制御するためと、無線周波(RF)トランシーバチップ14との間で音声またはデータ信号を供給し受け取るためのベースバンドプロセッサ12を含む。RFトランシーバチップ14は、送信信号の周波数アップコンバージョンおよび受信信号の周波数ダウンコンバージョンに関与する。RFトランシーバチップ14は、基地局または他の移動デバイスからの送信信号を受信するためのアンテナ18に接続された受信器コア16と、アンテナ18を介して信号を送信するための送信器コア20とを含む。当業者であれば、図1が簡略化されたブロック図であり、より適切な動作または機能を可能にするために必要になりうる他の機能ブロックを含むこともできることを理解されよう。
一般に、送信器コア20は、電磁信号をベースバンドからより高い周波数にアップコンバートして送信することに関与し、受信器コア16は、電磁信号が受信器に到達したときにその高周波をダウンコンバートしてそれらの元の周波数帯に戻すことに関与し、処理はそれぞれアップコンバージョンおよびダウンコンバージョン(あるいは、変調および復調)として知られている。元の(すなわちベースバンド)信号は、例えばデータ、音声または映像でありうる。これらのベースバンド信号は、マイクロフォンまたはビデオカメラなどの変換器によって生成し、コンピュータで発生させ、あるいは電子記憶デバイスから転送することができる。一般に、高周波は、ベースバンド信号よりも長い有効距離および大きな容量のチャネルを可能にし、また高い周波数の無線周波(RF)信号は空中を伝搬できるので、無線伝送に使用するのに好ましい。
音声およびデータを規定できるいくつかの異なる無線通信規格がある。このような規格(モード)には、例えばWCDMA、EDGEおよびGSMが含まれ、それぞれが、守るべき異なる電気的仕様およびプロトコル仕様を有する。異なる国において、あるいは異なる通信規格で運営する様々なサービスプロバイダによって、携帯電話などすべての使用者機器が機能できるようにするには、マルチスタンダードトランシーバと簡単に呼ばれるマルチモードおよびマルチバンドのコンパチブルトランシーバが現在のところ望ましい。
したがって、トランシーバ集積回路(IC)は、WCDMA/EDGE/GSM用途向けに同一または別々の送信器構成で様々な送信器を一体化する。製品を可能な限り早く市場に出荷するという大きな圧力を受けて、これらの製品には十分な研究開発の取組みが欠如しており、その結果として、そのICにはシリコン面積および/または電力消費に対する競争力がない。従来技術設計の中には、WCDMA/EDGE/GSM規格のそれぞれに対して専用の信号経路またはハードウェアを有するものがあり、また別個の低域および高域信号経路を有するものさえありうる。この結果、トランシーバチップのシリコンの面積が大きくなり、かつ電力消費が大きくなる。最近、システムオンチップ(SOC)デジタルトランシーバが非常に普及し、このトランシーバでは、ベースバンド回路を有するマルチモード無線機とマルチバンド無線機が、低コストのディープサブミクロンCMOS製造技術を用いて一体化され、低い供給電圧から動作する。SOC設計では、そのチップは、専用トランシーバチップまたはベースバンドプロセッサチップと比べて寸法が本質的に増大するので、回路によるチップ面積消費が大きなコスト要因になる。
したがって、シリコン面積消費を最小にするマルチスタンダード送信器コア構成を提供することが望ましい。
本発明の目的は、以前のマルチモードおよびマルチバンドの送信器コアの少なくとも1つの欠点をなくする、または軽減することである。
本態様によれば、本発明はマルチスタンダード送信器コアを提供する。このマルチスタンダードコアは、フィルタ、ミキサ、デジタル可変利得増幅器(DVGA)、およびトランスを含む。フィルタは、少なくとも2つの異なる通信規格のうちの第1の規格による差分伝送信号を受け取りフィルタリングし、フィルタリングされた差分伝送信号を供給する。ミキサは、フィルタリングされた差分伝送信号を受け取り、第1の規格に対する調整された発振器周波数を用いてアップコンバートし、アップコンバートされた差分伝送信号を供給する。DVGAは、アップコンバートされた差分伝送信号を受け取り、ある利得係数を適用して第1の規格に対する第1の差分出力信号を供給する。トランスは、第1の差分出力信号と、少なくとも2つの異なる通信規格のうちの第2の規格に対応する第2の差分出力信号とのうち一方を選択的に受け取る。トランスは、第1の差分出力信号と第2の差分出力信号のうちの一方をシングルエンド出力信号に変換する一次コイルおよび二次コイルを有する。
一実施形態では、マルチスタンダード送信器コアはさらに、第2の差分出力信号をデジタル伝送信号に応じて供給するデジタルドライバ回路を含む。この実施形態には、局部発振器周波数を受け取り、局部発振器周波数を受動ミキサとデジタルドライバ回路のうちの一方に対する調整された発振器周波数に変換するための設定可能分周器が含まれる。この実施形態の代替形態では、第2の規格がGSM規格であり、デジタルドライバ回路がGSMドライバ回路である。本実施形態のさらに別の代替態様では、トランスは、第1の規格の動作時に、デジタルドライバ回路をディスエーブルしながら電圧源を一次コイルのセンタタップに選択的に接続するスイッチ回路を含む。スイッチ回路は、第2の規格の動作時に、電圧源をセンタタップから切り離しながらデジタルドライバ回路をイネーブルする。別の実施形態では、トランスは、トランスの入力部に接続された調整可能コンデンサを含む。
本態様の別の実施形態では、ミキサはドライバ回路および受動ミキサを含み、ドライバ回路は、受動ミキサを介してフィルタリングされた差分伝送信号を駆動し、受動ミキサは、調整された発振器周波数を受け取ってアップコンバートされた差分伝送信号を供給する。ドライバ回路は、対応する出力を受動フィルタに供給する入力段を含むことができ、受動フィルタは、受動ミキサに結合された出力部を有する。さらに、ドライバ回路は、受動フィルタの出力部と受動ミキサの間に接続されたインダクタを含む。本態様のさらに別の実施形態では、DVGAは、粗調利得ブロックおよび微調利得ブロックを含む。粗調利得ブロックは、アップコンバートされた差分伝送信号に応じて、第1の差分出力信号に対応する差分出力ノードに第1の電流を供給する。微調利得ブロックは、アップコンバートされた差分伝送信号に応じて差分出力ノードに第2の電流を供給し、第1の差分出力信号の利得は、受け取られたバイアス電流の整数要素とバイアス電流の分数との合計である。粗調利得ブロックは、既定数の単位セルを含むことができ、各単位セルが選択的にイネーブルされて、受け取られたバイアス電流の1単位を差分出力ノードに加える。微調利得ブロックは、既定数の単位セルを含むことができ、各単位セルが選択的にイネーブルされて、受け取られたバイアス電流の1分数を差分出力ノードに加える。微調利得ブロックは、N個のトランジスタの第1の組、N個のトランジスタの第2の組、スイッチ素子、およびオペアンプを含むことができる。N個のトランジスタの第1の組は、差分出力ノードとアップコンバートされた差分伝送信号を受け取る入力トランジスタとの間に並列に接続され、ここでNは1より大きい整数である。N個のトランジスタの第2の組は、電圧源と入力トランジスタの間に並列に接続される。スイッチ素子は、N個のトランジスタの第1の組のうちのM個のトランジスタをイネーブルするとともに、N個のトランジスタの第2の組のうちのN-M個のトランジスタをイネーブルし、ここでMはN以下である。オペアンプは、バイアス電流を受け取り、かつ入力トランジスタの1つからコモンモードフィードバック信号を受け取って、イネーブルされたM個のトランジスタおよびN-M個のトランジスタのゲート端子を駆動する。
さらに、DVGAは、バイアス電流を調整するための電流ブロックを含むことができる。この電流ブロックは、粗調電流サブブロックおよび微調電流サブブロックを含む。粗調電流サブブロックは、第1のバイアス電圧に応じて粗調電流を供給する。微調電流サブブロックは、第1のバイアス電圧と異なる第2のバイアス電圧に応じて微調電流を供給し、バイアス電流は、粗調電流と微調電流の合計である。粗調電流サブブロックは、選択的にイネーブルされて粗調電流を供給する第1の個別電流源を含み、微調電流サブブロックは、選択的にイネーブルされて微調電流を供給する第2の個別電流源を含む。
本態様の別の実施形態によれば、フィルタは、対応するコーナ周波数およびQパラメータを第1の規格に合わせて調整するように設定可能であり、ここでフィルタはPSKFフィルタとすることができる。マルチスタンダード送信器コアは、第1の規格に対応する第1の伝送スイッチと、第2の規格に対応する第2の伝送スイッチとをさらに含むことができ、シングルエンド出力信号は、第1の伝送スイッチと第2の伝送スイッチのうちの一方に通される。マルチスタンダード送信器コアの動作モードに応じて、第1の伝送スイッチと第2の伝送スイッチのうちの少なくとも一方をイネーブルするデコーダが提供される。第1の伝送スイッチおよび第2の伝送スイッチのそれぞれが、デコーダによってイネーブルされたときにシングルエンド出力信号を伝送出力部に結合するスイッチトランジスタを含むことができる。本実施形態で、スイッチトランジスタは、専用pウェル内に形成されたNMOSトランジスタであり、pウェルはnウェル内に形成され、nウェルはp基板内に形成される。専用pウェルは、第1の耐雑音グランド電圧と第2の耐雑音グランド電圧のうちの一方に選択的に結合され、pウェルはVSS電圧源に接続される。nウェルは、第1の耐雑音正電圧と第2の耐雑音正電圧のうちの一方に選択的に結合される。第1の伝送スイッチおよび第2の伝送スイッチのそれぞれは、第1の耐雑音正電圧と第2の耐雑音正電圧のうちの一方をnウェルに選択的に結合する電圧結合回路を含む。第1の耐雑音正電圧は、デコーダによってスイッチトランジスタがイネーブルされたときに選択され、第2の耐雑音正電圧は、デコーダによってスイッチトランジスタがディスエーブルされたときに選択される。
本発明の他の態様および特徴は、本発明の具体的な諸実施形態についての以下の説明を添付の図と併せて検討することにより、当業者に明らかになろう。
次に、本発明の諸実施形態を例示的にのみ添付の図を参照して説明する。
従来技術の無線コアのブロック図である。 本発明の一実施形態による、WCDMA/EDGE/GSM用途のユニバーサル弾性表面波素子なし送信器のブロック図である。 図2に示されたシングルエンドPSKFの回路図である。 図2に示された設定可能ドライバのブロック図である。 図2に示されたIQミキサの図である。 代替IQミキサ回路の図である。 図2に示されたDVGAのブロック図である。 本実施形態による、図7のDVGAの回路図である。 代替WDACの精細なサブブロックの図である。 図7のIDACブロックの図である。 図2のDVGAおよびGSMドライバと相互接続された図2のトランスの回路図である。 図2に示されたTXスイッチの回路図である。 図12のTXスイッチの記号を示す図である。 本実施形態による、選択可能なTXスイッチのアレイを示す図である。
本発明は、WCDMA/EDGE/GSM用途向けの、完全に一体化され低コストで弾性表面波素子のない送信器コアを提供する。その設計では、単一の経路またはハードウェアの組を用いてWCDMA/EDGE/GSM用途向けのマルチモードおよびマルチバンドの機能を実現する。マルチモードおよびマルチバンドの送信器をマルチスタンダードトランシーバと呼ぶ。単一の経路が別々のモードおよび帯域で再使用されるので、消費されるシリコン面積が最小になる。在来デバイスを使用する受動ミキサにより低電圧設計が可能になり、同時に低い出力雑音および高い直線性が実現する。デジタル可変利得増幅器(DVGA)は、低い供給電圧から動作しながら、いかなる介在デジタル-アナログコンバータ(DAC)も用いないベースバンド回路の制御のもとで、広い出力ダイナミック範囲をカバーする能力を有する。DVGAの出力電力は、トランジスタのサイズ変更および/またはバイアス電流の操作によって、入力コードに対してdB単位で直線的に変化する。同調機能がある単一トランスを使用して、WCDMA/EDGEドライバおよびGSMドライバからの各出力を結合した後、差分信号をシングルエンド信号に変換する。損失を最小にし許容可能な分離を維持するバイアス技を用いたRFスイッチを使用して、トランスからの出力を別々の帯域および用途に転じる。
図2に本実施形態による、ユニバーサルマルチスタンダード弾性表面波素子のない送信器コア100の概念ブロック図が示されている。デジタルベースバンド信号(WCDMA/EDGE)はまず、DAC 102によってアナログ信号に変換される。DAC 102は、例えば249.6MHzなどの固有の周波数(Fs)でクロック制御されるが、クロックから発生する高調波は、所望の帯域内に折り重ならない。さらに、高いサンプリング周波数により、量子化雑音およびスプリアス(spur)のフィルタリングが緩和される。Fsは、オンチップクロック乗算器104によって生成される。水晶発振器(XO)入力周波数は、Fsが249.6MHzである場合、例えば19.2MHz、26MHzまたは38.4MHzとすることができる。次に、DAC 102からの出力は、PSKF106でフィルタリングされてからIQミキサ108に供給される。2次サレン-キーフィルタのコーナは、マルチモードおよびマルチバンド用途に対応するように設定可能である。
図3に、シングルエンドPSKF 106の図が示されている。これは、利得1の増幅器として働くソースフォロワ設計、すなわち、R1およびR2の値をそれぞれ有する抵抗器152および154と、C1およびC2の値をそれぞれ有するコンデンサ156および158と、電流源NMOSトランジスタ160とを伴うNMOSトランジスタ150に基づいている。ベースバンド入力はVBBINと表示され、フィルタリングされた出力はVBBOUTと表示されている。当業者であれば、PSKF 106を差分信号に容易に適合させることができることを理解されよう。ほとんどのRF信号送出は同相(I)信号および直角位相(Q)信号を用いて行われ、それぞれ形式を差分とすることができる。したがって、VBBOUTは、I信号およびQ信号として表すことができ、それぞれが本質的に差分である。本例で、PSKF 106の出力は、I信号ではVBBIP/VBBIM、Q信号ではVBBQP/VBBQMと表されている。コーナ周波数、およびフィルタのQは、抵抗器152および154の抵抗と、コンデンサ156および158の静電容量と、NMOSトランジスタ150の寄生容量とによって決まる。したがって、抵抗または静電容量を変化させることによって、フィルタのコーナは、別々の動作モードに対する別々の要件に適合するように調整される。したがって、デジタルPSKFフィルタは、ベースバンドプロセッサによってデジタルで設定可能なものにして、このような抵抗および静電容量の値を調整することができる。
次に、PSKF 106からの信号は、IQミキサ108に通されてRFに直接アップコンバートされる。図4に概念的に示されているように、PLLからの局部発振器(LO)信号は、設定可能分周器110をクロック制御した後、WCDMA/EDGEモード時はIQミキサ108を、あるいはGSMモード時はGSMドライバ112を駆動する。図4は、図2に示された設定可能分周器110のブロック図である。本例では、第1の乗算器170がLOを受け取り、分周比2の回路172または分周比4の回路174のどちらかにLOを送るように制御される。分周された出力は第2の乗算器176に供給され、この第2の乗算器は、分周された出力のうちの一方をIQミキサ108に送るように制御される。分周比2の回路172および分周比4の回路174からの分周された各出力は並行して第3の乗算器178に供給され、この第3の乗算器は、分周された出力のうちの一方をGSMドライバ112に送るように制御される。設定可能分周器110は、分周比2の回路172および分周比4の回路174を有することに限定されず、任意の数の分周器回路と、分周された出力を受け取るように構成された乗算器とを有することができる。
設定可能分周器110は、低域動作および高域動作のための二重経路をなくするために使用され、またマルチバンド動作で単一IQミキサを使用可能にするためにも使われる。GSMドライバ112からの出力は、(GSMモード時)トランス114の入力部に結合され、続いて送信(TX)スイッチ116に結合される。他のブロックに結合するどんな電源雑音も回避するために、電圧レギュレータ118が設定可能分周器110専用に確保されている。ドライバおよび受動ポールを備えたIQミキサ108の図が図5に示されている。
図5に、PSKF 106からのI経路およびQ経路の差分ベースバンド信号がVBBQP、VBBQM、VBBIPおよびVBBIMと表示されており、これらはIQミキサのドライバ回路180に供給される。ドライバ回路180からの出力信号は、受動ミキサ回路182に供給される。これらの信号は、電流源NMOSトランジスタ192、194、196および198を伴うソースフォロワNMOSトランジスタ184、186、188および190を駆動する。電流源NMOSトランジスタ192、194、196および198の各ゲートは、バイアス電圧VBIASを受け取る。その結果得られた出力は後で、IQ受動ミキサ回路182に供給される前に、抵抗器RおよびコンデンサC、Ca〜Cbによって形成された受動フィルタでフィルタリングされる。IQ受動ミキサ回路182は、I/Q経路のNMOSトランジスタ200、202、204、206、208、210、212および214で構成され、設定可能分周器110からの適正なLO信号によってクロック制御される。これらのLO信号は、図5で信号VLOIP、VLOIM、VLOQPおよびVLOQMと示されている。本例でLO信号は、I成分およびQ成分を有する差分信号であることに注意されたい。本構成で、下側波帯抑制が得られるが、上側波帯抑制を変更し容易に実現することができる。図2を参照すると、受動ミキサ回路182の差分出力、すなわちMIXOUTPおよびMIXOUTMは、後で交流結合コンデンサ(後で図8に示す)を介してデジタル可変利得増幅器(DVGA) 113を駆動する電圧出力である。
図5に戻ると、現在示されているIQミキサ108の回路実施形態は、いくつかの利点を有する。電力供給の観点からは、現在の設計で1.2Vの供給電圧から動作することができる。ソースフォロワ出力部の直流電圧は可能な限り低く設計されるが、交流信号は可能な限り大きくすることができる。大きな交流信号は、その雑音を抑制するのに効果的である一方、低い直流レベルでは、受動ミキサの高い直線性または高い総合隣接チャネル漏洩比(ACLR)が可能になる。というのは、トランジスタのゲートの固定最大電圧を想定すると、ソースフォロワからの直流レベルが、受動ミキサ回路182のゲート-ソース(VGS)電圧に影響を及ぼすからである。本実施形態では、NMOSトランジスタ200、202、204、206、208、210、212および214は、ゼロに近い閾電圧を有する未処理デバイス(natural device)とすることができる。このような未処理デバイスは、追加のマスクを用いることなく既知のCMOSプロセスにより製造することができ、それによって、総チップコストのうちのマスクコスト分が最小になる。
例示的な一実施形態で、LO信号(VLOIP、VLOIM、VLOQPおよびVLOQM)は、0V〜1.2Vの方形波であり、低立上がり時間および低立下がり時間(low rise and fall time)が得られるように設計される。しかし、未処理デバイスが得られないCMOSプロセスでは、ゲートブースト技法を用いてIQミキサ108の直線性を改善することができる。ソースフォロワの出力部にある、抵抗器RとコンデンサC、CaおよびCbを含む追加の受動ポールの目的は2つある。第1に、抵抗器は、受動ミキサ回路182への信号スイングをわずかに低減させてその直線性を改善し、間接的にACLRを改善する。第2に、設定可能にすることができる受動ポールは、ドライバ回路180のソースフォロワからの広帯域雑音、および図2のDAC 102からの量子化雑音を減衰させる。この特徴により、受信器帯域の雑音が低減し、TXスイッチ116の出力部の弾性表面波フィルタが不要になる。図2の送信器の本実施形態では、受信器帯域雑音は、この全チェーン構成において受動ミキサ回路182からの雑音によって支配されることに注意されたい。この受動ミキサは、雑音を最小限にするのに寄与する低立上がり時間および低立下がり時間を有するLO信号でクロック制御され、この構成により、送信器出力部に通常ある弾性表面波フィルタを省略することが可能になる。したがって、これは、必要な外部構成要素の数、および必要な基板面積を最小限にする助けになり、それゆえにチップの全体コストが低減する。IQミキサ108、DAC 102およびPSKF 106は、電圧レギュレータ120からの共通電力供給を分け合う。
図6は、一代替実施形態によるIQミキサ108の回路図である。この代替実施形態では、受動ミキサ回路250は、図5の受動ミキサ回路182と同一であり、したがって、NMOSトランジスタに対して同じ参照番号を使用している。ドライバ回路252は、図5のドライバ回路180と同じ構成で配置された同じNMOSトランジスタ、コンデンサおよび抵抗器を含むとともに、ここでは追加のインダクタLを含む。ドライバと受動ミキサ回路250の間の追加のインダクタにより、受動ミキサ回路250から後ろのドライバ回路252を見たインピーダンスを高くすることができる。このことが、ドライバ回路252を伴う受動ミキサ回路250のACLRを改善する助けになる。追加の受動ポールは任意選択であり、代替実施形態ではコンデンサC、CaおよびCbを削除し、また抵抗器Rを受動ミキサ回路182の入力部に直接接続することに置き換えることによって、省略できることに注意されたい。
図2に戻ると、IQミキサからの出力信号はDVGA 113に供給され、したがって、この信号は転送時に、ベースバンド回路からのデジタル制御信号DIG_CTRLによって増幅または減衰させることができる。本実施形態で、DVGA 113は、トランジスタを特にサイズ設定することによって、かつ/または調整されるバイアス電流によって、大きなダイナミックレンジを実現することができる。DVGA 113は、一定の基準で決められたトランジスタサイズを有し、同時にバイアス電流は、デバイス整合限界まで出力電力を低減するように一定の基準で決められる。トランジスタのサイズは最小限サイズに固定されるので、バイアス電流を低減させて出力電力をさらに減少させることができる。
この概念は、図7に示されたDVGA 113のブロック図に示されている。DVGA 260は、WDACブロック262とIDACブロック264に細分される。WDACブロック262は、WDAC粗調(coarse)サブブロック266とWDAC微調(fine)サブブロック268にさらに細分される。同様にIDACブロック264は、IDAC粗調サブブロック270とIDAC微調サブブロック272にさらに細分される。DVGA 113のこれらブロックの詳細回路実施形態が、図8、9および10に示されている。
図8は、本実施形態によるWDACブロック262の回路図である。本議論では、電流IBIASは一定であり、任意の既知の回路によって供給されるものと想定している。WDAC粗調サブブロック266およびWADAC微調サブブロック268の各出力は、図示のように出力ライン280および282によって一緒に接続されている。本実施形態の一例では、WDAC粗調サブブロック266は、並列に接続された個数Nの単位電流セルで構成され、ここでNは整数であり、一方WDAC微調サブブロック268は、並列に接続された10個の単位電流セルで構成される。図8では、WDAC粗調サブブロック266およびWDAC微調サブブロック268のそれぞれに1つの単位電流セルだけを示している。それぞれの単位電流セルは、NMOSトランジスタ284、286、288、290、292および294を含む。トランジスタ284および290のゲート端子は、専用イネーブル信号ENAを受け取り、トランジスタ288および292のゲートは、もう片方のイネーブル信号ENA_Bを受け取る。入力トランジスタ286および294は、それぞれコンデンサC1およびC2を介して入力信号VINPおよびVINNを受け取る。コンデンサC1およびC2は、IQミキサ108のMIXOUTP出力およびMIXOUTM出力を受け取る。ダイオード接続されたNMOSトランジスタ296が、バイアス電流IBIASを供給する電流源として働き、このバイアス電流は、抵抗器R1およびR2を通して各単位電流セルの入力トランジスタ286および294のゲートに供給される。WDAC粗調サブブロック266内にN個の単位電流セルがあれば、N個の専用相補イネーブル信号ENAおよびENA_Bがある。したがって、WDAC粗調サブブロック266のN個の単位電流セルのうちの任意の個数をイネーブルして、VOUTPおよびVOUTNの出力ライン280を駆動することができる。本実施形態では、Nは所望の出力ダイナミックレンジによって決められ、専用相補イネーブル信号ENAおよびENA_Bは、DIG_CTRLの一部として供給してN個の単位電流セルのうちの任意の個数をイネーブルすることができる。例えば、45dBのダイナミックレンジを得るには、Nが制御語によって512個から3個に変更される。また、本実施形態でデバイス整合を得るために、すべてのトランジスタが同様にサイズ設定されることにも注意されたい。
WDAC微調サブブロック268は、WDAC粗調サブブロック266と類似して構成され、入力信号RFINPおよびRFINNを並行して受け取る。WDAC微調サブブロック268の各単位電流セルは、NMOSトランジスタ284、286、288、290、292および294と同じように構成されたNMOSトランジスタ298、300、302、304、306および308を含む。トランジスタ298および304のゲート端子は、イネーブル信号ENBを受け取り、トランジスタ302および306のゲートは、もう片方のイネーブル信号ENB_Bを受け取る。入力トランジスタ300および308は、それぞれコンデンサC1FおよびC2Fを介して入力信号VINPFおよびVINNFを受け取る。コンデンサC1FおよびC2Fは、IQミキサ108のMIXOUTP出力およびMIXOUTM出力を受け取る。ダイオード接続されたNMOSトランジスタ312が、バイアス電流IBIAS/10を供給する電流源として働き、このバイアス電流は、抵抗器R1FおよびR2Fを通して各単位電流セルの入力トランジスタ300および308のゲートに供給される。WDAC微調サブブロック268内に10個の単位電流セルがある本実施形態には、対応する10個の専用相補イネーブル信号ENBおよびENA_Bがある。したがって、VOUTPおよびVOUTNの出力ライン280を駆動するのに、WDAC微調サブブロック268の10個の単位電流セルのうちの任意の個数をイネーブルすることができる。それに応じて、専用相補イネーブル信号ENBおよびENB_Bは、DIG_CTRLの一部として供給して10個の単位電流セルのうちの任意の個数をイネーブルすることができる。専用相補イネーブル信号ENAとENA_Bの組、および専用相補イネーブル信号ENBとENB_Bの組は、単位数(NOU)コードと呼ばれる。
WDAC微調サブブロック268はIBIAS電流の1/10でバイアスされ、したがって、VINP、VINNとVINPF、VINNFへの直流ゲート電圧は異なる。その結果、WDAC微調サブブロック268では、異なる抵抗器R1FおよびR2FとコンデンサC1FおよびC2Fが使用される。図8の実施形態で所望のDVGA動作を実現できるが、WDAC粗調サブブロック266およびWDAC微調サブブロック268の各トランジスタの電流密度は、製造プロセスにより異なりうる。したがって、WDAC粗調サブブロック266とWDAC微調サブブロック268の間でRF性能が異なる可能性があり、それによって、信号DIG_CTRL内のNOUコードの間に、活性化される単位電流セルの個数を変えるおそれがある非直線デルタエラーが生じる。
図9は、図8のWDAC微調サブブロック268の一代替形態を示す。この代替WDAC微調サブブロック350は、このデルタエラーを最少にし、単一の入力セル352および電流操作(current steering)ブロック354で構成される。入力セル352は、NMOSトランジスタ356、358、360および362と、抵抗器RCM1、RCM2を含む。入力セル352は、WDAC微調サブブロック268の単位電流セルと構成が類似しているが、セル出力を出力ライン280および282に選択的に結合するNMOSトランジスタが省略されている。さらに、抵抗器RCM1およびRCM2は、トランジスタ356および358両方のドレイン端子を、電流操作ブロック354にフィードバックされる共通ノードに結合する。電流操作ブロック354は、演算増幅器(オペアンプ)364、第1のNMOS操作トランジスタ366〜368の組、第2のNMOS操作トランジスタ370〜372の組、スイッチ素子ペアリングVS1/VS1B〜VSn/VSBnの第1の組、およびスイッチ素子ペアリングVSB1/VS1〜VSBn/VSnの第2の組を含む。その図の一部分のみが示されており、VOUTNが、NMOS操作トランジスタ366〜368、NMOS操作トランジスタ370〜372、スイッチ素子ペアリングVS1/VS1B〜VSn/VSBnの第1の組およびスイッチ素子ペアリングVSB1/VS1〜VSBn/VSnの第2の組と同じ構成を有するトランジスタおよびスイッチ素子に接続されていることに注意されたい。本例で、変数「n」は10である。列記されたスイッチペアリングで、第1のスイッチ表示は、NMOSトランジスタの第1および第2の組のゲートをオペアンプ364の出力部に接続するスイッチ素子に対応し、第2のスイッチ表示は、NMOSトランジスタの第1および第2の組のゲートをVSSに接続するスイッチ素子に対応する。現在使用されている命名の慣習では、スイッチ表示の追加文字「B」は、もう片方のルート表示名を表す。例えば、VSB1はVS1のもう片方である。
WDAC微調サブブロック350は、オペアンプ364へのコモンモードフィードバックと、図8の単位電流セルのカスコードトランジスタ(例えば、トランジスタ298および304)に取って代わる電流操作ブロック354とを有する。入力セル352のトランジスタのサイズは、図8のWDAC粗調サブブロック266の対応するトランジスタと同じであり、そのため、両回路は同じRF性能を有する。通常、トランジスタ356および358は最小限にサイズ設定され、したがって、これらのトランジスタは、コード間のデルタエラーに影響を及ぼしうる大きなチャネル変調効果を有する。抵抗器RCM1、RCM2、およびオペアンプ364で構成されるコモンモードフィードバック回路を使用して、NMOSトランジスタ356および358のドレイン電圧を、図8のトランジスタ296のドレイン電圧と同じになるように設定する。これは、電流操作ブロック354のゲート電圧をオペアンプ364を介して調整し、スイッチ素子VS1〜VSnおよびVSB1〜VSBnをイネーブル/ディスエーブルすることによって実現される。オペアンプ364は、IBIASに設定された基準電圧を有し、これは図8のトランジスタ296のドレイン電圧である。トランジスタ366〜368すべてがオンであり、トランジスタ370〜372すべてがオフであるとき、トランジスタ356からの全電流はVOUTPに供給され、したがって、WDAC微調サブブロック354は、図8のWDAC微調サブブロック268のイネーブルされた全10個の単位電流セルと同じ出力電力を与えている。
反対に、トランジスタ366〜368すべてがオフになり、トランジスタ370〜372すべてがオンになった場合は、356からの電流はAVDDまで降下し、WDAC微調サブブロック354が送り出す電力はここでゼロになる。ありうる別のシナリオでは、トランジスタ366〜368の1つがオンになり、残りがオフで、かつトランジスタ370〜372の1つがオフになり、残りがオンになっている場合は、トランジスタ356からの電力の1/10がVOUTPへ送り出される。これは、イネーブルされているWDAC微調サブブロック268に1つの単位電流セルがあることと同等である。図9の実施形態で、NOUコードは、専用相補イネーブル信号ENA/ENA_Bの組と、スイッチ素子VS1〜VSnおよびVSB1〜VSBnをイネーブルまたはディスエーブルするための選択信号の組とを含む。
したがって、現在示されているDVGA実施形態で、例えば、12.3のNOU値を実施することもできる。ここで、図8のWDAC粗調サブブロック266内の12個の単位電流セルがオンになるように選択され、図9のWDAC微調サブブロック350ではトランジスタ366〜368の3つだけがオンであり、トランジスタ370〜372の3つだけがオフになっている。したがって、WDAC粗調サブブロック266は12単位の電流を与え、WDAC微調サブブロック354は0.3単位の電流を与える。これは、現在説明している例示的構成で、WDAC微調サブブロック354(またはWDAC微調サブブロック268)がIBIAS電流の1/10だけを受け取り、したがって、各電流操作トランジスタ(または単位電流セル)は出力電流の1/10を供給することによる。
本実施形態の利点の1つは、電流操作ブロック354が高レベルのデバイス整合を必要とせず、DVGAダイナミックレンジが、WDAC粗調サブブロック266だけが使用される実施形態と比べて20dBを超えて容易に拡大されることである。コモンモード回路を用いると、デルタエラーが低減され、単調性が維持される。
現在説明しているDVGA 260の実施形態では、IBIASは一定であるものと想定してきた。出力ダイナミックレンジは、WDACブロック262に供給するIBIAS電流が増大または低減されると、さらに拡大することができる。
図10は、IDAC粗調サブブロック270およびIDAC微調サブブロック272で構成される図7のIDACブロック264の回路図であり、このブロックは、調整可能IBIASをWDACブロック262に供給する。本実施形態では、電流源がカスケード接続されているが、応用例の電流精度要件に応じて異なる構成を用いることもできる。IADC粗調サブブロック270の各電流源は、AVDD電圧とIBIASノードの間に直列に接続された第1のPMOSトランジスタ380および第2のPMOSトランジスタ382を含む。IDAC粗調サブブロック270には任意の数の電流源がありうる。同様に、IADC微調サブブロック272の各電流源は、AVDD電圧とIBIASノードの間に直列に接続された第1のPMOSトランジスタ384および第2のPMOSトランジスタ386を含む。IDAC微調サブブロック272には任意の数の電流源がありうる。IDAC粗調サブブロック270の第1のPMOSトランジスタは、バイアス電圧VBIASCによって制御され、IDAC微調サブブロック272の第1のPMOSトランジスタは、別のバイアス電圧VBIASFによって制御される。IDAC粗調サブブロック270の第2のPMOSトランジスタは、別の制御信号VSWC1、VSWC2〜VSWCnによってオンオフされる。ここでnは少なくとも1の任意の整数値である。同様に、IDAC微調サブブロック272の第2のPMOSトランジスタは、別の制御信号VSWF1、VSWF2〜VSWFnによってオンオフされる。本実施形態で、制御信号VSWF1〜VSWFnは、ベースバンドプロセッサによって供給されるDIG_CTRL信号に含まれる。したがって、IDAC粗調サブブロック270およびIDAC微調サブブロック272の任意の個数の電流源をオンにして、電流IBIASに合わせることができる。
本例で、IDAC微調サブブロック272内の各単位電流源は、IDAC粗調サブブロック270内の単位電流源の1/10である。これは、例えば、VBIASCに対してVBIASFを調整することによって実現することができる。特定の用途での電流比は、当業者が容易に操作できる電流ミラー比によって生成することができる。一代替実施形態では、IDAC微調サブブロック272で、図9の電流操作ブロック354に用いられている回路技法を使用することができる。言い換えると、一連の操作トランジスタおよびスイッチ素子は、IBIASへの微調電流供与の一部として、操作トランジスタを選択的にイネーブルすること、および電流を下降させることを可能にするように構成することができる。
図2に示されているように、GSMドライバからの差分出力GSM_OUTと組み合わされたDVGA 113からの差分出力VOUTPおよびVOUTNは、トランス114の入力部に供給される。図11は、本実施形態による、GSMドライバ112およびDVGA 113とトランス114の相互接続を示す回路図である。トランス114の回路がボックス400に示されており、このトランスは、差分信号をシングルエンド信号RFINに変換し、1:nの巻数比を有することができる。DVGA 113の簡略図がボックス402に示され、GSMドライバ112の簡略図がボックス404に示されている。トランス400は、誘導結合されたコイル対406および408と、設定可能コンデンサC1pおよびC2pと、相補スイッチ素子410および412で構成されるGSMドライバイネーブルスイッチ回路とを含む。各コイル対は、当業者に知られているはずの一次コイルおよび二次コイルを含む。トランス400は、DVGA、またはGSMドライバ404から供給されるVOUTPおよびVOUTNを入力として受け取る。
トランス400は、同調機能を有するように設計され、設定可能コンデンサC1pおよびC2pを用いて、損失を最小にしながら出力電力を最大にすることができる。図2より、電圧レギュレータ122がトランス400にAVDDおよびAVSSを供給することに注意されたい。GSMドライバイネーブルスイッチ回路は、WCDMA/EDGE動作モード時に、一次トランスのセンタタップを電圧源AVDDにスイッチ素子412を介して接続する。したがって、GSMドライバ404は、スイッチ素子412が開いてそれをAVDDから切り離すのでディスエーブルされ、すなわちオフになる。あるいは、GSMドライバ404の出力は、スイッチ素子412を制御する信号に応じて3状態にもなりうる。GSM動作モード時、GSMドライバ404は、スイッチ素子412を閉じてその電力供給レールをAVDDに接続することによってオンになる。スイッチ素子410が開いており、DVGA 402は、イネーブル信号ENをロー論理レベルに設定し、そのもう片方のENBをハイ論理レベルに設定することによってオフになる。
簡略化したDVGA 402は、図8のWDAC粗調ブロック266の単位電流セルを示しており、図を簡単にするために他の回路は意図的に省略してある。したがって、図8で用いられたのと同じ参照番号が、図11のDVGA 402内の同じ回路素子を示している。簡略化されたGSMドライバ404は一対のCMOSインバータを含み、第1のCMOSインバータがPMOSトランジスタ414およびNMOSトランジスタ416を有し、第2のCMOSインバータがPMOSトランジスタ418およびNMOSトランジスタ420を有する。第1のCMOSインバータはデジタル入力信号VLOPを受け取り、第2のCMOSインバータはデジタル入力信号VLOMを受け取る。VLOPとVLOMの両方が、ベースバンドプロセッサから供給されるデジタル信号と直接関係付けられた差分信号である。
最後に、トランス400からのシングルエンド出力RFINは、図2のTXスイッチ116を介してマルチモードマルチバンド出力部に接続される。本実施形態の各TXスイッチは、深いnウェル技術と共に特有のバイアス方式を用いて、低い供給電圧から動作しながら低損失設計を可能にする。さらに、別個の電圧レギュレータ124がAVDDおよびAVSSを供給する。デジタルデコーダ回路を伴って、TXスイッチ116は、送信器が集束モードで動作することを可能にする。図12に1つのTXスイッチ450の回路図が示されており、その対応する記号が図13に示されている。図12に示されるように、RF入力RFINは、結合コンデンサCMおよびスイッチトランジスタ452を介して出力RFOUTに結合される。トランジスタ452は、その独自のウェル内に形成されたNMOSトランジスタである。本実施形態では、ダイオードD1は、pウェルから深いnウェル接合部へと形成され、ダイオードD2は、深いnウェルからp基板接合部へと形成される。両ダイオードが図12に示されるようにバイアスされる。AVDDF電圧およびAVSSF電圧は、PMOSトランジスタ454、456、458および460を介して、それぞれ耐雑音電圧AVDDF_OFFまたはAVDDF_ONと、AVSSF_OFFまたはAVSSF_ONとに接続され、それらのゲートは、図12に示される相補スイッチ信号VSWおよびVSWBに接続される。スイッチ制御入力VSWINは、VSWおよびVSWFの制御電圧を発生させるために、3つのインバータ462、464および466に接続される。VSWFは、フローティング電圧を発生させるために、抵抗器RGを介してインバータ466の出力部に接続されることに注意されたい。
以下は、図12のTXスイッチ回路の動作説明である。TXスイッチがオンになると、すなわちVSWINがハイ論理レベルにあると、ノードn1が抵抗器RBIASおよびNMOSトランジスタ468を介してグランドに引っ張られる。トランジスタ452が、VSWFからのゲートブーストされた電圧によってオンになり、その結果信号RFINは、出力RFOUTに最小限損失で通される。AVDDFノードおよびAVSSFノードは、それぞれAVDDF_ONおよびAVSSF_ONに接続される。反対に、TXスイッチがオフになると、すなわちVSWINがロー論理レベルにあると、ノードn1が抵抗器RBIASおよびPMOSトランジスタ470を介してAVDDに引っ張られる。VSWINがロー論理レベルにあるのでトランジスタ452はオフになり、その結果信号RFINは、出力RFOUTまで通されない。AVDDFノードおよびAVSSFノードは、この時それぞれAVDDF_OFFおよびAVSSF_OFFに接続される。電圧ノードAVDDF_OFF、AVDDF_ON、AVSS_OFFおよびAVSSF_ONは、それぞれAVDD供給電圧およびAVSS供給電圧から抵抗素子RAVDDおよびRAVSSを介して引き出される。本例では、図12のTXスイッチと同じ複数のTXスイッチが、それらの入力部を一緒に接続しており、したがってノードn1がAVDDまたはAVSSに引っ張られるものと想定している。さらに、トランジスタ454、456、458および460が、AVDDF_OFFとAVDDF_ONの間、およびAVSSF_OFFとAVSSF_ONの間の結合を最小にするように用いられ、それがTXスイッチがオフのときにその入力-出力分離を低減させることもある。これは、図12のTXスイッチのアレイが使用される実施形態で、一部のTXスイッチがオンになり、一部がオフになる可能性があるからである。
図14は、図13の記号によって表されたTXスイッチ500のアレイを示し、それらのすべてのRF入力端子はRFINに一緒に接続され、n個の出力がある。したがって、最初の出力はRFOUT1になり、最後の出力はRFOUTnになる。デジタルデコーダ502によって生成された対応するn個の制御入力VSW1〜VSWnがある。デジタルデコーダ502への入力は、集束イネーブル信号CONV_EN、およびモード/バンド選択信号MODEである。集束イネーブル信号がオフのとき、モード/バンド選択からの制御入力は、RFINをその所望の出力部まで通す。例えば、RFOUT1、RFOUT2、RFOUT3、RFOUT4およびRFOUT5がそれぞれ、GSM/EDGE低帯域、GSM/EDGE高帯域、WCDMA低帯域、WCDMA中帯域、およびWCDMA高帯域に対して設定され、所望の出力がGSM/EDGE低帯域である場合、デコーダは、RFINをRFOUT1に接続するTXスイッチ500をオンにする。集束イネーブルがオンのときは、すべてのWCDMA低帯域がRFOUT1まで通され、すべてのWCDMA中帯域および高帯域がRFOUT2まで通される。このTXスイッチの構成により、送信器で、シリコン面積および基板面積を保存しながら、集束モードを容易に実施することが可能になる。
上記では、説明の目的で、本発明の諸実施形態の完全な理解が得られるように多くの細部を示されている。しかし、これらの細部が本発明を実施するのに必要でないことは当業者には明らかであろう。他の場合では、本発明を不明瞭にしないように、よく知られている電気構造物および回路がブロック図の形で示されている。例えば、本明細書で説明されている本発明の諸実施形態が、ソフトウェアルーチン、ハードウェア回路、ファームウェア、またはこれらの組合せとして実施されるかどうかについては、具体的細部が提示されていない。
本発明の上記の諸実施形態は、単に例示的なものである。特定の実施形態に対しては代替形態、改変形態および変形形態が当業者によって、添付の特許請求の範囲によってのみ定義される本発明の範囲から逸脱することなく実現されうる。
100 ユニバーサルマルチスタンダード弾性表面波素子のない送信器コア
102 DAC
104 オンチップクロック乗算器
106 シングルエンドPSKF
108 IQミキサ
110 設定可能分周器
112 GSMドライバ
113 デジタル可変利得増幅器(DVGA)
114 トランス
116 TXスイッチ
118, 120, 122, 124 電圧レギュレータ
150 NMOSトランジスタ
152, 154 抵抗器
156, 158 コンデンサ
160 電流源NMOSトランジスタ
170 第1の乗算器
172 分周比2の回路
174 分周比4の回路
176 第2の乗算器
178 第3の乗算器
180 ドライバ回路
182 受動ミキサ回路
184, 186, 188, 190 ソースフォロワNMOSトランジスタ
192, 194, 196, 198 電流源NMOSトランジスタ
200, 202, 204, 206, 208, 210, 212, 214 NMOSトランジスタ
250 受動ミキサ回路
252 ドライバ回路
260 DVGA
262 WDACブロック
264 IDACブロック
266 WDAC粗調サブブロック
268 WDAC微調サブブロック
270 IDAC粗調サブブロック
272 IDAC微調サブブロック
280, 282 出力ライン
284, 286, 288, 290, 292, 294 NMOSトランジスタ
296 NMOSトランジスタ、トランジスタ
298 NMOSトランジスタ
300 NMOSトランジスタ、入力トランジスタ
302, 304, 306 NMOSトランジスタ
308 NMOSトランジスタ、入力トランジスタ
350 WDAC微調サブブロック
352 入力セル
354 電流操作ブロック
356 NMOSトランジスタ、トランジスタ
358, 360, 362 NMOSトランジスタ
364 演算増幅器、オペアンプ
366, 368, 370, 372 NMOS操作トランジスタ
380, 382, 384, 386 PMOSトランジスタ
400 ボックス、トランス
402 ボックス、DVGA
404 ボックス、GSMドライバ
406, 408 コイル
410, 412 相補スイッチ素子
414 PMOSトランジスタ
416 NMOSトランジスタ
418 PMOSトランジスタ
420 NMOSトランジスタ
450 TXスイッチ
452 スイッチトランジスタ
454, 456, 458, 460 PMOSトランジスタ
462, 464, 466 インバータ
468 NMOSトランジスタ
470 PMOSトランジスタ
500 TXスイッチ
502 デジタルデコーダ
C1p, C2p 設定可能コンデンサ
CM 結合コンデンサ
D1, D2 ダイオード
n1 ノード
RAVDD, RAVSS 抵抗素子
RCM1, RCM2, RG, RBIAS 抵抗器

Claims (25)

  1. 少なくとも2つの異なる通信規格のうちの第1の規格による差分伝送信号を受け取りフィルタリングし、フィルタリングされた差分伝送信号を供給するフィルタと、
    前記フィルタリングされた差分伝送信号を受け取り、前記第1の規格に対する調整された発振器周波数を用いてアップコンバートし、アップコンバートされた差分伝送信号を供給するミキサと、
    前記アップコンバートされた差分伝送信号を受け取り、ある利得係数を適用して前記第1の規格に対する第1の差分出力信号を供給するデジタル可変利得増幅器(DVGA)と、
    前記第1の差分出力信号と、前記少なくとも2つの異なる通信規格のうちの第2の規格に対応する第2の差分出力信号とのうち一方を選択的に受け取るトランスとを備え、前記トランスが、前記第1の差分出力信号と前記第2の差分出力信号のうちの一方をシングルエンド出力信号に変換する一次コイルと二次コイルを有する、マルチスタンダード送信器コア。
  2. 前記第2の差分出力信号をデジタル伝送信号に応じて供給するデジタルドライバ回路をさらに含む、請求項1に記載のマルチスタンダード送信器コア。
  3. 局部発振器周波数を受け取り、前記局部発振器周波数を受動ミキサと前記デジタルドライバ回路のうちの一方に対する調整された局部発振器周波数に変換する設定可能分周器をさらに含む、請求項2に記載のマルチスタンダード送信器コア。
  4. 前記第2の規格がGSM規格であり、前記デジタルドライバ回路がGSMドライバ回路である、請求項2に記載のマルチスタンダード送信器コア。
  5. 前記トランスが、前記第1の規格の動作時に、前記デジタルドライバ回路をディスエーブルしながら電圧源を前記一次コイルのセンタタップに選択的に接続するスイッチ回路を含み、前記スイッチ回路が、前記第2の規格の動作時に、前記電圧源を前記センタタップから切り離しながら前記デジタルドライバ回路をイネーブルする、請求項2に記載のマルチスタンダード送信器コア。
  6. 前記トランスが、前記トランスの入力部に接続された調整可能コンデンサを含む、請求項1に記載のマルチスタンダード送信器コア。
  7. 前記ミキサがドライバ回路および受動ミキサを含み、前記ドライバ回路が、受動ミキサを介して前記フィルタリングされた作動伝送信号を駆動し、前記受動ミキサが、前記調整された発振器周波数を受け取って前記アップコンバートされた差分伝送信号を供給する、請求項1に記載のマルチスタンダード送信器コア。
  8. 前記ドライバ回路が、対応する出力を受動フィルタに供給するための入力段を含み、前記受動フィルタが、前記受動ミキサに結合された出力部を有する、請求項7に記載のマルチスタンダード送信器コア。
  9. 前記ドライバ回路が、前記受動フィルタの出力部と前記受動ミキサの間に接続されたインダクタを含む、請求項8に記載のマルチスタンダード送信器コア。
  10. 前記DVGAが、
    前記アップコンバートされた差分伝送信号に応じて、前記第1の差分出力信号に対応する差分出力ノードに第1の電流を供給する粗調利得ブロックと、
    前記アップコンバートされた差分伝送信号に応じて前記差分出力ノードに第2の電流を供給する微調利得ブロックとを含み、前記第1の差分出力信号の利得が、受け取られたバイアス電流の整数要素と前記バイアス電流の分数との合計である、請求項1に記載のマルチスタンダード送信器コア。
  11. 前記粗調利得ブロックが既定数の単位セルを含み、各単位セルが選択的にイネーブルされて、前記受け取られたバイアス電流の1単位を前記差分出力ノードに加える、請求項10に記載のマルチスタンダード送信器コア。
  12. 前記微調利得ブロックが既定数の単位セルを含み、各単位セルが選択的にイネーブルされて、前記受け取られたバイアス電流の1分数を前記差分出力ノードに加える、請求項10に記載のマルチスタンダード送信器コア。
  13. 前記微調利得ブロックが、
    前記差分出力ノードと前記アップコンバートされた差分伝送信号を受け取る入力トランジスタとの間に並列に接続された、1より大きい整数N個のトランジスタの第1の組と、
    電圧源と前記入力トランジスタの間に並列に接続されたN個のトランジスタの第2の組と、
    N個のトランジスタの前記第1の組のうちの、N個以下のM個のトランジスタをイネーブルするとともに、N個のトランジスタの前記第2の組のうちのN-M個のトランジスタをイネーブルするスイッチ素子と、
    前記バイアス電流を受け取り、かつ前記入力トランジスタの1つからコモンモードフィードバック信号を受け取って、前記イネーブルされたM個のトランジスタおよびN-M個のトランジスタのゲート端子を駆動するオペアンプとを有する電流操作回路を含む、請求項10に記載のマルチスタンダード送信器コア。
  14. 前記DVGAが、前記バイアス電流を調整するための電流ブロックを含む、請求項10に記載のマルチスタンダード送信器コア。
  15. 前記電流ブロックが、
    第1のバイアス電圧に応じて粗調電流を供給する粗調電流サブブロックと、
    前記第1のバイアス電圧と異なる第2のバイアス電圧に応じて微調電流を供給する微調電流サブブロックとを含み、前記バイアス電流が前記粗調電流と前記微調電流の合計である、請求項14に記載のマルチスタンダード送信器コア。
  16. 前記粗調電流サブブロックが、選択的にイネーブルされて前記粗調電流を供給する第1の個別電流源を含み、前記微調電流サブブロックが、選択的にイネーブルされて前記微調電流を供給する第2の個別電流源を含む、請求項15に記載のマルチスタンダード送信器コア。
  17. 前記フィルタが、対応するコーナ周波数およびQパラメータを前記第1の規格に合わせて調整するように設定可能である、請求項1に記載のマルチスタンダード送信器コア。
  18. 前記フィルタがPSKFフィルタである、請求項17に記載のマルチスタンダード送信器コア。
  19. 前記第1の規格に対応する第1の伝送スイッチと、前記第2の規格に対応する第2の伝送スイッチとをさらに含み、前記シングルエンド出力信号が、前記第1の伝送スイッチと前記第2の伝送スイッチのうちの一方に通される、請求項1に記載のマルチスタンダード送信器コア。
  20. 前記マルチスタンダード送信器コアの動作モードに応じて、前記第1の伝送スイッチと前記第2の伝送スイッチのうちの少なくとも一方をイネーブルするデコーダをさらに含む、請求項19に記載のマルチスタンダード送信器コア。
  21. 前記第1の伝送スイッチおよび前記第2の伝送スイッチのそれぞれが、前記デコーダによってイネーブルされたときに前記シングルエンド出力信号を伝送出力部に結合するスイッチトランジスタを含む、請求項20に記載のマルチスタンダード送信器コア。
  22. 前記スイッチトランジスタが、専用pウェル内に形成されたNMOSトランジスタであり、前記pウェルがnウェル内に形成され、前記nウェルがp基板内に形成される、請求項21に記載のマルチスタンダード送信器コア。
  23. 前記専用pウェルが、第1の耐雑音グランド電圧と第2の耐雑音グランド電圧のうちの一方に選択的に結合され、前記pウェルがVSS電圧源に接続される、請求項22に記載のマルチスタンダード送信器コア。
  24. 前記nウェルが、第1の耐雑音正電圧と第2の耐雑音正電圧のうちの一方に選択的に結合され、前記pウェルがVSS電圧源に接続される、請求項22に記載のマルチスタンダード送信器コア。
  25. 前記第1の伝送スイッチおよび前記第2の伝送スイッチのそれぞれが、前記第1の耐雑音正電圧と前記第2の耐雑音正電圧のうちの一方を前記nウェルに選択的に結合する電圧結合回路を含み、前記第1の耐雑音正電圧が、前記デコーダによって前記スイッチトランジスタがイネーブルされたときに選択され、前記第2の耐雑音正電圧が、前記デコーダによって前記スイッチトランジスタがディスエーブルされたときに選択される、請求項24に記載のマルチスタンダード送信器コア。
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