KR20110128355A - 보호 회로를 갖는 캐스코드 증폭기 - Google Patents

보호 회로를 갖는 캐스코드 증폭기 Download PDF

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Abstract

본 발명은 보호 회로를 갖는 캐스코드 증폭기(300)에 관한 것이다. 예시적인 일 설계에서, 증폭기는 병렬로 연결된 다수의 브랜치들(310a, 310b, 310k)을 포함하는데, 적어도 하나의 브랜치는 "온"과 "오프" 상태들 사이에서 스위칭 가능하다. 각각의 스위칭 가능한 브랜치는 캐스코드 트랜지스터(314)에 연결된 게인 트랜지스터(312)를 포함한다. 게인 트랜지스터(312)는 on 상태에서 입력 신호를 증폭하여 증폭된 신호를 제공하며, off 상태에서 입력 신호를 증폭하지 않는다. 캐스코드 트랜지스터(314)는 on 상태에서 증폭 신호를 버퍼링하여 출력 신호를 제공한다. 출력 신호 스윙은 on 및 off 상태들 모두에서 보호 회로를 갖는 캐스코드 트랜지스터(314)와 게인 트랜지스터(312) 사이에서 분할될 수 있다. 그 다음, 각각의 트랜지스터는 전압 스윙의 일부를 관찰할 수 있다. 오프 상태에서의 전압 분할은 게인 트랜지스터(312)를 플로팅시키고 캐스코드 트랜지스터의 게이트와 소스 (314)를 단락시킴으로써 얻어질 수 있다.

Description

보호 회로를 갖는 캐스코드 증폭기{CASCODE AMPLIFIER WITH PROTECTION CIRCUITRY}
본 발명은 개괄적으로 전자 장치에 관한 것이며, 특히 증폭기에 관한 것이다.
증폭기들은 신호 증폭을 제공하기 위해 다양한 전자 디바이스들에 일반적으로 사용된다. 상이한 타입들의 증폭기들이 다양한 용도에 사용가능하다. 예를 들어, 셀룰러 폰과 같은 무선 통신 디바이스는 양방향 통신을 위해 송신기 및 수신기를 포함할 수 있다. 송신기는 드라이버 증폭기(DA) 및 전력 증폭기(PA)를 포함할 수 있고, 수신기는 저잡음 증폭기(LNA)를 사용할 수 있으며, 송신기 및 수신기는 가변 이득 증폭기(VGA)들을 사용할 수 있다.
서브마이크론 CMOS(complementary metal oxide semiconductor) 제조 프로세스는 일반적으로 비용을 감소시키고 집적도를 향상시키기 위해 무선 디바이스들 및 다른 전자 디바이스들 내의 무선 주파수(RF) 회로들에 대해 일반적으로 사용된다. CMOS 디바이스 크기가 계속해서 작아지고 있기 때문에, 서브마이크론 트랜지스터들은 큰 신호 스윙 상황하에서 더욱더 스트레스에 취약하다. 스트레스는 이러한 서브마이크론 트랜지스터들로 구현된 증폭기들의 신뢰도에 악영향을 미칠 수 있다. 우수한 성능 및 우수한 신뢰도를 가진 증폭기가 매우 바람직하다.
서브마이크론 CMOS에서 제작될 수 있고 우수한 신뢰도를 갖는, 보호 회로를 구비한 캐스코드 증폭기가 개시된다. 예시적인 일 설계에서, 증폭기는 병렬로 연결된 다수의 브랜치들을 포함하며, 다수의 브랜치들은 적어도 하나의 스위칭 가능한 브랜치를 포함한다. 각각의 스위칭 가능한 브랜치는 증폭기의 전체 이득을 증가시키기 위해 "on" 상태에서 또는 전체 이득을 감소시키기 위해 "off" 상태에서 동작될 수 있다. 각각의 스위칭 가능한 브랜치는 캐스코드 트랜지스터에 연결된 게인 트랜지스터를 포함할 수 있다. 게인 트랜지스터는 on 상태에서는 입력 신호를 증폭하여 증폭된 신호를 제공하고, off 상태에서는 입력 신호를 증폭하지 않는다. 캐스코드 트랜지스터는 on 상태에서 증폭된 신호를 버퍼링하여 출력 신호를 제공할 수 있다.
인덕터는 전력 공급 전압과 각 브랜치의 캐스코드 트랜지스터의 드레인 사이에 연결될 수 있다. 그 다음, 출력 신호는 공급 전압 미만 및 초과의 전압 스윙을 가질 수 있다. 바이어스 회로는 출력 신호를 수신하여 각 브랜치의 캐스코드 트랜지스터에 바이어스 전압을 제공할 수 있다.
각각의 스위칭 가능한 브랜치에 대해, 출력 신호의 전압 스윙은 on 상태는 물론 off 상태에서 보호 회로로 인해 게인 트랜지스터와 캐스코드 트랜지스터 사이에서 분할될 수 있다. 그래서, 각각의 트랜지스터에는 on 및 off 상태 모두에서 출력 전압 스윙의 일부가 발생하며, 이는 스트레스를 감소시키고 신뢰도를 향상시킬 수 있다. 예시적인 일 설계에서, off 상태에서의 전압 분할은 게인 트랜지스터를 개방/플로팅시키고, 그리고 캐스코드 트랜지스터의 게이트 및 소스를 단락시킴으로써 달성될 수 있다. 게인 트랜지스터는 (i)게인 트랜지스터의 소스를 회로 그라운드로부터 분리시킴으로써, 또는 (ii)게인 트랜지스터의 게이트를 회로 그라운드로 단락시키고 게이트를 입력 신호로부터 분리시킴으로써 개방될 수 있다.
본 발명의 다양한 양상들 및 특징들이 더욱 상세하게 후술된다.
도1은 무선 통신 디바이스의 블록도이다.
도2는 캐스코드 증폭기의 개략도이다.
도 3 및 4는 보호 회로를 갖는 캐스코드 증폭기의 예시적인 두 설계들을 도시한다.
도5는 적층형 캐스코드 트랜지스터 및 보호 회로를 갖는 캐스코드 증폭기의 예시적인 설계를 도시한다.
도6은 증폭기의 동작을 위한 프로세스를 도시한다.
용어 “예시적인”은 여기서 “예, 보기, 또는 설명예로서 기능하는”것을 의미하는 것으로 이용된다. “예시적인”것으로서 기재되는 임의의 설계가 반드시 다른 설계들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다.
본 명세서에 개시되는, 보호 회로를 구비한 캐스코드 증폭기는 무선 통신 디바이스들, 셀룰러 폰들, 개인 디지털 보조기(PDA)들, 휴대용 디바이스들, 블루투스 디바이스들, 소비자 전자 장치들 등과 같은 다양한 전자 장치들에 사용될 수 있다. 명확화를 위해, 셀룰러 폰 또는 일부 다른 디바이스일 수 있는 캐스코드 증폭기의 사용이 후술된다.
도1은 무선 통신 디바이스(100)의 예시적인 설계의 블록도를 도시한다. 이러한 예시적인 설계에서, 무선 디바이스(100)는 데이터 프로세서(110) 및 트랜시버(120)를 포함한다. 트랜시버(120)는 양방향 무선 통신을 지원하는 송신기(130) 수신기(150)를 포함한다. 일반적으로, 무선 디바이스(100)는 임의의 수의 통신 시스템들 및 임의의 수의 주파수 대역들에 대해 임의의 수의 송신기의 송신기들과 임의의 수의 수신기들을 포함할 수 있다.
전송 경로에서, 데이터 프로세서(110)는 전송될 데이터를 프로세싱하고 아날로그 출력 신호를 송신기(130)에 제공한다. 송신기(130) 내에서, 아날로그 출력 신호는 증폭기(Amp)(132)에 의해 증폭되고, 이전의 디지털-아날로그 변환에 의해 유발된 원하지 않는 이미지들을 제거하기 위해 저역 통과 필터(134)에 의해 필터링되고, 가변 이득 증폭기(VGA)(136)에 의해 증폭되고, 그리고 상향 변환기(138)에 의해 기저대역으로부터 RF로 상향 변환된다. 상향 변환된 신호는 주파수 상향 변환에 의해 유발된 원하지 않는 이미지들을 제거하기 위해 필터(140)에 의해 필터링되고, 드라이버 증폭기(DA)(142) 및 전력 증폭기(PA)(144)에 의해 추가로 필터링되고, 듀플렉서/스위치(146)를 통해 라우팅되고, 안테나(148)를 통해 전송된다.
수신 경로에서, 안테나(148)는 기지국으로부터 신호들을 수신하고, 수신된 RF 신호를 제공하며, 수신된 RF 신호는 듀플렉서/스위치(146)를 통해 라우팅되어 수신기(150)에 제공된다. 수신기(150) 내에서, 수신된 RF 신호는 저잡음 증폭기(LAN)(152)에 의해 증폭되고, 저역 통과 필터(154)에 의해 필터링되고, 그리고 하향 변환기(156)에 RF로부터 기저대역으로 하향 변환된다. 하향 변환된 신호는 VGA(158)에 의해 증폭되고, 저역 통과 필터(160)에 의해 필터링되고, 증폭기(162)에 의해 증폭되어 아날로그 입력 신호가 획득되며, 아날로그 입력 신호는 데이터 프로세서(110)에 제공된다.
도1은 하나의 스테이지에서 RF와 기저 대역 사이에서 신호를 주파수 변환하는 직접 변환 구조를 구현하는 송신기(130) 및 수신기(150) 도시한다. 송신기(130) 및/또는 수신기(150)는 다수의 스테이지들에서 RF와 기저대역 사이에서 신호를 주파수 변환하는 수퍼-헤테로다인 구조를 또한 구현할 수 있다. 국부 발진(LO) 생성기(170)는 송신 및 수신 LO 신호를 생성하여 상향 변환기(138) 및 하향 변환기(156)로 각각 제공한다. 위상 동기 루프 (PLL)(172)는 데이터 프로세서(110)로부터 제어 정보를 수신할 수 있고, 적절한 주파수에서 송신 및 수신 LO 신호들을 생성하기 위해 LO 생성기(170)로 제어 신호들을 제공할 수 있다.
도1은 예시적인 송수신기 설계를 도시한다. 일반적으로, 송신기(130) 및 수신기(150)에서 신호들의 조정은 증폭기, 필터, 믹서 등의 하나 이상의 스테이지들에 의해 수행될 수 있다. 이러한 회로 블록들은 도1에 도시된 구성과 상이하게 배열될 수 있다. 또한, 도1에 도시되지 않은 다른 회로 블록들이 송신기 및 수신기에서 신호들을 조정하기 위해 사용될 수 있다. 도1의 일부 회로 블록들이 또한 생략될 수 있다. 송수신기(120)의 전부 또는 일부는 아날로그 집적 회로(IC), RF IC(RFIC), 믹싱된 신호 IC 상에 구현될 수 있다. 예를 들어, 증폭기(132)부터 드라이브 증폭기(142)까지는 RFIC 상에 구현될 수 있는 한편, 전력 증폭기(144)는 RFIC 외부에 구현될 수 있다.
데이터 프로세서(100)는 무선 디바이스(100)에 대해, 예를 들어, 송신 및 수신된 데이터에 대한 디지털 프로세싱 같은 다양한 기능들을 수행한다. 메모리(112)는 데이터 프로세서(110)에 관한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서(110)는 하나 이상의 주문형 집적 회로(ASIC)들 및/또는 다른 IC들 상에 구현될 수 있다.
도1에 도시된 바와 같이, 송신기 및 수신기는 다양한 증폭기들을 포함할 수 있다. 각각의 증폭기는 다양한 설계들로 구현될 수 있다.
도2는 캐스코드 증폭기(200)의 개략도이다. 증폭기(200)는 DA(142), PA(144), LNA(152), VGA(136 및 158) 및/또는 도1의 다른 증폭기들에 대해 사용될 수 있다. 증폭기(200)는 병렬로 연결된 K개의 브랜치들(210a 내지 210k)을 포함하며, 여기서 K는 임의의 정수 값이다. 브랜치들은 증폭기 스테이지들 등으로 참조될 수 있다. 각각의 브랜치(210) 내에서, N 채널 금속 산화물 반도체(NMOS) 트랜지스터(212)는 소스가 회로 그라운드에 연결되고, 게이트가 입력 신호(Vin)에 연결된다. "트랜지스터" 및 "디바이스"라는 용어는 종종 상호 교환적으로 사용된다. NMOS 트랜지스터(214)는 소스가 NMOS 트랜지스터(212)의 드레인에 연결되고, 게이트가 인버터(220)의 출력에 연결되며, 드레인이 노드 X에 연결되는데, 노드 X는 출력 신호(Vout)를 제공한다. NMOS 트랜지스터(212)는 게이트에서 Vin 신호를 수신하고, Vin 신호를 증폭하고, 증폭된 신호를 드레인에 제공하는 게인 트랜지스터이다. NMOS 트랜지스터(212)는 또한 공통 소스 트랜지스터, gm 트랜지스터 등으로 지칭된다. NMOS 트랜지스터(214)는 게이트가 AC 그라운드에 연결되고, 소스에서 증폭된 신호를 수신하고, 드레인에서 Vout 신호를 제공하는 캐스코드 트랜지스터이다.
인버터(220)는 P 채널 MOS(PMOS) 트랜지스터 및 NMOS 트랜지스터와 함께 구현되는데, P 채널 MOS(PMOS) 트랜지스터 및 NMOS 트랜지스터의 게이트들이 서로 연결되어 인버터 입력을 형성하고 P 채널 MOS(PMOS) 트랜지스터 및 NMOS 트랜지스터의 드레인이 서로 연결되어 인버터 출력을 형성한다. PMOS 트랜지스터는 소스가 노드 Y에 결합될 수 있고, NMOS 트랜지스터는 소스가 회로 그라운드에 연결될 수 있다.
인덕터(230)는 노드 X와 전력 공급기(Vdd) 사이에 연결된다. 인덕터(230)는 모든 이네이블된 브랜치들의 NMOS 트랜지스터(212 및 214)에 대해 바이어스 전류를 제공한다. 인덕터(230)는 또한 출력 임피던스 매칭을 위해 사용될 수 있다. 바이어스 전류(240)는 Vout 신호를 수신하고 바이어스 전압(Vbias)을 생성한다. 도2에 도시될 설계에서, 바이어스 회로(240)는 저역 통과 필터를 형성하는 저항기(242) 및 커패시터(244)와 함께 구현된다. 저항기(242)는 노드 X와 노드 Y 사이에 연결되며, 커패시터(244)는 노드 Y와 회로 그라운드 사이에 연결된다. 노드 Y는 Vbias 전압을 제공한다. 바이어스 회로(240)는 또한 다른 설계, 예를 들어, 용량성 피드백으로 구현될 수 있다.
K개의 브랜치들(210a 내지 210k) 각각은 각각의 Bk 제어 신호를 통해 개별적으로 이네이블 또는 디스에이블될 수 있으며, 여기서 k ∈ {1,..., K} 이다. k번째 브랜치의 경우, Bk 제어 신호가 로직 로우이면, 인버터(220)의 출력은 로직 하이가 되고, NMOS 트랜지스터(214)는 턴온되고, 브랜치가 이네이블된다. 반대로, Bk 제어 신호가 로직 하이이면, 인버터(220)의 출력은 로직 로우가 되고, NMOS 트랜지스터(214)는 턴오프되고, 브랜치는 디스에이블된다. 각각의 브랜치는 이네이블될 때 신호 이득을 제공한다. K개의 브랜치들(210a 내지 210k)은 동일한 양의 이득(예를 들어, 모든 K개의 브랜치들에 동일한 크기의 트랜지스터를 사용할 경우)을 제공할 수 있거나, 상이한 양의 이득(예를 들어, K개의 브랜치들에 상이한 크기의 트랜지스터를 사용할 경우)을 제공할 수 있다. 예를 들어, 브랜치 1의 NMOS 트랜지스터들(212 및 214)은 브랜치 2의 NMOS 트랜지스터(212 및 214)들보다 두 배의 크기(및 이득)일 수 있으며, 브랜치 2의 NMOS 트랜지스터(212 및 214)들은 다음 브랜치의 NMOS 트랜지스터(212 및 214)들보다 두 배의 크기가 되는 식이다. 증폭기(200)에 대해 원하는 전체 이득은 적절한 브랜치(들)를 이네이블시킴으로써 얻어질 수 있다. 출력 신호 스윙은 증폭기(200)의 전체 이득에 의존(예를 들어, 비례)할 수 있다.
캐스코드 증폭기(200)는 다음과 같이 동작한다. 각각의 브랜치가 이네이블되는 경우, NMOS 트랜지스터들(212)은 Vin 신호를 증폭하고 증폭된 신호를 제공한다. NMOS 트랜지스터들(212)은 또한 전압-전류 변환을 수행한다. NMOS 트랜지스터(214)는 증폭된 신호를 버퍼링하고 Vout 신호를 위한 신호 드라이브를 제공한다.
캐스코드 증폭기(200)는 개방 드레인 구조로 구현된다. Vdd를 초과하는 출력 전압 스윙은 인덕터(230)로 인해 가능하다. Vout 신호가 Vdd 보다 클 때, 모든 K개의 브랜치들(210) 내의 캐스코드 트랜지스터들(214)에 큰 전압이 발생될 수 있으며, 이는 이러한 트랜지스터들에 스트레스일 수 있다. 피드백은 캐스코드 트랜지스터들(214)에 걸친 전압 스윙을 감소시키기 위해 사용될 수 있다. 도2에서, 피드백은 저항기(242) 및 커패시터(244)로 구현되며, 이들은 Vout 신호의 주파수보다 훨씬 낮은 대역폭을 갖는 저역 통과 필터를 형성한다. 저역 통과 필터는 Vbias 전압으로서 Vout 신호의 감소된 버젼을 제공한다. 이네이블되는 각각의 브랜치(210)에 대해, Vbias 전압이 인버터(220)를 통해 캐스코드 트랜지스터(214)의 게이트에 제공된다. 이러한 방식에서, 출력 노드 X에서의 전압 스윙은 각각의 이네이블된 브랜치(210)의 캐스코드 트랜지스터(214) 및 게인 트랜지스터(212)에 걸쳐 분할될 수 있다.
각각의 브랜치(210)의 경우, 피드백은 캐스코드 트랜지스터(214)가 턴온될 때 캐스코드 트랜지스터에 걸친 전압 스윙을 제한한다. 그러나 대부분의 스트레스는 캐스코드 트랜지스터(214)가 턴오프될 때 발생한다. 오프 상태에서, 캐스코드 트랜지스터(214)의 게이트는 인버터(220)를 통해 그라운드에 연결되고, 캐스코드 트랜지스터(214)는 소스가 또한 스위치로서 동작하는 게인 트랜지스터(212)를 통해 그라운드에 연결된다. 오프셋 상태에서, 캐스코드 트랜지스터(214)의 드레인-소스 전압(Vds)은 물론, 게이트-드레인 전압(Vgd)은 (예를 들어, Vdd의 두 배까지) Vdd보다 클 수 있으며, 레이팅된 디바이스 전압들을 초과할 수 있다. 큰 Vds 및 Vgd 전압은 캐스코드 트랜지스터(214)에 스트레스를 줄 수 있으며, 트랜지스터의 신뢰도 및 수명에 악영향을 미칠 수 있다. 증폭기(200)가 높은 이득/높은 출력 전력에서 동작하고 브랜치가 이득을 감소시키기 위해 디스에이블될 때 스트레스는 특히 심각할 수 있다. 이러한 디스에이블된 브랜치의 캐스코드 트랜지스터에는, Vdd보다 훨씬 높을 수 있는 큰 Vds 및 Vgd 전압들이 발생할 수 있다.
증폭기(200)에서 캐스코드 트랜지스터들(214)의 신뢰도는 더 긴 게이트 길이를 갖는 NMOS 트랜지스터들을 사용함으로써 또는 캐스코드 트랜지스터들(214)을 위해 두꺼운 산화막 NMOS 트랜지스터들을 사용함으로써 개선될 수 있다. 그러나 두 해결책은 이러한 NMOS 트랜지스터들의 높은 커패시턴스로 인해 증폭기의 RF 성능에 악영향을 미칠 수 있다. 높은 커패시턴스는 특히 높은 주파수 동작에 대해 문제일 수 있다.
도3은 보호 회로를 갖는 캐스코드 증폭기(300)의 예시적인 설계의 개략도를 도시한다. 증폭기(300)는 DA(142), PA(144), LNA(152), VGA들(136 및 158), 및/또는 도1의 다른 증폭기들을 위해 사용될 수 있다. 증폭기(300)는 병렬로 연결된 K개의 브랜치들(310a 내지 310k)을 포함한다. 각각의 브랜치(310) 내에서, NMOS 트랜지스터(312)는 소스가 스위치(316)의 일단에 연결되고 게이트가 Vin 신호를 수신한다. 스위치(316)의 다른 단은 회로 그라운드에 연결된다. NMOS 트랜지스터(314)는 소스가 NMOS 트랜지스터(312)의 드레인에 연결되고, 게이트가 노드 Y에 연결되며, 드레인이 노드 X에 연결된다. 스위치(320)는 NMOS 트랜지스터(314)의 게이트와 소스 사이에 연결되며, Bk 제어 신호에 의해 제어되는데, 여기서 k ∈ { 1, ... , K}이다. 스위치(316)는 Bk 제어 신호와 상보적(complementary)인
Figure pct00001
제어 신호에 의해 제어된다. 스위치들(316 및 320) 각각은 NMOS 트랜지스터, PMOS 트랜지스터, 전송 게이트 등으로 구현될 수 있다.
인덕터(330)는 Vdd 전력 공급기와 Vout 신호를 제공하는 노드 X 사이에 연결된다. 바이어스 회로(340)는 노드 X와 노드 Y 사이에 연결되는 저항기(342) 및 노드 Y와 회로 그라운드 사이에 연결되는 커패시터(344)로 구현된다. 노드 Y는 Vbias 전압을 제공한다.
K개의 브랜치들(310a 내지 310k) 각각은 해당 브랜치에 대한 Bk 및
Figure pct00002
제어 신호들에 의해 개별적으로 이네이블 또는 디스에이블될 수 있다. k번째 브랜치는, (i)Bk 제어 신호에 로직 로우를 제공(스위치(320)를 개방시킴)하고, 그리고 (ii)
Figure pct00003
제어 신호에 로직 하이를 제공(스위치(316)를 단락시킴)함으로써 이네이블될 수 있다. 역으로, k번째 브랜치는 Bk 제어 신호에 로직 하이를 제공하고
Figure pct00004
제어 신호에 로직 로우를 제공함으로써 디스에이블될 수 있다.
캐스코드 증폭기(300)는 다음과 같이 동작한다. 이네이블된 각각의 브랜치에 대해, NMOS 트랜지스터(302)는 소스가 회로 그라운드에 연결되며, Vin 신호를 증폭시키는 게인 트랜지스터로서 동작한다. NMOS 트랜지스터(314)는 소스가 게이트와 연결이 끊기고, NMOS 트랜지스터(312)로부터의 증폭된 신호를 버퍼링하는 캐스코드 트랜지스터로서 동작하며 Vout 신호를 위한 신호 드라이브를 제공한다. 이네이블된 각각의 브랜치의 경우, NMOS 트랜지스터(312)는 소스가 회로 그라운드로부터 분리되고 플로팅한다. NMOS 트랜지스터(314)는 소스가 게이트에 연결되고 모두 Vbias 전압을 수신한다. 따라서, 출력 전압 스윙은 브랜치가 on 상태에서 이네이블되는 경우는 물론 브랜치가 off 상태에서 디스에이블되는 경우도 캐스코드 트랜지스터(314) 및 게인 트랜지스터(312)에 걸쳐 분할된다.
도4는 보호 회로를 갖는 캐스코드 증폭기(400)의 예시적인 설계의 개략도를 도시한다. 증폭기(400)는 또한 DA(142), PA(144), LNA(152), VGA들(136 및 158), 및/또는 도1의 다른 증폭기들에 대해 사용될 수 있다. 증폭기(400)는 병렬로 연결된 K개의 브랜치들(410a 내지 410k)을 포함한다. 각각의 브랜치(410) 내에서, NMOS 트랜지스터(412)는 소스가 회로 그라운드에 연결되고 게이트가 스위치(416)의 일단에 연결된다. 스위치(416)의 다른 단은 Vin 신호를 수신한다. 스위치(418)는 NMOS 트랜지스터(412)의 게이트와 회로 그라운드 사이에 연결된다. NMOS 트랜지스터(414)는 소스가 NMOS 트랜지스터(412)의 드레인에 연결되고, 게이트가 노드 Y에 연결되며, 드레인은 노드 X에 연결된다. 스위치(420)는 게이트와 NMOS 트랜지스터(414) 사이에 연결된다. 스위치들(418 및 420)은 Bk 제어 신호에 의해 제어되는데, 여기서, k ∈ { l, ... , K}이다. 스위치(416)는 Bk 제어 신호와 상보적인
Figure pct00005
제어 신호에 의해 제어된다. 스위치들(416, 418 및 420) 각각은 NMOS 트랜지스터, PMOS 트랜지스터, 전송 게이트 등으로 구현될 수 있다. 인덕터(430), 바이어스 회로(440), 레지스터(440) 및 커패시터(444)는 각각 도3의 인덕터(330), 바이어스 회로(340), 저항기(342) 및 커패시터(344)와 유사한 방식으로 연결된다.
K개의 브랜치들(410a 내지 410k) 각각은 해당 브랜치에 대한 Bk 및
Figure pct00006
제어 신호들에 의해 이네이블 또는 디스에이블될 수 있다. k번째 브랜치는 (i) Bk 제어 신호에 로직 로우를 제공(스위치들(418 및 420)을 개방시킴)하고, 그리고 (ii)
Figure pct00007
제어 신호에 로직 하이를 제공(스위치(416)를 단락시킴)함으로써 이네이블될 수 있다. 역으로, k번째 브랜치는 Bk 제어 신호에 로직 하이를 제공하고
Figure pct00008
제어 신호에 로직 로우를 제공함으로써 디스에이블될 수 있다.
캐스코드 증폭기(400)는 다음과 같이 동작한다. 이네이블된 각각의 브랜치에 대해, NMOS 트랜지스터(412)는 게이트에서 Vin 신호를 수신하고 게인 트랜지스터로서 동작한다. NMOS 트랜지스터(414)는 소스가 게이트와 연결이 끊기고, 캐스코드 트랜지스터로서 동작한다. 이네이블된 각각의 브랜치의 경우, NMOS 트랜지스터(412)는 게이트가 Vin 신호로부터 연결이 끊기고 회로 그라운드에 연결된다. NMOS 트랜지스터(414)는 소스가 게이트에 연결되고 모두 Vbias 전압을 수신한다. 따라서, 출력 전압 스윙은 브랜치가 이네이블되는 경우는 물론 브랜치가 디스에이블되는 경우도 캐스코드 트랜지스터(414) 및 게인 트랜지스터(412)에 걸쳐 분할된다.
도3 및 4는 각각의 브랜치에 하나의 캐스코드 트랜지스터를 갖는 캐스코드 증폭기들의 예시적인 두 설계를 도시한다. 다수의 캐스코드 트랜지스터들은 또한 각각의 트랜지스터에 걸친 전압 출력 스위칭을 추가로 분할하기 위해 각각의 브랜치에서 사용될 수 있다.
도5는 적층된 캐스코드 트랜지스터들 및 보호 회로를 갖는 캐스코드 증폭기(500)의 예시적인 설계의 개략도를 도시한다. 증폭기(500)는 또한 DA(142), PA(144), LNA(152), VGA들(136 및 158), 및/또는 도1의 다른 증폭기들에 대해 사용될 수 있다. 증폭기(500)는 병렬로 연결된 K개의 브랜치들(510a 내지 510k)을 포함한다. 각각의 브랜치(510) 내에서, NMOS 트랜지스터(512)는 소스가 스위치(518)의 일단에 연결되고 게이트가 Vin 신호를 수신한다. 스위치(518)의 다른 단은 회로 그라운드에 연결된다. 두 개의 NMOS 트랜지스터(514 및 516)는 서로 적층된다. NMOS 트랜지스터(516)는 드레인이 노드 X에 연결되고 게이트가 Vbias 전압을 수신하고 소스가 NMOS 트랜지스터(514)의 드레인에 연결된다. NMOS 트랜지스터(514)는 게이트가 Vbias2 전압을 수신하고 소스가 NMOS 트랜지스터(512)의 드레인에 연결된다. 스위치(520)가 NMOS 트랜지스터(516)의 게이트와 소스 사이에 연결된다. 스위치(522)가 NMOS 트랜지스터(514)의 게이트와 소스 사이에 연결된다. 스위치들(520 및 522)은 Bk 제어 신호에 의해 제어되는데, 여기서, k ∈ { l, ... , K}이다. 스위치(518)는 Bk 제어 신호와 상보적인
Figure pct00009
제어 신호에 의해 제어된다. 스위치들(518, 520 및 522) 각각은 NMOS 트랜지스터, PMOS 트랜지스터, 전송 게이트 등으로 구현될 수 있다. 인덕터(530)는 Vdd 공급기 전압과 Vout 신호를 제공하는 노드 X 사이에 연결된다.
바이어스 회로(540)는 Vout 신호를 수신하고 각각의 브랜치(510)에서, 캐스코드 트랜지스터들(516 및 514)에 대해 Vbias1 및 Vbias2를 각각 생성한다. Vbias1 및 Vbias2 전압들은 캐스코드 트랜지스터들(514 및 516)에 걸쳐 출력 전압 스윙을 분할하도록 생성될 수 있다. 예시적인 일 설계에서,
Figure pct00010
이고,
Figure pct00011
이며, 여기서
Figure pct00012
은 Vout 신호의 필터링된 버젼이다. 이러한 예시적인 설계에서, 출력 전압 스윙은 각각의 브랜치 내의 3개의 트랜지스터들에 걸쳐 거의 균일하게 분배될 수 있다.
K개의 브랜치들(510a 내지 510k) 각각은 해당 브랜치에 대한 Bk 및
Figure pct00013
제어 신호들에 의해 개별적으로 이네이블 또는 디스에이블될 수 있다. k번째 브랜치는 (i) Bk 제어 신호에 로직 로우를 제공(스위치들(520 및 522)을 개방시킴)하고, 그리고 (ii)
Figure pct00014
제어 신호에 로직 하이를 제공(스위치(518)를 단락시킴)함으로써 이네이블될 수 있다. 역으로, k번째 브랜치는 Bk 제어 신호에 로직 하이를 제공하고
Figure pct00015
제어 신호에 로직 로우를 제공함으로써 디스에이블될 수 있다.
캐스코드 증폭기(500)는 다음과 같이 동작한다. 이네이블된 각각의 브랜치에 대해, NMOS 트랜지스터(512)는 소스가 회로 그라운드에 연결되고 게인 트랜지스터로서 동작한다. NMOS 트랜지스터들(514 및 516)은 소스들이 게이트들과 연결이 끊기고, 캐스코드 트랜지스터들로서 동작한다. 디스에이블된 각각의 브랜치의 경우, NMOS 트랜지스터(512)는 소스가 회로 그라운드로부터 분리되고 플로팅한다. NMOS 트랜지스터(516)는 소스가 자신의 게이트에 연결되며, 게이트는 Vbias 전압을 수신한다. NMOS 트랜지스터(514)는 소스가 자신의 게이트에 연결되고, 게이트는 Vbias2 전압을 수신한다. 따라서, 출력 전압 스윙은 브랜치가 이네이블되는 경우는 물론 브랜치가 디스에이블되는 경우도 캐스코드 트랜지스터들(514 및 516) 및 게인 트랜지스터(512)에 걸쳐 분할된다.
도5는 두 개의 적층된 캐스코드 트랜지스터들을 갖는 캐스코드 증폭기의 예시적인 설계를 도시한다. 셋 이상의 캐스코드 트랜지스터들이 또한 적층될 수 있다. 적절한 바이어스 전압이 각각의 캐스코드 트랜지스터의 게이트에 제공될 수 있어서 on 및 off 상태들 모두에서 해당 캐스코드 트랜지스터에 걸쳐 원하는 Vds 및 Vgd 전압 스윙을 얻을 수 있다.
도3, 4 및 5는 캐스코드 증폭기를 위한 보호 회로의 3개의 예시적인 설계를 도시한다. 보호 회로는 또한 다른 설계들로 구현될 수 있다. 일반적으로, 보호 회로는 심지어 브랜치가 디스에이블될 경우도 피드백 활성을 유지할 수 있다. 이는 (i) 예를 들어, 도3 및 5에 도시된 바와 같은 게인 트랜지스터의 소스에 연결된 일련의 스위치, 또는 (ii) 예를 들어, 도4에 도시된 바와 같이 게이트를 그라운드에 연결시키고 그리고 게이트를 Vin 신호로부터 분리시키기 위한 다수의 스위치들에 의해 게인 트랜지스터를 개방/플로팅시킴으로써 달성될 수 있다. 더욱이, 캐스코드 트랜지스터의 게이트 및 소스는 예를 들어, 도3 내지 5에 도시된 바와 같이, 스위치를 통해 단락될 수 있다. 보호 회로는 예를 들어, 도3, 4 및 5에 도시된 바와 같이 스위치들로 구현될 수 있다.
일반적으로, 장치(예를 들어, 집적 회로, 무선 디바이스 등)는 병렬로 연결된 다수의 브랜치들을 포함하고 입력 신호를 증폭하고 출력 신호를 제공하도록 동작하는 증폭기를 포함할 수 있다. 증폭기는 드라이버 증폭기, 전력 증폭기, LNA, VGA 등일 수 있다. 다수의 브랜치들은 적어도 하나의 스위칭 가능한 브랜치를 포함할 수 있다. 각각의 스위칭 가능한 브랜치는 증폭기의 전체 이득을 증가시키기 위해 on 상태에서 또는 전체 이득을 감소시키기 위해 off 상태에서 동작될 수 있다.
예시적인 일 설계에서, 각각의 스위칭 가능한 브랜치는 캐스코드 트랜지스터에 연결된 게인 트랜지스터를 포함할 수 있다. 게인 트랜지스터는 입력 신호를 증폭시키고 on 상태에서 증폭된 신호를 제공할 수 있으며 off 상태에서 입력 신호를 증폭하지 않을 수도 있다. 캐스코드 트랜지스터는 증폭된 신호를 버퍼링하고 on 상태에서 출력 신호를 제공할 수 있다. 출력 신호의 전압 스윙은 on 상태는 물론 off 상태에서 게인 트랜지스터와 캐스코드 트랜지스터 사이에서 분할될 수 있다. 게인 트랜지스터 및 캐스코드 트렌지스터에는 on 및 off 상태에서 출력 전압 스윙의 일부가 발생할 수 있다. 게인 트랜지스터 및 캐스코드 트랜지스터는 NMOS 트랜지스터 또는 일부 다른 타입의 트랜지스터들로 구현될 수 있다.
예시적인 일 설계에서, 각각의 스위칭 가능한 브랜치의 경우, 스위치(예를 들어, 도3의 스위치(320) 또는 도4의 스위치(420))는 off 상태에서 캐스코드 트랜지스터의 게이트와 소스를 단락시킬 수 있다. 예시적일 일 설계에서, 스위치(예를 들어, 도3의 스위치(316)는 게인 트랜지스터의 소스와 회로 그라운드 사이에 연결될 수 있으며, on 상태에서 접속되고 off 상태에서 개방될 수 있다. 다른 예시적인 설계에서, 하나의 스위치(예를 들어, 도4의 스위치(418))가 게인 트랜지스터의 게이트와 회로 그라운드 사이에서 연결될 수 있으며, on 상태에서 개방되고 off 상태에서 접속될 수 있다. 다른 스위치(예를 들어, 도4의 스위치(416))가 게인 트랜지스터의 게이트와 입력 신호 사이에서 연결될 수 있으며, on 상태에서 접속되고 off 상태에서 개방될 수 있다.
예시적인 일 설계에서, 각각의 스위칭 가능한 브랜치는 예를 들어, 도5에 도시된 바와 같이, 캐스코드 트랜지스터와 게인 트랜지스터 사이에 연결되는 제2 캐스코드 트랜지스터를 포함할 수 있다. 제2 캐스코드 트랜지스터는 on 상태에서 증폭된 신호를 버퍼링할 수 있다. 출력 신호의 전압 스윙은 on 및 off 상태 모두에서 두 캐스코드 트랜지스터들과 게이트 사이에서 분할될 수 있다.
인덕터는 각각의 스위칭 가능한 브랜치에서 공급 전압과 캐스코드 트랜지스터의 드레인 사이에 연결될 수 있다. 출력 신호는 공급 전압 초과 및 미만의 전압 스윙을 가질 수 있다. 바이어스 회로는 출력 신호를 수신하고 각각의 스위칭 가능한 브랜치에서 캐스코드 트랜지스터에 대한 바이어스 전압을 제공할 수 있다. 바이어스 전압은 예를 들어, 도3 및 4에 도시된 바와 같이, on 상태에서 캐스코드 트랜지스터의 게이트에만 인가될 수 있고, off 상태에서 캐스코드 트랜지스터의 게이트 및 소스 모드에 인가될 수 있다.
도6은 증폭기를 동작시키기 위한 프로세스(600)의 예시적인 설계를 도시한다. 입력 신호는 on 상태에서 증폭된 신호를 획득하기 위해 게인 트랜지스터로 증폭될 수 있다(블록 612). 증폭된 신호는 on 상태에서 출력 신호를 획득하기 위해 캐스코드 트랜지스터로 버퍼링될 수 있다(블록 614). 증폭기는 다수의 브랜치들을 포함할 수 있으며 적어도 하나의 브랜치가 이네이블될 수 있다. 각각의 이네이블된 브랜치는 on 상태에서 동작하는 캐스코드 트랜지스터 및 게인 트랜지스터를 포함할 수 있다. 바이어스 전압은 출력 신호에 기초하여 생성되고 캐스코드 트랜지스터의 게이트에 인가될 수 있다.
출력 신호의 전압 스윙은 on 상태 및 off 상태에서 게인 트랜지스터와 캐스코드 트랜지스터 사이에서 분할될 수 있는데, 게인 트랜지스터와 캐스코드 트랜지스터 각각에는 on 및 off 상태에서 전압 스윙의 일부가 발생한다(블록 616). 블록(616)의 예시적인 일 설계에서, 예를 들어, 도3에 도시된 바와 같이, 캐스코드 트랜지스터의 게이트 및 소스가 단락될 수 있으며, 게인 트랜지스터의 소스는 off 상태에서 회로 그라운드로부터 분리될 수 있다. 블록(616)의 다른 예시적인 설계에서, 예를 들어, 도4에 도시된 바와 같이, 캐스코드 트랜지스터의 게이트 및 소스가 단락될 수 있고, 게인 트랜지스터의 게이트는 입력 신호로부터 분리될 수 있으며 오프 상태에서 회로 그라운드에 추가로 단락될 수 있다.
본 명세서에 설명된 보호 회로를 갖는 캐스코드 증폭기는 IC, 아날로그 IC, RFIC, 혼합 신호 IC, ASIC, 인쇄 회로 기판(PCB), 전자 디바이스 등에 구현될 수 있다. 캐스코드 증폭기는 또한 CMOS, NMOS, PMOS, 바이폴라 접합 트랜지스터(BJT), 바이폴라-CMOS(BiCMOS), 실리콘 게르마늄(SiGe), 갈륨아세나이드(GaAs) 등과 같은 다양한 IC 프로세싱 기술들로 제조될 수 있다.
본 명세서에 설명된 캐스코드 증폭기를 구현하는 장치는 자립형 디바이스이거나, 또는 대규모 디바이스의 일부일 수 있다. 디바이스는 (i)자립형 IC, (ii)데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (iii)RF 수신기(RFR) 또는 RF 송신기/수신기(RTR)와 같은 RFIC, (iv)이동국 모뎀(MSM)과 같은 (ASIC), (v)다른 디바이스들 내에 내장될 수 있는 모듈, (vi)수신기, 셀룰러 폰, 무선 디바이스, 핸드셋 또는 모바일 유닛, (vii) 기타 등일 수 있다.
하나 이상의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 통해 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하기 위한 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 장치들, 또는 명령 또는 데이터 구조의 형태로 요구되는 프로그램 코드 수단을 저장 또는 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 간주될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 통해 전송되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의에 포함될 수 있다. 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc , 광 disc, DVD, 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 데이터를 자기적으로 재생하지만, disc은 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함되어야 한다.
상기 설명은 당업자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 설명들에 대한 다양한 변형들이 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기에 설명된 예들 및 설계들에 한정되는 것이 아니라, 본 명세서에 설명된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위와 조화되어야 한다.

Claims (24)

  1. 장치로서,
    on 상태에서는 입력 신호를 증폭하여 증폭된 신호를 제공하도록 동작하고, off 상태에서는 상기 입력 신호를 증폭하지 않도록 동작하는 게인 트랜지스터(gain transistor); 및
    상기 게인 트랜지스터에 연결되고 상기 on 상태에서 상기 증폭된 신호를 버퍼링하고 출력 신호를 제공하도록 동작하는 캐스코드 트랜지스터(cascode transistor)를 포함하며,
    상기 게인 트랜지스터 및 상기 캐스코드 트랜지스터 각각에 상기 on 상태 및 상기 off 상태에서 전압 스윙의 일부가 발생하는 상태로, 상기 출력 신호의 상기 전압 스윙이 상기 on 상태 및 off 상태에서 상기 게인 트랜지스터와 상기 캐스코드 트랜지스터 사이에서 분할(split)되는,
    장치.
  2. 제1항에 있어서,
    상기 off 상태에서 상기 캐스코드 트랜지스터의 게이트 및 소스를 단락시키도록 동작하는 제1 스위치를 더 포함하는, 장치.
  3. 제2항에 있어서,
    상기 게인 트랜지스터의 소스와 회로 그라운드 사이에 연결되는 제2 스위치를 더 포함하며, 상기 제2 스위치는 상기 on 상태에서 접속(close)되고, 상기 off 상태에서 개방(open)되는, 장치.
  4. 제2항에 있어서,
    상기 게인 트랜지스터의 게이트와 회로 그라운드 사이에 연결되는 제2 스위치 ―상기 제2 스위치는 상기 on 상태에서 개방되고 상기 off 상태에서 접속됨―; 및
    상기 게인 트랜지스터의 상기 게이트와 상기 입력 신호 사이에 연결되는 제3 스위치를 더 포함하며, 상기 제3 스위치는 상기 on 상태에서 접속되고 상기 off 상태에서 개방되는, 장치.
  5. 제1항에 있어서,
    상기 게인 트랜지스터와 상기 캐스코드 트랜지스터 사이에 연결되고 상기 on 상태에서 상기 증폭된 신호를 버퍼링하도록 동작하는 제2 캐스코드 트랜지스터를 더 포함하며, 상기 출력 신호의 상기 전압 스윙은 상기 on 및 off 상태에서 상기 게인 트랜지스터와 상기 캐스코드 트랜지스터와 상기 제2 캐스코드 트랜지스터 사이에서 분할되는, 장치.
  6. 제1항에 있어서,
    상기 출력 신호를 수신하고 상기 캐스코드 트랜지스터에 바이어스 전압을 제공하도록 동작하는 바이어스 회로를 더 포함하는, 장치.
  7. 제6항에 있어서,
    상기 바이어스 전압은 상기 on 상태에서 상기 캐스코드 트랜지스터의 게이트에만 인가되고, 상기 off 상태에서 상기 캐스코드 트랜지스터의 상기 게이트 및 소스에 모두 인가되는, 장치.
  8. 제6항에 있어서,
    상기 바이어스 회로는,
    상기 캐스코드 트랜지스터의 드레인과 게이트 사이에 연결된 저항기, 및
    상기 캐스코드 트랜지스터의 상기 게이트와 회로 그라운드 사이에 연결되는 커패시터를 포함하는, 장치.
  9. 제1항에 있어서,
    상기 캐스코드 트랜지스터의 드레인과 공급 전압 사이에 연결되는 인덕터를 더 포함하며, 상기 출력 신호는 상기 공급 전압 미만의 전압 스윙 및 상기 공급 전압 초과의 전압 스윙을 갖는, 장치.
  10. 무선 디바이스로서,
    병렬로 연결된 다수의 브랜치들을 포함하고 입력 신호를 증폭하여 출력 신호를 제공하도록 동작하는 증폭기를 포함하며,
    상기 다수의 브랜치들은 적어도 하나의 스위칭 가능한 브랜치를 포함하고, 각각의 스위칭 가능한 브랜치는 on 상태 또는 off 상태에서 동작가능하며,
    상기 각각의 스위칭 가능한 브랜치는,
    상기 on 상태에서는 상기 입력 신호를 증폭하여 증폭된 신호를 제공하고, 상기 off 상태에서는 상기 입력 신호를 증폭하지 않도록 동작하는 게인 트랜지스터, 및
    상기 게인 트랜지스터에 연결되고 상기 on 상태에서 상기 증폭된 신호를 버퍼링하여 상기 출력 신호를 제공하도록 동작하는 캐스코드 트랜지스터를 포함하며, 상기 출력 신호의 전압 스윙은 상기 on 상태 및 상기 off 상태에서 상기 게인 트랜지스터와 상기 캐스코드 트랜지스터 사이에서 분할되는, 무선 디바이스.
  11. 제10항에 있어서,
    상기 적어도 하나의 스위칭 가능한 브랜치 각각은, 상기 on 상태에서는 상기 증폭기의 전체 이득을 증가시키도록 동작하고, 상기 off 상태에서는 상기 전체 이득을 감소시키도록 동작하는, 무선 디바이스.
  12. 제10항에 있어서,
    각각의 스위칭 가능한 브랜치에서 공급 전압과 상기 캐스코드 트랜지스터의 드레인 사이에 연결되는 인덕터를 더 포함하며, 상기 출력 신호는 상기 공급 전압 미만의 전압 스윙과 상기 공급 전압 초과의 전압 스윙을 갖는, 무선 디바이스.
  13. 제10항에 있어서,
    상기 출력 신호를 수신하고 각각의 스위칭 가능한 브랜치의 상기 캐스코드 트랜지스터에 바이어스 전압을 제공하도록 동작하는 바이어스 회로를 더 포함하는, 무선 디바이스.
  14. 제10항에 있어서,
    상기 증폭기는 드라이버 증폭기(DA), 전력 증폭기(PA), 저잡음 증폭기(LNA), 또는 가변 이득 증폭기(VGA)인, 무선 디바이스.
  15. on 상태에서 증폭된 신호를 획득하기 위해 게인 트랜지스터로 입력 신호를 증폭하는 단계;
    상기 증폭된 신호를 캐스코드 트랜지스터로 버퍼링하고 상기 on 상태에서 출력 신호를 제공하는 단계; 및
    상기 게인 트랜지스터 및 상기 캐스코드 트랜지스터에 각각 상기 on 상태 및 off 상태에서 전압 스윙의 일부가 발생하는 상태로, 상기 on 상태 및 상기 off 상태에서 상기 게인 트랜지스터와 상기 캐시코드 트랜지스터 사이에서 상기 출력 전압의 스윙을 분할하는 단계를 포함하는,
    방법.
  16. 제15항에 있어서,
    상기 off 상태에서 상기 캐스코드 트랜지스터의 게이트와 소스를 단락시키는 단계를 더 포함하는, 방법.
  17. 제15항에 있어서,
    상기 on 상태에서 상기 게인 트랜지스터의 소스를 회로 그라운드에 연결하는 단계; 및
    상기 off 상태에서 상기 게인 트랜지스터의 상기 소스를 상기 회로 그라운드로부터 분리하는 단계를 더 포함하는, 방법.
  18. 제15항에 있어서,
    상기 on 상태에서 상기 입력 신호를 상기 게인 트랜지스터의 게이트에 연결하는 단계; 및
    상기 off 상태에서 상기 입력 신호를 상기 게인 트랜지스터의 상기 게이트로부터 분리시키고 상기 게이트를 회로 그라운드에 단락시키는 단계를 더 포함하는, 방법.
  19. 제15항에 있어서,
    상기 출력 신호에 기초하여 바이어스 전류를 생성하는 단계; 및
    상기 캐스코드 트랜지스터의 게이트에 상기 바이어스 전압을 인가하는 단계를 더 포함하는, 방법.
  20. 제15항에 있어서,
    다수의 브랜치들을 포함하는 증폭기의 적어도 하나의 브랜치를 이네이블(enable)하는 단계를 더 포함하며, 이네이블된 브랜치 각각은 상기 on 상태에서 동작하는 상기 게인 트랜지스터 및 상기 캐스코드 트랜지스터를 포함하는, 방법.
  21. 장치로서,
    on 상태에서 증폭된 신호를 획득하기 위해 입력 신호를 증폭하기 위한 수단;
    상기 on 상태에서 증폭된 신호를 버퍼링하고 출력 신호를 제공하기 위한 수단; 및
    상기 증폭하기 위한 수단 및 상기 버퍼링하기 위한 수단 각각에 상기 on 상태 및 off 상태에서 전압 스윙의 일부가 발생하는 상태로, 상기 on 상태 및 상기 off 상태에서 상기 증폭하기 위한 수단 및 상기 버퍼링하기 위한 수단 사이에서 상기 출력 신호의 전압 스윙을 분할(split)하기 위한 수단을 포함하는,
    장치.
  22. 제21항에 있어서,
    상기 on 상태에서 증폭하기 위한 수단을 이네이블하고 상기 off 상태에서 증폭하기 위한 수단을 디스에이블하기 위한 수단을 더 포함하는, 장치.
  23. 제21항에 있어서,
    상기 off 상태에서 적어도 하나의 바이어스 전압으로 버퍼링하기 위한 수단을 바이어싱하기 하기 위한 수단을 더 포함하는, 장치.
  24. 제21항에 있어서,
    다수의 브랜치들을 포함하는 증폭기의 적어도 하나의 브랜치를 이네이블하기 위한 수단을 더 포함하며, 각각의 이네이블된 브랜치는 상기 on 상태에서 동작하는 상기 증폭하기 위한 수단 및 상기 버퍼링하기 위한 수단을 포함하는, 장치.
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