JPH09106503A - 信号増幅回路 - Google Patents
信号増幅回路Info
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- JPH09106503A JPH09106503A JP7286735A JP28673595A JPH09106503A JP H09106503 A JPH09106503 A JP H09106503A JP 7286735 A JP7286735 A JP 7286735A JP 28673595 A JP28673595 A JP 28673595A JP H09106503 A JPH09106503 A JP H09106503A
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Abstract
(57)【要約】
【課題】 再生速度を変更できるビデオテープレコーダ
の再生信号増幅回路において、高速再生時の信号周波数
帯域内でのヘッドの共振周波数の影響をなくした信号増
幅回路を提供する。 【解決手段】 複数の信号増幅用接合型ＦＥＴＱ１〜Ｑ
３からなる並列入力型増幅回路２０に、ドラム回転数を
変えることで再生速度が変化するビデオテープレコーダ
の再生信号を入力して増幅する再生信号増幅回路におい
て、低速再生時は、複数の信号増幅用接合型ＦＥＴＱ１
〜Ｑ３からなる並列入力型増幅回路にて増幅し、高速再
生時は、スイッチングトランジスタＱ５をオフにして、
ＦＥＴＱ２とＦＥＴＱ３のゲートとソース間に逆バイア
スをかけて増幅機能を停止させて増幅する。高速再生時
には入力容量が減少してヘッド共振周波数を高くできる
ので、高速再生時の周波数帯域はヘッド共振周波数より
も小さい帯域内に入る。
の再生信号増幅回路において、高速再生時の信号周波数
帯域内でのヘッドの共振周波数の影響をなくした信号増
幅回路を提供する。 【解決手段】 複数の信号増幅用接合型ＦＥＴＱ１〜Ｑ
３からなる並列入力型増幅回路２０に、ドラム回転数を
変えることで再生速度が変化するビデオテープレコーダ
の再生信号を入力して増幅する再生信号増幅回路におい
て、低速再生時は、複数の信号増幅用接合型ＦＥＴＱ１
〜Ｑ３からなる並列入力型増幅回路にて増幅し、高速再
生時は、スイッチングトランジスタＱ５をオフにして、
ＦＥＴＱ２とＦＥＴＱ３のゲートとソース間に逆バイア
スをかけて増幅機能を停止させて増幅する。高速再生時
には入力容量が減少してヘッド共振周波数を高くできる
ので、高速再生時の周波数帯域はヘッド共振周波数より
も小さい帯域内に入る。
Description
【０００１】
【産業上の利用分野】本発明は、信号増幅回路、特にビ
デオテープレコーダにおいて、再生速度の異なる再生信
号の増幅に適用して好適な信号増幅回路に関する。
デオテープレコーダにおいて、再生速度の異なる再生信
号の増幅に適用して好適な信号増幅回路に関する。
【０００２】
【従来の技術】これまで、ビデオテープレコーダ（以
下、ＶＴＲという。）の再生信号を増幅する信号増幅回
路として、図５に示すような信号増幅回路１０が提案さ
れている。この信号増幅回路１０は、複数、例えば３個
の接合型ｎチャネル電界効果トランジスタ（以下、ＦＥ
Ｔという。）Ｑ１、Ｑ２及びＱ３を並列接続し、各ＦＥ
ＴＱ１〜Ｑ３のゲートを信号入力端子とし、ソースＳを
共通に接地し、ドレインＤを共通に接続して構成されて
いる。
下、ＶＴＲという。）の再生信号を増幅する信号増幅回
路として、図５に示すような信号増幅回路１０が提案さ
れている。この信号増幅回路１０は、複数、例えば３個
の接合型ｎチャネル電界効果トランジスタ（以下、ＦＥ
Ｔという。）Ｑ１、Ｑ２及びＱ３を並列接続し、各ＦＥ
ＴＱ１〜Ｑ３のゲートを信号入力端子とし、ソースＳを
共通に接地し、ドレインＤを共通に接続して構成されて
いる。
【０００３】前記信号増幅回路１０において、前記ＦＥ
ＴＱ１〜Ｑ３は、ドレイン・ソース間の帰還容量によ
る、いわゆるミラー効果により見かけ上の入力容量が増
大し、入力インピーダンスを下げ、高周波特性を劣化さ
せる。そこで前記ミラー効果による見かけ上の入力容量
の増大を防ぐために、バイポーラトランジスタＱ４にて
構成されるベース接地回路を設けて出力を取り出すよう
にしている。
ＴＱ１〜Ｑ３は、ドレイン・ソース間の帰還容量によ
る、いわゆるミラー効果により見かけ上の入力容量が増
大し、入力インピーダンスを下げ、高周波特性を劣化さ
せる。そこで前記ミラー効果による見かけ上の入力容量
の増大を防ぐために、バイポーラトランジスタＱ４にて
構成されるベース接地回路を設けて出力を取り出すよう
にしている。
【０００４】前記ベース接地回路を構成するバイポーラ
トランジスタＱ４のエミッタは、前記３個のＦＥＴＱ１
〜Ｑ３のドレインＤに共通に接続され、各ＦＥＴＱ１〜
Ｑ３からの信号電流をコレクタ負荷抵抗Ｒ３にて電圧に
変換して取り出している。なお、抵抗Ｒ１及びＲ２はそ
の接続点がバイポーラトランジスタＱ４のベースに接続
されたバイアス用の抵抗である。
トランジスタＱ４のエミッタは、前記３個のＦＥＴＱ１
〜Ｑ３のドレインＤに共通に接続され、各ＦＥＴＱ１〜
Ｑ３からの信号電流をコレクタ負荷抵抗Ｒ３にて電圧に
変換して取り出している。なお、抵抗Ｒ１及びＲ２はそ
の接続点がバイポーラトランジスタＱ４のベースに接続
されたバイアス用の抵抗である。
【０００５】ところで、ＶＴＲの再生ヘッドＨに誘起さ
れる再生信号電圧レベルＥｏは、次式で与えられる。Ｅ
ｏ＝ｎ×ｄφ／ｄｔ ここで、ｎはヘッドの巻線数、φ
は磁束密度である。
れる再生信号電圧レベルＥｏは、次式で与えられる。Ｅ
ｏ＝ｎ×ｄφ／ｄｔ ここで、ｎはヘッドの巻線数、φ
は磁束密度である。
【０００６】したがって、低速再生時は出力レベルが低
下し、再生増幅回路のノイズの影響が目立ってくる。こ
れを改善するために、前記複数のＦＥＴを用いた信号増
幅回路１０を再生増幅回路として用いている。
下し、再生増幅回路のノイズの影響が目立ってくる。こ
れを改善するために、前記複数のＦＥＴを用いた信号増
幅回路１０を再生増幅回路として用いている。
【０００７】再び図５において、再生ヘッド（ＨＥＡ
Ｄ）Ｈに誘起された再生信号は、ロータリトランスＲＴ
を介して回転ドラム（図示せず）の外部に取り出され、
信号増幅回路１０の各ＦＥＴＱ１〜Ｑ３のゲートに入力
される。
Ｄ）Ｈに誘起された再生信号は、ロータリトランスＲＴ
を介して回転ドラム（図示せず）の外部に取り出され、
信号増幅回路１０の各ＦＥＴＱ１〜Ｑ３のゲートに入力
される。
【０００８】ここで、前記信号増幅回路１０において、
前記３個のＦＥＴのうち１個のＦＥＴに着目して、バイ
ポーラトランジスタＱ４のコレクタに現れる再生信号レ
ベルをＥ1 、ノイズレベルをＮ1 、Ｓ／Ｎを〔Ｓ／Ｎ〕
1 とすると、〔Ｓ／Ｎ〕1 ＝Ｅ1 ／Ｎ1 となる。
前記３個のＦＥＴのうち１個のＦＥＴに着目して、バイ
ポーラトランジスタＱ４のコレクタに現れる再生信号レ
ベルをＥ1 、ノイズレベルをＮ1 、Ｓ／Ｎを〔Ｓ／Ｎ〕
1 とすると、〔Ｓ／Ｎ〕1 ＝Ｅ1 ／Ｎ1 となる。
【０００９】一方、３個のＦＥＴＱ１〜Ｑ３が並列接続
されている場合は、再生信号レベルをＥ3 、ノイズレベ
ルをＮ3 とすると再生信号は３倍になるので、Ｅ3 ＝３
Ｅ1となる。また、ノイズレベルは自乗平均となるので
Ｎ3 ＝√（３Ｎ1 2）となる。
されている場合は、再生信号レベルをＥ3 、ノイズレベ
ルをＮ3 とすると再生信号は３倍になるので、Ｅ3 ＝３
Ｅ1となる。また、ノイズレベルは自乗平均となるので
Ｎ3 ＝√（３Ｎ1 2）となる。
【００１０】したがって、図５の信号増幅回路１０のＳ
／Ｎは、〔Ｓ／Ｎ〕3 ＝Ｅ3 ／Ｎ3 ＝３Ｅ1 ／√（３Ｎ
1 2）＝√３×Ｅ1 ／Ｎ1＝√３〔Ｓ／Ｎ〕1 となる。つ
まり、√３倍だけＳ／Ｎが改善されることになる。
／Ｎは、〔Ｓ／Ｎ〕3 ＝Ｅ3 ／Ｎ3 ＝３Ｅ1 ／√（３Ｎ
1 2）＝√３×Ｅ1 ／Ｎ1＝√３〔Ｓ／Ｎ〕1 となる。つ
まり、√３倍だけＳ／Ｎが改善されることになる。
【００１１】ところが、再生ヘッドＨ側から見た信号増
幅回路１０の入力容量をＣ3 とし、前記ＦＥＴを一個用
いた場合の入力容量をＣ1 とすると、再生ヘッドＨ側か
ら見た信号増幅回路１０の入力容量Ｃ3 は、前記ＦＥＴ
を一個用いた場合の入力容量Ｃ1 の３倍となるため、ヘ
ッド結線時のロータリトランスＲＴの２次側のインダク
タンスをＬとすると、ヘッドのＬと前記入力容量Ｃ3 と
の並列共振周波数ｆ３は、 ｆ３＝１／２π√（Ｌ・Ｃ3 ）＝１／２π√（Ｌ・３Ｃ1 ） ＝１／√３×〔１／２π√（Ｌ・Ｃ1 ）〕 ここで、ｆ１＝１／２π√（Ｌ・Ｃ1 ）であるから、ｆ
３＝１／√３×ｆ１となる。つまり、１／√３だけ並列
共振周波数が低下する。
幅回路１０の入力容量をＣ3 とし、前記ＦＥＴを一個用
いた場合の入力容量をＣ1 とすると、再生ヘッドＨ側か
ら見た信号増幅回路１０の入力容量Ｃ3 は、前記ＦＥＴ
を一個用いた場合の入力容量Ｃ1 の３倍となるため、ヘ
ッド結線時のロータリトランスＲＴの２次側のインダク
タンスをＬとすると、ヘッドのＬと前記入力容量Ｃ3 と
の並列共振周波数ｆ３は、 ｆ３＝１／２π√（Ｌ・Ｃ3 ）＝１／２π√（Ｌ・３Ｃ1 ） ＝１／√３×〔１／２π√（Ｌ・Ｃ1 ）〕 ここで、ｆ１＝１／２π√（Ｌ・Ｃ1 ）であるから、ｆ
３＝１／√３×ｆ１となる。つまり、１／√３だけ並列
共振周波数が低下する。
【００１２】前記３個のＦＥＴを備えた信号増幅回路１
０をＶＴＲの再生回路に用いた場合、低速（１倍速、例
えば、デジタルＶＴＲにおいては４５００ｒｐｍ）再生
時の信号周波数帯域ｆＬは、図４に示すように、前記並
列共振周波数ｆ３よりも十分低い周波数であるため、問
題はない。しかし、高速再生（４倍速、例えば、デジタ
ルＶＴＲにおいては１８０００ｒｐｍ）時の信号周波数
帯域ｆＨは、並列共振周波数ｆ３よりも高い周波数にな
っているので、帯域内でのヘッド共振の影響で、振幅、
位相特性の急峻な変化が存在し、このため正常な復調動
作ができなくなってしまうという問題がある。
０をＶＴＲの再生回路に用いた場合、低速（１倍速、例
えば、デジタルＶＴＲにおいては４５００ｒｐｍ）再生
時の信号周波数帯域ｆＬは、図４に示すように、前記並
列共振周波数ｆ３よりも十分低い周波数であるため、問
題はない。しかし、高速再生（４倍速、例えば、デジタ
ルＶＴＲにおいては１８０００ｒｐｍ）時の信号周波数
帯域ｆＨは、並列共振周波数ｆ３よりも高い周波数にな
っているので、帯域内でのヘッド共振の影響で、振幅、
位相特性の急峻な変化が存在し、このため正常な復調動
作ができなくなってしまうという問題がある。
【００１３】
【発明が解決しようとする課題】本発明は、前記問題点
に鑑み、前記高速再生時の信号周波数帯域内でのヘッド
の共振による影響をなくした信号増幅回路を提供する点
にある。
に鑑み、前記高速再生時の信号周波数帯域内でのヘッド
の共振による影響をなくした信号増幅回路を提供する点
にある。
【００１４】
【課題を解決するための手段】本発明の信号増幅回路
は、複数の信号増幅トランジスタからなる並列入力型増
幅回路に、ドラム回転数を変えることで再生速度が変化
するビデオテープレコーダの再生信号を入力して増幅す
る信号増幅回路において、低速再生時は、前記複数の信
号増幅トランジスタからなる並列入力型増幅回路にて増
幅し、高速再生時は、前記複数の信号増幅トランジスタ
のうち一部の信号増幅トランジスタの入力端子と共通端
子間に逆バイアスをかけることで増幅機能を停止させて
増幅することを特徴とする。
は、複数の信号増幅トランジスタからなる並列入力型増
幅回路に、ドラム回転数を変えることで再生速度が変化
するビデオテープレコーダの再生信号を入力して増幅す
る信号増幅回路において、低速再生時は、前記複数の信
号増幅トランジスタからなる並列入力型増幅回路にて増
幅し、高速再生時は、前記複数の信号増幅トランジスタ
のうち一部の信号増幅トランジスタの入力端子と共通端
子間に逆バイアスをかけることで増幅機能を停止させて
増幅することを特徴とする。
【００１５】
【実施例】まず、前記問題点を解決できる本発明の信号
増幅回路の基本的構成を図１に基づいて説明する。前記
従来の信号増幅回路１０と変わらない構成には、同一符
号を付して説明する。本発明の信号増幅回路２０は、複
数のＦＥＴ、例えば３個のｎチャンネル接合型ＦＥＴＱ
１〜Ｑ３を並列接続になしうる構成とし、各ＦＥＴＱ１
〜Ｑ３のゲートを信号入力端子とし、ドレインＤはバイ
ポーラトランジスタＱ４のエミッタに共通に接続されて
いる。これらの構成は従来と変わるところはない。
増幅回路の基本的構成を図１に基づいて説明する。前記
従来の信号増幅回路１０と変わらない構成には、同一符
号を付して説明する。本発明の信号増幅回路２０は、複
数のＦＥＴ、例えば３個のｎチャンネル接合型ＦＥＴＱ
１〜Ｑ３を並列接続になしうる構成とし、各ＦＥＴＱ１
〜Ｑ３のゲートを信号入力端子とし、ドレインＤはバイ
ポーラトランジスタＱ４のエミッタに共通に接続されて
いる。これらの構成は従来と変わるところはない。
【００１６】本発明の信号増幅回路２０は、前記３個の
ＦＥＴＱ１〜Ｑ３のうちＦＥＴＱ１のソースは接地し、
残りの２個のＦＥＴＱ２及びＦＥＴＱ３のソースは、ス
イッチを構成するバイポーラトランジスタＱ５（以下、
スイッチングトランジスタＱ５という。）のコレクタに
直結されている。
ＦＥＴＱ１〜Ｑ３のうちＦＥＴＱ１のソースは接地し、
残りの２個のＦＥＴＱ２及びＦＥＴＱ３のソースは、ス
イッチを構成するバイポーラトランジスタＱ５（以下、
スイッチングトランジスタＱ５という。）のコレクタに
直結されている。
【００１７】前記スイッチングトランジスタＱ５のエミ
ッタは接地され、そのコレクタは抵抗Ｒ５を介して＋Ｂ
電源に接続され、そのベースは抵抗Ｒ４を介してコント
ロール電圧Ｖに接続されている。そして前記コントロー
ル電圧Ｖからの電圧にてスイッチングトタランジスタＱ
５をオンオフ制御する。さらに、再生ヘッドＨのロータ
リトランスＲＴの出力側（２次側巻線）の一端は、前記
ＦＥＴＱ１〜Ｑ３のゲートへ直結され、他端はＦＥＴＱ
１のソース及びスイッチングトランジスタＱ５のエミッ
タへそれぞれ直結されている。
ッタは接地され、そのコレクタは抵抗Ｒ５を介して＋Ｂ
電源に接続され、そのベースは抵抗Ｒ４を介してコント
ロール電圧Ｖに接続されている。そして前記コントロー
ル電圧Ｖからの電圧にてスイッチングトタランジスタＱ
５をオンオフ制御する。さらに、再生ヘッドＨのロータ
リトランスＲＴの出力側（２次側巻線）の一端は、前記
ＦＥＴＱ１〜Ｑ３のゲートへ直結され、他端はＦＥＴＱ
１のソース及びスイッチングトランジスタＱ５のエミッ
タへそれぞれ直結されている。
【００１８】以下、前記信号増幅回路２０において、Ｖ
ＴＲの低速再生時及び高速再生時の増幅動作について説
明する。まず、低速再生時は、ハイレベルに設定された
コントロール電圧Ｖが抵抗Ｒ４を通してスイッチングト
ランジスタＱ５のベースに印加されて該スイッチングト
ランジスタＱ５をオン状態にする。
ＴＲの低速再生時及び高速再生時の増幅動作について説
明する。まず、低速再生時は、ハイレベルに設定された
コントロール電圧Ｖが抵抗Ｒ４を通してスイッチングト
ランジスタＱ５のベースに印加されて該スイッチングト
ランジスタＱ５をオン状態にする。
【００１９】この時、３個のＦＥＴＱ１〜Ｑ３のゲート
には、ロータリトランスＲＴの２次側巻線により、アー
ス電位、すなわちＦＥＴＱ１〜Ｑ３のソースと同電位が
印加される。このため、再生ヘッドＨからの再生信号電
圧はＦＥＴＱ１〜Ｑ３にて電流に変換されて、ベース接
地トランジスタＱ４のコレクタに増幅された信号電圧が
現れる。そして、該信号電圧は次段の増幅回路（図示せ
ず）に入力される。この低速再生時の動作は前記従来の
信号増幅回路１０動作と変わるところはない。
には、ロータリトランスＲＴの２次側巻線により、アー
ス電位、すなわちＦＥＴＱ１〜Ｑ３のソースと同電位が
印加される。このため、再生ヘッドＨからの再生信号電
圧はＦＥＴＱ１〜Ｑ３にて電流に変換されて、ベース接
地トランジスタＱ４のコレクタに増幅された信号電圧が
現れる。そして、該信号電圧は次段の増幅回路（図示せ
ず）に入力される。この低速再生時の動作は前記従来の
信号増幅回路１０動作と変わるところはない。
【００２０】次に、高速再生時は、前記コントロール電
圧Ｖをローレベルに設定してスイッチングトランジスタ
Ｑ５をオフ状態にする。この時、ＦＥＴＱ２及びＦＥＴ
Ｑ３のソース電位は、抵抗Ｒ５を通して電源電圧＋Ｂ電
位に設定される。このため、前記ＦＥＴＱ２及びＦＥＴ
Ｑ３は、そのアース電位のゲートとソース間は逆バイア
ス状態となり、ゲート・ソース間の容量は大幅に減少し
て、信号増幅回路２０全体の入力容量も大幅に低減す
る。
圧Ｖをローレベルに設定してスイッチングトランジスタ
Ｑ５をオフ状態にする。この時、ＦＥＴＱ２及びＦＥＴ
Ｑ３のソース電位は、抵抗Ｒ５を通して電源電圧＋Ｂ電
位に設定される。このため、前記ＦＥＴＱ２及びＦＥＴ
Ｑ３は、そのアース電位のゲートとソース間は逆バイア
ス状態となり、ゲート・ソース間の容量は大幅に減少し
て、信号増幅回路２０全体の入力容量も大幅に低減す
る。
【００２１】さらに、ゲート・ソース間が逆バイアスと
なった前記ＦＥＴＱ２及びＦＥＴＱ３は、ベース接地ト
ランジスタＱ４のエミッタから流入する電流がオフとな
って増幅機能を失い、電流変換はＦＥＴＱ１のみで行わ
れることとなり、前記従来例において説明したＦＥＴが
一個の場合と同じ状態になる。
なった前記ＦＥＴＱ２及びＦＥＴＱ３は、ベース接地ト
ランジスタＱ４のエミッタから流入する電流がオフとな
って増幅機能を失い、電流変換はＦＥＴＱ１のみで行わ
れることとなり、前記従来例において説明したＦＥＴが
一個の場合と同じ状態になる。
【００２２】この時のＳ／Ｎは、前記従来と同様に〔Ｓ
／Ｎ〕1 ＝Ｅ1 ／Ｎ1 となり、ＦＥＴＱ２及びＦＥＴＱ
３がオンの場合よりも劣化するが、前記同様に高速再生
時は再生信号レベルが大きいので、格別問題になること
はない。このように、前記信号増幅回路２０は、高速再
生時は入力容量が小さく、低速再生時はＳ／を大きく取
れる再生モードに合った信号増幅回路を実現することが
できる。
／Ｎ〕1 ＝Ｅ1 ／Ｎ1 となり、ＦＥＴＱ２及びＦＥＴＱ
３がオンの場合よりも劣化するが、前記同様に高速再生
時は再生信号レベルが大きいので、格別問題になること
はない。このように、前記信号増幅回路２０は、高速再
生時は入力容量が小さく、低速再生時はＳ／を大きく取
れる再生モードに合った信号増幅回路を実現することが
できる。
【００２３】つまり、前記３個のＦＥＴＱ１〜Ｑ３を備
えた信号増幅回路をＶＴＲの信号再生回路に用いた場
合、低速再生時の信号周波数帯域ｆＬは、前記並列共振
周波数ｆ３よりも十分低い周波数であるため問題はな
く、また、高速再生時の信号周波数帯域ｆＨよりも高い
周波数領域へ並列共振周波数ｆ１を移すことができるの
で、帯域内でのヘッド共振の影響で、振幅、位相特性の
急峻な変化がなくなり、復調動作に支障を来すことがな
くなる。
えた信号増幅回路をＶＴＲの信号再生回路に用いた場
合、低速再生時の信号周波数帯域ｆＬは、前記並列共振
周波数ｆ３よりも十分低い周波数であるため問題はな
く、また、高速再生時の信号周波数帯域ｆＨよりも高い
周波数領域へ並列共振周波数ｆ１を移すことができるの
で、帯域内でのヘッド共振の影響で、振幅、位相特性の
急峻な変化がなくなり、復調動作に支障を来すことがな
くなる。
【００２４】次に他の実施例について説明する。この実
施例は、図２に示すように、ＦＥＴＱ１のゲートがロー
タリトランスＲＴへ直結し、ＦＥＴＱ２及びＦＥＴＱ３
のゲートにはコンデンサＣ１を介してロータリトランス
ＲＴに接続され、再生モードによりバイアスのかけ方を
切り替える方式をとっており、スイッチングトランジス
タＱ６及びＱ７のオンオフ制御によってバイアスのかけ
方が切り替えられるように構成されている。
施例は、図２に示すように、ＦＥＴＱ１のゲートがロー
タリトランスＲＴへ直結し、ＦＥＴＱ２及びＦＥＴＱ３
のゲートにはコンデンサＣ１を介してロータリトランス
ＲＴに接続され、再生モードによりバイアスのかけ方を
切り替える方式をとっており、スイッチングトランジス
タＱ６及びＱ７のオンオフ制御によってバイアスのかけ
方が切り替えられるように構成されている。
【００２５】図２において、低速再生時は、ハイレベル
に設定されたコントロール電圧Ｖが抵抗Ｒ６を通してス
イッチングトランジスタＱ６のベースに供給されて該ス
イッチングトランジスタＱ６をオン状態にする。同時に
スイッチングトランジスタＱ７はオン、トランジスタＱ
８及びトランジスタＱ９はオフの状態になる。この時、
ＦＥＴＱ２及びＦＥＴＱ３のゲートには抵抗Ｒ７と介し
てアース電位が印加され、ゲートとソースは同電位とな
るため、図１の実施例と同様にＦＥＴＱ１〜Ｑ３の全て
が動作する。
に設定されたコントロール電圧Ｖが抵抗Ｒ６を通してス
イッチングトランジスタＱ６のベースに供給されて該ス
イッチングトランジスタＱ６をオン状態にする。同時に
スイッチングトランジスタＱ７はオン、トランジスタＱ
８及びトランジスタＱ９はオフの状態になる。この時、
ＦＥＴＱ２及びＦＥＴＱ３のゲートには抵抗Ｒ７と介し
てアース電位が印加され、ゲートとソースは同電位とな
るため、図１の実施例と同様にＦＥＴＱ１〜Ｑ３の全て
が動作する。
【００２６】一方、高速再生時は、コントロール電圧Ｖ
をローレベルに設定して、前記スイッチングトランジス
タＱ６をオフ状態とする。この時、スイッチングトラン
ジスタＱ７も抵抗Ｒ８を介してオフするため、＋Ｂ電源
から抵抗Ｒ９を介してトランジスタＱ８のエミッタ電流
が流れ、このエミッタ電流が抵抗Ｒ１０を介してスイッ
チングトランジスタＱ９をオンにする。
をローレベルに設定して、前記スイッチングトランジス
タＱ６をオフ状態とする。この時、スイッチングトラン
ジスタＱ７も抵抗Ｒ８を介してオフするため、＋Ｂ電源
から抵抗Ｒ９を介してトランジスタＱ８のエミッタ電流
が流れ、このエミッタ電流が抵抗Ｒ１０を介してスイッ
チングトランジスタＱ９をオンにする。
【００２７】このため、抵抗Ｒ７はトランジスタＱ９の
エミッタ電位、つまり−Ｂ’電源に接続されるので、Ｆ
ＥＴＱ２及びＱ３のゲートには−Ｂ’電源が印加され、
ゲート・ソース間は逆バイアス状態となる。この結果前
記実施例と同様にＦＥＴＱ２及びＦＥＴＱ３はオフとな
って増幅機能を失い、ＦＥＴＱ１のみが増幅機能を有す
ることになる。
エミッタ電位、つまり−Ｂ’電源に接続されるので、Ｆ
ＥＴＱ２及びＱ３のゲートには−Ｂ’電源が印加され、
ゲート・ソース間は逆バイアス状態となる。この結果前
記実施例と同様にＦＥＴＱ２及びＦＥＴＱ３はオフとな
って増幅機能を失い、ＦＥＴＱ１のみが増幅機能を有す
ることになる。
【００２８】次に、図３に示す実施例は、図１に示す信
号増幅回路２０を差動接続して構成した信号増幅回路で
ある。図３において、ロータリトランスＲＴに２次側出
力（Ｘ）及び（Ｙ）をそれぞれ２組の信号増幅回路２０
に差動的に入力し、次段の差動増幅回路３０へ差動的に
出力する。この信号増幅回路は差動的に動作することを
除き、図１の信号増幅回路２０とその動作は変わらな
い。また、図２に示す信号増幅回路を差動接続して実施
できることはいうまでもない。
号増幅回路２０を差動接続して構成した信号増幅回路で
ある。図３において、ロータリトランスＲＴに２次側出
力（Ｘ）及び（Ｙ）をそれぞれ２組の信号増幅回路２０
に差動的に入力し、次段の差動増幅回路３０へ差動的に
出力する。この信号増幅回路は差動的に動作することを
除き、図１の信号増幅回路２０とその動作は変わらな
い。また、図２に示す信号増幅回路を差動接続して実施
できることはいうまでもない。
【００２９】前記各実施例では信号増幅用トランジスタ
Ｑ１〜Ｑ３として接合型ＦＥＴを使用したが、接合型Ｆ
ＥＴに代えてＭＯＳ型ＦＥＴ又はバイポーラトランジス
タで構成しても実施することもできる。ただし、現状で
はＭＯＳ型ＦＥＴは低域でのＳ／Ｎが悪く、またバイポ
ーラトランジスタは高域でのＳ／Ｎが悪いため、前記信
号増幅回路には接合型ＦＥＴが好適である。
Ｑ１〜Ｑ３として接合型ＦＥＴを使用したが、接合型Ｆ
ＥＴに代えてＭＯＳ型ＦＥＴ又はバイポーラトランジス
タで構成しても実施することもできる。ただし、現状で
はＭＯＳ型ＦＥＴは低域でのＳ／Ｎが悪く、またバイポ
ーラトランジスタは高域でのＳ／Ｎが悪いため、前記信
号増幅回路には接合型ＦＥＴが好適である。
【００３０】
【発明の効果】本発明の信号増幅回路によれば、ＶＴＲ
のヘッド出力が小さい低速再生時は、高Ｓ／Ｎとなり、
広帯域が必要な高速再生時はヘッド共振周波数を高くで
きるので、高速再生時の周波数帯域がヘッド共振周波数
よりも小さい帯域内に入り、帯域内でのヘッド共振の影
響をなくすることが可能となる。
のヘッド出力が小さい低速再生時は、高Ｓ／Ｎとなり、
広帯域が必要な高速再生時はヘッド共振周波数を高くで
きるので、高速再生時の周波数帯域がヘッド共振周波数
よりも小さい帯域内に入り、帯域内でのヘッド共振の影
響をなくすることが可能となる。
【図１】本発明信号増幅回路の実施例１の回路図であ
る。
る。
【図２】本発明信号増幅回路の実施例２の回路図であ
る。
る。
【図３】本発明信号増幅回路の実施例３の回路図であ
る。
る。
【図４】ＶＴＲの低速及び高速再生時の周波数帯域特性
を示す図である。
を示す図である。
【図５】一般的な信号増幅回路の回路図である。
Ｑ１、Ｑ２、Ｑ３ ｎチャンネル接合型ＦＥＴ Ｑ４ ベース接地トランジスタ Ｑ５ スイッチングトランジスタ
Claims (4)
- 【請求項１】複数の信号増幅トランジスタからなる並列
入力型増幅回路に、ドラム回転数を変えることで再生速
度が変化するビデオテープレコーダの再生信号を入力し
て増幅する信号増幅回路において、 低速再生時は、前記複数の信号増幅トランジスタからな
る並列入力型増幅回路にて増幅し、 高速再生時は、前記複数の信号増幅トランジスタのうち
一部の信号増幅トランジスタの入力端子と共通端子間に
逆バイアスをかけることで増幅機能を停止させて増幅す
ることを特徴とする信号増幅回路。 - 【請求項２】 信号増幅トランジスタは、接合型電界効
果トランジスタであることを特徴とする請求項１の信号
増幅回路。 - 【請求項３】 信号増幅トランジスタのミラー効果を低
減するトランジスタ回路を備えることを特徴とする請求
項１の信号増幅回路。 - 【請求項４】 複数の信号増幅トランジスタからなる並
列入力型増幅回路に、ドラム回転数を変えることで再生
速度が変化するビデオテープレコーダの再生信号を入力
して増幅する信号増幅回路において、 低速再生時は、前記複数の信号増幅トランジスタからな
る並列入力型増幅回路にて増幅し、 高速再生時は、前記複数の信号増幅トランジスタのうち
一部の信号増幅トランジスタの入力端子と共通端子間に
逆バイアスをかけることで増幅機能を停止させて増幅す
る信号増幅回路を差動接続してなる信号増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7286735A JPH09106503A (ja) | 1995-10-06 | 1995-10-06 | 信号増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7286735A JPH09106503A (ja) | 1995-10-06 | 1995-10-06 | 信号増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106503A true JPH09106503A (ja) | 1997-04-22 |
Family
ID=17708349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7286735A Pending JPH09106503A (ja) | 1995-10-06 | 1995-10-06 | 信号増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09106503A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013191910A (ja) * | 2012-03-12 | 2013-09-26 | Fujitsu Ltd | 増幅器および増幅方法 |
| JP2014068358A (ja) * | 2009-03-19 | 2014-04-17 | Qualcomm Incorporated | 保護回路を有するカスコード増幅器 |
| JP2015130558A (ja) * | 2014-01-06 | 2015-07-16 | 株式会社村田製作所 | 増幅器 |
-
1995
- 1995-10-06 JP JP7286735A patent/JPH09106503A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014068358A (ja) * | 2009-03-19 | 2014-04-17 | Qualcomm Incorporated | 保護回路を有するカスコード増幅器 |
| JP2013191910A (ja) * | 2012-03-12 | 2013-09-26 | Fujitsu Ltd | 増幅器および増幅方法 |
| JP2015130558A (ja) * | 2014-01-06 | 2015-07-16 | 株式会社村田製作所 | 増幅器 |
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