KR101862708B1 - 무선송신기에서 구동증폭기 이득을 지수적으로 제어하기 위한 장치 및 방법 - Google Patents

무선송신기에서 구동증폭기 이득을 지수적으로 제어하기 위한 장치 및 방법 Download PDF

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Abstract

구동증폭기(Driver Amplifier)에 있어서, 상기 구동증폭기의 내부에 복수의 캐스코우드 증폭기(cascode amplifier) 세그멘트들을 포함하고, 상기 구동증폭기가 가질 수 있는 복수의 후보 이득 값들을 정렬하는 경우, 상기 복수의 후보 이득 값들은 등비수열을 이루며, 상기 구동증폭기가 차지하는 면적을 절반으로 줄여 단가 절감에 기여할 수 있다.

Description

무선송신기에서 구동증폭기 이득을 지수적으로 제어하기 위한 장치 및 방법{APPARATUS AND METHOD FOR GAIN OF DRIVER AMPLIFIER EXPONENTIAL VARIABLE IN WIRELESS TRANSMITTER}
본 발명은 무선송신기에서 고주파 RF 신호를 증폭하는 가변 증폭기에 관한 것이며, 보다 구체적으로는 안테나단으로 신호를 제공하는 전력증폭기(Power Amplifier)를 구동하기 위한 구동증폭기(Driver Amplifier)의 이득을 지수적으로 제어하는 장치 및 방법에 관한 것이다.
일반적으로 사용되는 무선송신기에서 RF 신호를 안테나를 통해 방출하기 위해서 전력증폭기가 사용된다. 즉 상기 전력증폭기는 최종단에서 안테나를 통해 방출할 신호를 높은 전력으로 송출해야 한다.
그러나, 증폭기 구조 특성상 이득(gain)과 전력(power) 모두를 만족시키긴 어려우며, 둘 중 하나에 집중해야 더욱 좋은 성능을 낼 수 있다. 특히 상기 전력증폭기에서 높은 전력을 구현하면서 동시에 높은 이득을 만족시키기 힘들다. 하지만 송신단의 특성상 높은 전력과 높은 이득이 동시에 필요하다.
그래서 전력증폭기를 구동시키기 위해 전단에서 높은 이득을 가진 별도의 증폭기가 사용되고 있다. 송신부 최종단의 증폭기는 구동증폭기(Driver Amplifier: DA)-전력증폭기(PA)의 조합으로 이루어진다.
일반적으로, 상기 구동증폭기의 구조는 가변 이득 특성을 얻기 위하여 캐스코우드 증폭기(Cascode Amplifier)의 집합으로 구성되며, 캐스코우드 구조는 입출력 아이솔레이션(input/output isolation) 특성이 우수하고 출력 임피던스(output impedance)를 증가시켜 높은 이득을 얻기에 좋다. 예를 들어, 가변 이득의 간격이 6dB가 되기 위하여 단위 캐스코우드 증폭기(Cascode Amplifier)의 크기는 1, 2, 4, 8, 16, 32, 64, 128의 2배씩 증가하는 8개 세트로 구성되며, 캐스코우드 증폭기의 집합 중 각각 원하는 이득에 해당하는 캐스코우드 증폭기(Cascode Amplifier)만 동작하게 된다.
하지만, 6개의 이득 모드 제어를 위하여 8개의 디지털 스위칭이 필요하게 되며, 이는 3 to 8 decoder로 구성하게 된다. 하나의 모드 동작 시에 하나의 캐스코우드 증폭기만 동작하고 다른 캐스코우드 증폭기 세트들은 동작을 하지 않으므로, 비효율성이 발생한다. 즉, 8단계의 이득 제어를 위하여 가장 작은 단위 캐스코우드 증폭기 크기의 256배의 면적이 필요하며, 이는 단가를 높이는 요인으로 작용한다.
또한, 확장성이 현저히 떨어진다는 단점이 있다. 무선송신기의 구조에 따라 더욱 다양한 이득을 필요로 하는 경우가 발생할 수 있는데, 6dB 단위가 아닌 3dB 나 1dB 단위의 제어는 매우 복잡하게 되며 근사치로만 형성되므로 정밀도도 떨어지게 된다. 그리고 제어모드가 8단계가 아닌 16단계나 32단계가 되면, 그만큼 제어 스위치가 기하급수적으로 증가하고 면적은 항상 최대 이득을 송출하는 브랜치의 2배가 되므로 여전히 비효율성이 발생한다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 로그 스케일로 주어지는 dB단위에 선형적으로 반응하는 이득 제어가 적용된 구동증폭기를 제공하는 것을 목적으로 한다.
이에 따라 본 발명은 제어코드를 이용하여 사용자가 직관적으로 파악하기 용이하도록 가변이득을 설정할 수 있는 제어스위치 및 구동증폭기 구조를 제공하는 것을 목적으로 한다.
또한, 본 발명은 제어 코드가 증가함에 따라 이득 값이 지수함수적으로 증가하는 가변 트랜지스터 회로를 제공하는 것을 목적으로 한다.
상기한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 구동증폭기(Driver Amplifier)에 있어서, 상기 구동증폭기의 내부에 복수의 캐스코우드 증폭기(cascode amplifier) 세그멘트들을 포함하고, 상기 구동증폭기가 가질 수 있는 복수의 후보 이득 값들을 정렬하는 경우, 상기 복수의 후보 이득 값들은 등비수열을 이루는 것을 특징으로 한다.
상기한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 송신기에 있어서, 디지털신호를 아날로그 신호로 변환하는 DAC(Digital to Analog Convert)와, 상기 DAC의 아날로그 출력신호에서 고주파 잡음은 제거하고 저주파의 필요한 신호만을 필터링하는 대역통과필터(Low Pass Filter: LPF)와, 상기 필터링된 아날로그신호를 송신 캐리어 주파수로 변환하는 믹서와, 상기 변환된 아날로그신호의 이득을 제어하는 구동증폭기와, 상기 구동증폭기로부터 이득이 제어된 아날로그 신호를 전력 증폭하는 전력증폭기를 포함하고, 상기 구동증폭기는 내부에 복수의 캐스코우드 증폭기(cascode amplifier) 세그멘트들을 포함하며, 상기 구동증폭기가 가질 수 있는 복수의 후보 이득 값들을 정렬하는 경우, 상기 복수의 후보 이득 값들은 등비수열을 이루는 것을 특징으로 한다.
상술한 바와 같이, 기존의 2의 배수로만 제어되던 구동증폭기(Driver Amplifier)의 제어 간격을 dB 단위에 선형적인 임의의 지수단위로 디지털 제어를 수행함으로써, 효과적인 구성으로 인하여 구동증폭기가 차지하는 면적을 절반으로 줄여 단가 절감에 기여할 수 있다.
도 1은 본 발명의 실시 예에 따른 무선송신기의 구조를 도시하고 있다.
도 2는 본 발명의 실시 예에 따른 구동증폭기의 구조를 도시하고 있다.
도 3은 본 발명의 실시 예에 따른 무선송신기에서 구동증폭기(Driver Amplifier) 이득을 지수적으로 제어하기 위한 흐름도를 도시하고 있다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 본 발명은 무선송신기에서 구동증폭기(Driver Amplifier) 이득을 지수적으로 제어하기 위한 장치 및 방법에 관해 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 무선송신기의 구조를 도시하고 있다.
상기 도 1을 참조하면, DAC(Digital to Analog Convert)(100)는 TSP(Transmit Signal Processor)(도시하지 않음)에서 생성된 디지털 신호를 아날로그 신호로 변화시켜 대역통과필터(Low Pass Filter: LPF)(102)로 출력한다.
상기 LPF(102)는 고주파 잡음은 제거하고 저주파의 필요한 신호만을 필터링하여 믹서(104)로 출력하고, 상기 믹서(104)는 상기 LPF(102)로부터의 신호를 송신 캐리어 주파수로 변환하여 선전력증폭기(106)로 출력한다.
선전력증폭기(Pre-Power Amplifier)(106)는 상기 믹서(104)로부터의 신호에 대해 이득을 조정하여 외부의 전력증폭기(Power Amplifier)로 전송한다.
상기 선전력증폭기(106)는 단일(single-ended) 구조이므로, 발룬(balun) 또는 차등신호(differential to single) 회로가 필요하며, 입력단에 RFVGA(Radio Frequency Variable Gain Amplifier)를 통해 이득을 조정하는 구조를 갖는다.
예를 들어, 상기 선전력증폭기(106)는 RFVGA(Radio Frequency Variable Gain Amplifier), 차등신호(differential single)를 단일신호(single-ended signal)로 변환해주는 변환부, 구동증폭기(Driver Amplifier: DA)를 포함하여 구성될 수 있다. 상기 구동증폭기는 전력증폭기의 이득부족을 해결하고, 동시에 상기 전력증폭기에 충분한 입력전력을 만들어주는 역할을 합니다. 도시하지 않았지만, 상기 전력증폭기는 상기 구동증폭기로부터 이득이 보상된 신호를 전력증폭하여 안테나로 출력한다.
한편, 최대출력전력(Maximum output power)을 기준으로 구동증폭기는 설계되며, 송신경로(TX Path)의 동적 범위(dynamic range) 확보를 위해서 필요한 구동증폭기의 이득제어(gain control)는 시스템 요구사항을 다양하게 구현될 수 있다. 예를 들어, 시스템 요구사항으로 최대출력전력(Maximum output power)이 48dB이고, 6dB 간격의 이득으로 제어를 원할 경우, 총 8개의 이득 모드를 가지게 된다.
보다 상세한 구동증폭기(Driver Amplifier) 구조를 도 2에 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 구동증폭기의 구조를 도시하고 있다.
상기 도 2를 참조하면, 구동증폭기는 입력단(200), 바이어스단(202, 204), 전원공급단(206), 상기 출력단(208), 그리고 가변 이득 앰프(210)를 포함하여 구성된다.
상기 입력단(200)는 입력커패시터를 통해 가변 이득 앰프(210)의 제1 게이트에 입력신호를 제공하고, 상기 전원공급단(206)은 가변 이득 앰프(210)의 드레인에 전원을 공급한다. 이때, 안정된 전원을 공급하기 위해 리액턴스, 저항, 입력커패시터가 병렬로 연결되어 이를 통해 전원이 공급된다.
상기 출력단(208)은 상기 입력단(200)으로부터의 입력신호가 가변 이득 앰프(210)를 통해 증폭된 신호를 출력저항을 통해 출력한다.
상기 바이어스단(202)는 바이어스 전류 혹은 전압을 가변 이득 앰프(210)의 제1 게이트에 공급하고, 상기 바이어스단(204)는 바이어스 전류 혹은 전압을 가변 이득 앰프(210)의 제2 게이트에 공급한다.
상기 가변 이득 앰프(210)는 내부에 복수의 캐스코우드 증폭기(Cascode Amplifier) 세그멘트들을 포함하고, 세그멘트들의 연결 상태를 제어하는 스위치들을 포함한다.
본 발명의 실시 예에서, 6dB의 단위의 가변이득을 구현하기 위하여 각 트랜지스터 크기를 W/L, W/L, 3W/L, 3W/L, 15W/L, 15W/L, 45W/L, 45W/L로 구성하며, 제어 스위치는 3비트의 디지털신호(b2b1b0)를 조합하여 7개의 스위치를 각각 제어한다. 이에 따라 가장 큰 트랜지스터 크기는 가장 작은 단위의 45배로서 종래의 128보다 1/3가량 줄어들고, 전체 면적은 128배로서 종래보다 1/2로 줄어들게 되어 단가를 절감시킬 수 있다.
구현에 따라, 각 트랜지스터 크기 및 개수, 스위치를 제어하는 디지털 비트 수는 다양하게 설정가능하다.
즉, 본 발명은 2비트 이상의 N비트의 디지털 코드에 대하여 지수적으로 이득을 증가시킬 수 있는 트랜지스터 세그먼트 구조로 이루어져 있으며, 설명의 편의를 위해 3비트의 디지털 제어 코드 b0, b1, b2에 따라 구동증폭기 이득이 제어되는 동작을 설명하기로 한다.
먼저, 제어코드가 0인 경우(b0=0, b1=0, b2=0)에는 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트를 제외한 나머지는 모두 캐스코우드 증폭기 세그멘트의 전류를 차단하여 단위 전류 I만 출력된다.
입력이 1인 경우(b0=1, b1=0, b2=0)에는 b0의 스위치가 온(on)되고 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 및 제2 캐스코우드 증폭기 세그멘트의 전류가 도통하여 2I가 출력단으로 흐른다.
제어코드가 2인 경우(b0=0, b1=1, b2=0)에는 b1이 온(on)되고 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 및 제3 캐스코우드 증폭기 세그멘트의 전류가 도통하여 4I(I+3I)가 출력단으로 흐른다.
제어코드가 3인 경우(b0=1, b1=1, b2=0)에는 b0, b1, b0b1이 모두 온(on)되고 I+I+3I+3I = 8I 가 출력단으로 흐른다. 즉, 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 내지 제4 캐스코우드 증폭기 세그멘트의 전류가 도통하여 8I가 출력단으로 흐른다.
제어코드가 4인 경우(b0=0, b1=0, b2=1)에는 b2가 온(on)되어 출력은 I+15I = 16I가 된다. 즉, 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 및 제5 캐스코우드 증폭기 세그멘트의 전류가 도통하여 16I가 출력단으로 흐른다.
제어코드가 5인 경우(b0=1, b1=0, b2=1)에는 b0와 b2가 온(on)되어 I+I+15I+15I = 32I가 된다. 즉, 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트, 제5 캐스코우드 증폭기 세그멘트, 그리고 제6 캐스코우드 증폭기 세그멘트의 전류가 도통하여 32I가 출력단으로 흐른다.
제어코드가 6인 경우(b0=0, b1=1, b2=1)에는 b1, b2가 온(on)되어 I+3I+15I+45I = 64I가 된다. 즉, 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트, 제3 캐스코우드 증폭기 세그멘트, 제5 캐스코우드 증폭기 세그멘트 그리고 제7 캐스코우드 증폭기 세그멘트의 전류가 도통하여 64I가 출력단으로 흐른다.
제어코드가 7인 경우(b0=0, b1=1, b2=1)에는 모든 스위치가 온(on)되어 128I가 된다. 즉, 8개 캐스코우드 증폭기 세그멘트의 전류가 도통하여 128I가 출력단으로 흐른다.
이를 일반식으로 나타내면 k = 4×b2 + 2×b1 + b0 인 경우 출력 전류는 테일러 급수로 전개하고 b2, b1, b0가 모두 1 아니면 0이라는 점에 착안하여, b2N = b2, b1N = b1, b0N = b0 임을 대입하면, 하기 <수학식 1>과 같다.
Figure 112011104247341-pat00001
보다 정밀한 간격으로 제어할 경우에는 다음과 같이 출력을 설정하여 테일러 전개하면 된다. 예를 들어 3dB 간격으로 제어할 경우에는 IOUT = I×2k/2를 전개하여 세그먼트를 구성하고, 1.5dB 간격으로 제어할 경우에는 IOUT = I×2k/4를 전개하여 구성한다. 즉, 현재 설정된 6dB 간격을 M 단계로 세분화할 경우 출력 전류는 하기 <수학식 2>와 같이 일반화된다.
Figure 112011104247341-pat00002
M이 6인 경우 1dB 간격을 제어하며, 6/5인 경우, 5dB 간격의 제어도 가능하다.
도 3은 본 발명의 실시 예에 따른 무선송신기에서 구동증폭기(Driver Amplifier) 이득을 지수적으로 제어하기 위한 흐름도를 도시하고 있다.
상기 도 3을 참조하면, 구동증폭기는 300단계에서 디지털 제어비트 혹은 제어코드를 입력받아, 302단계에서 상기 디지털비트에 따라 직접 제1 스위칭 그룹을 구동한다. 예를 들어, 상기 도 2에서, 제2 캐스코우드 증폭기 세그멘트의 스위치, 제3 캐스코우드 증폭기 세그멘트의 스위치, 제5 캐스코우드 증폭기 세그멘트의 스위치는 디지털비트에 따라 직접 스위칭 동작이 결정된다.
그리고, 구동증폭기는 304단계에서 일부 디지털비트 간 AND 연산결과를 기반으로 제2 스위칭 그룹을 구동한다. 예를 들어, 상기 도 2에서 제4 캐스코우드 증폭기 세그멘트의 스위치는 디지털비트의 첫번째 비트(b0)와 두 번째 비트(b1)의 AND 연산으로 동작한다. 제6 캐스코우드 증폭기 세그멘트의 스위치는 디지털비트의 첫 번째 비트(b0)와 세 번째 비트(b2)의 AND 연산으로 동작한다. 제7 캐스코우드 증폭기 세그멘트의 스위치는 디지털비트의 두 번째 비트(b1)와 세 번째 비트(b2)의 AND 연산으로 동작한다. 제8 캐스코우드 증폭기 세그멘트의 스위치는 디지털비트의 첫 번째 비트(b0), 두 번째 비트(b1)와 세 번째 비트(b2)의 AND 연산으로 동작한다.
이후, 구동증폭기는 306단계에서 제1 스위칭 그룹에 따라 제1 캐스코우드 증폭기 세그멘트 그룹을 구동하고 그리고 제2 스위칭 그룹에 따라 제1 캐스코우드 증폭기 세그멘트 그룹을 구동한다.
예를 들어, 상기 도 2에서 제어코드가 0인 경우(b0=0, b1=0, b2=0)에는 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트를 제외한 나머지는 모두 캐스코우드 증폭기 세그멘트의 전류를 차단하여 단위 전류 I만 출력된다. 제어코드가 1인 경우(b0=1, b1=0, b2=0)에는 b0의 스위치가 온(on)되고 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 및 제2 캐스코우드 증폭기 세그멘트의 전류가 도통하여 2I가 출력단으로 흐른다. 제어코드가 2인 경우(b0=0, b1=1, b2=0)에는 b1이 온(on)되고 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 및 제3 캐스코우드 증폭기 세그멘트의 전류가 도통하여 4I(I+3I)가 출력단으로 흐른다. 제어코드가 3인 경우(b0=1, b1=1, b2=0)에는 b0, b1, b0b1이 모두 온(on)되어 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 내지 제4 캐스코우드 증폭기 세그멘트의 전류가 도통하여 8I가 출력단으로 흐른다. 제어코드가 4인 경우(b0=0, b1=0, b2=1)에는 b2가 온(on)되어 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트 및 제5 캐스코우드 증폭기 세그멘트의 전류가 도통하여 16I가 출력단으로 흐른다. 제어코드가 5인 경우(b0=1, b1=0, b2=1)에는 b0와 b2가 온(on)되어 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트, 제5 캐스코우드 증폭기 세그멘트, 그리고 제6 캐스코우드 증폭기 세그멘트의 전류가 도통하여 32I가 출력단으로 흐른다. 제어코드가 6인 경우(b0=0, b1=1, b2=1)에는 b1, b2가 온(on)되어 8개 캐스코우드 증폭기 세그멘트 중 제1 캐스코우드 증폭기 세그멘트, 제3 캐스코우드 증폭기 세그멘트, 제5 캐스코우드 증폭기 세그멘트 그리고 제7 캐스코우드 증폭기 세그멘트의 전류가 도통하여 64I가 출력단으로 흐른다. 제어코드가 7인 경우(b0=0, b1=1, b2=1)에는 모든 스위치가 온(on)되어 8개 캐스코우드 증폭기 세그멘트의 전류가 도통하여 128I가 출력단으로 흐른다.
이후, 본 발명의 절차를 종료한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
100: DAC
102: LPF
104: 믹서
106: 선전력증폭기
210: 가변 이득 앰프

Claims (12)

  1. 증폭기(amplifier)에 있어서,
    상기 증폭기를 위한 후보 이득 값들 중 적어도 하나의 이득 값을 제공하는 복수의 캐스코우드 증폭기(cascode amplifier) 세그먼트들을 포함하고,
    상기 후보 이득 값들은, 지수 분포(exponential distribution)를 가지며,
    상기 후보 이득 값들 중 적어도 하나의 이득 값은, 상기 복수의 캐스코우드 증폭기 세그먼트들 중 적어도 두 개의 캐스코우드 증폭기 세그먼트들의 조합에 의해 제공되고,
    상기 복수의 캐스코우드 증폭기 세그먼트들은, 제어 코드(control code)에 기반하여 상기 후보 이득 값들 중 적어도 하나의 이득 값을 선택적으로 제공하고,
    상기 복수의 캐스코우드 증폭기 세그먼트들은 상기 제어 코드의 개별 비트들의 값들에 의해 제어되는 제1 캐스코우드 증폭기 세그먼트들과 상기 제어 코드의 비트들 중 적어도 두 개의 비트들의 조합들에 의해 결정되는 값들에 의해 제어되는 제2 캐스코우드 증폭기 세그먼트들을 포함하는 증폭기.
  2. 청구항 1에 있어서,
    상기 복수의 캐스코우드 증폭기 세그먼트들은, 상기 복수의 캐스코우드 증폭기 세그먼트들의 연결 상태가 변화함에 따라 상기 후보 이득 값들 중 적어도 하나의 이득 값을 선택적으로 제공하는 증폭기.
  3. 청구항 1에 있어서,
    상기 복수의 캐스코우드 증폭기 세그먼트들의 연결 상태를 결정하는 복수의 스위치 세그먼트들을 더 포함하는 증폭기.
  4. 청구항 3에 있어서,
    상기 복수의 스위치 세그먼트들 중 적어도 하나는, 상기 제어 코드의 비트들 간 앤드(AND) 연산의 결과에 의해 제어되는 증폭기.
  5. 청구항 3에 있어서,
    상기 복수의 스위치 세그먼트들 각각은, 상기 제어 코드의 적어도 하나의 비트에 대한 논리 연산에 의해 제어되는 증폭기.
  6. 청구항 3에 있어서,
    상기 복수의 스위치 세그먼트들의 수는 상기 제어 코드의 개별 비트들의 모든 값들의 개수와 상기 제어 코드의 비트들 중 적어도 두 개의 비트들의 조합들에 의해 결정되는 모든 값들의 개수의 합과 동일한 증폭기.
  7. 송신 장치에 있어서,
    디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(digital to analog converter, DAC)와,
    상기 아날로그 신호의 이득을 제어하는 증폭기(amplifier)를 포함하며,
    상기 증폭기는, 상기 증폭기를 위한 후보 이득 값들 중 적어도 하나의 이득 값을 제공하는 복수의 캐스코우드 증폭기(cascode amplifier) 세그먼트들을 포함하고,
    상기 후보 이득 값들은, 지수 분포(exponential distribution)를 가지며,
    상기 후보 이득 값들 중 적어도 하나의 이득 값은, 상기 복수의 캐스코우드 증폭기 세그먼트들 중 적어도 두 개의 캐스코우드 증폭기 세그먼트들의 조합에 의해 제공되고,
    상기 복수의 캐스코우드 증폭기 세그먼트들은, 제어 코드(control code)에 기반하여 상기 후보 이득 값들 중 적어도 하나의 이득 값을 선택적으로 제공하고,
    상기 복수의 캐스코우드 증폭기 세그먼트들은 상기 제어 코드의 개별 비트들의 값들에 의해 제어되는 제1 캐스코우드 증폭기 세그먼트들과 상기 제어 코드의 비트들 중 적어도 두 개의 비트들의 조합들에 의해 결정되는 값들에 의해 제어되는 제2 캐스코우드 증폭기 세그먼트들을 포함하는 송신 장치.
  8. 청구항 7에 있어서,
    상기 복수의 캐스코우드 증폭기 세그먼트들은, 상기 복수의 캐스코우드 증폭기 세그먼트들의 연결 상태가 변화함에 따라 상기 후보 이득 값들 중 적어도 하나의 이득 값을 선택적으로 제공하는 송신 장치.
  9. 청구항 7에 있어서,
    상기 증폭기는, 상기 복수의 캐스코우드 증폭기 세그먼트들의 연결 상태를 결정하는 복수의 스위치 세그먼트들을 더 포함하는 송신 장치.
  10. 청구항 9에 있어서,
    상기 복수의 스위치 세그먼트들 중 적어도 하나는, 상기 제어 코드의 비트들 간 앤드(AND) 연산의 결과에 의해 제어되는 송신 장치.
  11. 청구항 9에 있어서,
    상기 복수의 스위치 세그먼트들 각각은, 상기 제어 코드의 적어도 하나의 비트에 대한 논리 연산에 의해 제어되는 송신 장치.
  12. 청구항 9에 있어서,
    상기 복수의 스위치 세그먼트들의 수는 상기 제어 코드의 개별 비트들의 모든 값들의 개수와 상기 제어 코드의 비트들 중 적어도 두 개의 비트들의 조합들에 의해 결정되는 모든 값들 의 개수의 합과 동일한 송신 장치.
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