JP2875472B2 - Ｐｌｌシンセサイザ及びその制御方法 - Google Patents

Ｐｌｌシンセサイザ及びその制御方法

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    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Superheterodyne Receivers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プレストーク式無線
機、デジタルセルラー電話機、デジタルコードレス電話
機等に使用されるＰＬＬ（Phase Locked Loop ）シンセ
サイザ及びその制御方法に関する。
【０００２】
【従来の技術】ＰＬＬシンセサイザとしては、例えば図
６に示されるような構成が知られている。この図に示さ
れる構成は、例えば「ＤＬＰ高速周波数シンセサイ
ザ」、垂澤芳明、山尾 泰、１９８９年電子通信学会秋
季全国大会、Ｂ−５４５、２−２１５に開示されている
構成の概略を示したものである。
【０００３】この構成においては、可変分周器１、位相
比較検波器（ＰＤ）２、ループフィルタ３及び電圧制御
発振器（ＶＣＯ）４によってＰＬＬが構成されている。
ＶＣＯ４は、ループフィルタ３及び加算器８を介してＰ
Ｄ２から供給される制御電圧の値に応じた出力周波数ｆ
０で発振し、発振した信号を図示しない後段の回路に供
給する。ＶＣＯ４によって生成された出力周波数ｆ
０は、可変分周器１によって分周され、ＰＤ２に供給さ
れる。可変分周器１の分周比は小数点以下の値まで設定
することが可能である。可変分周器１の分周比をｎとす
ると、ＰＤ２に可変分周器１から供給される信号の周波
数はｆ０／ｎとなる。ＰＤ２は、可変分周器１から供給
される信号の周波数を、出力周波数ｆ０の基準となる比
較周波数ｆｒと比較する。すなわち、ＰＤ２は位相検波
を行い、その結果に基づきＶＣＯ４の制御電圧を発生さ
せる。ＰＤ２の後段に設けられているループフィルタ３
は、この図に示されるＰＬＬの出力周波数ｆ０を安定化
させるために必要な時定数を有している。ＰＤ２によっ
て生成された制御電圧は、ループフィルタ３を介してＶ
ＣＯ４に供給される。このようにして、出力周波数ｆ０
は比較周波数ｆｒのｎ倍の値に制御される。
【０００４】また、この図に示される構成は、制御部
５、Ａ／Ｄ変換器６、Ｄ／Ａ変換器７及び加算器８を有
している。制御部５は、要求される出力周波数ｆ０に応
じて可変分周器１の分周比ｎをデジタル的に設定する。
すなわち、この図に示されるＰＬＬはＤＬＰ（Digital
Loop Preset ）として構成されている。また、制御部５
は、出力周波数ｆ０を切り換えるために、Ａ／Ｄ変換器
６、Ｄ／Ａ変換器７及び加算器８を使用する。すなわ
ち、Ａ／Ｄ変換器６によってデジタル値に変換されたＶ
ＣＯ４の制御電圧を複数種類の出力周波数ｆ０それぞれ
について予め記憶しておき、出力周波数ｆ０を切り換え
る際には、記憶している制御電圧をＤ／Ａ変換器７によ
ってアナログ信号に変換して加算器８に供給する。同時
に、制御部５は、可変分周器１をリセットする。このよ
うにすることにより、図６の構成においては、高速に出
力周波数ｆ０を切り換えることが可能なＰＬＬシンセサ
イザが得られていた。例えば、移動通信におけるゾーン
移行に伴う周波数ｆ０の切り換え時間を短縮することが
でき、１．５ＧＨｚ帯に適したＰＬＬシンセサイザが得
られていた。
【０００５】また、図７には、例えば「デジタル移動通
信用高速切換え周波数シンセサイザ」、木林 利光、戸
田 善文、佐々木 進、１９９０年電子情報通信学会秋
季全国大会、Ｂ−３０８、２−３０８に開示されている
ＰＬＬシンセサイザの概略構成が示されている。ただ
し、この図においては、後に説明する本発明との相違を
明瞭にするため、図示の省略等を行っている。
【０００６】この図に示されるＰＬＬシンセサイザにお
いては、分周器９、ＰＤ２、ループフィルタ３及びＶＣ
Ｏ４によってＰＬＬが構成されている。また、ループフ
ィルタ３の時定数は、制御部５、ＲＯＭ１０及びＤ／Ａ
変換器１１を用いて設定されている。すなわち、制御部
５は、ＶＣＯ４の出力周波数ｆ０を切り換える際、出力
させるべき出力周波数ｆ０に対応したデータをＲＯＭ１
０から出力させ、これをＤ／Ａ変換器１１によりアナロ
グ信号に変換した上で、ループフィルタ３に与える。ル
ープフィルタ３の時定数は、内蔵される図示しないコン
デンサによって定まっており、このコンデンサはＤ／Ａ
変換器１１の出力によって充電される。これにより、Ｖ
ＣＯ４の制御電圧を高速で切り換えることができる。こ
の図の構成においては、出力周波数ｆ０を、所望の出力
周波数ｆ０に高速で引き込むことが可能になり、例え
ば、出力周波数ｆ０を１３８７ＭＨｚから１４１２ＭＨ
ｚに２ｍｓｅｃ内で引き込むことが可能となった。
【０００７】
【発明が解決しようとする課題】このように、従来か
ら、ＰＬＬシンセサイザにおける出力周波数ｆ０の切り
換えを高速化する方法が各種提案されている。しかし、
これらの方法には、高精度のＡ／Ｄ変換器及び／又はＤ
／Ａ変換器を用いる必要があり、回路構成が複雑になる
という問題点があった。
【０００８】例えば、図６又は図７に示される回路構成
をデジタルのＱＰＳＫ復調に係る局部発振器において用
いる場合を考える。すなわち、基準発振器の出力を比較
周波数ｆｒとして入力するとする。この場合、出力周波
数ｆ０を１５ＭＨｚ程度の幅で切り換えるとすると、デ
ジタルのＱＰＳＫ復調を可能にするためには、切換えの
目標となる周波数に対して誤差２００Ｈｚ以内に１ｍｓ
ｅｃ程度で出力周波数ｆ０を安定化させなければならな
い。図６の構成によって１ｍｓｅｃ程度で出力周波数ｆ
０を安定化させるためには、制御部から分周比ｎを示す
デジタルデータとして与えられる周波数の誤差が４ｋＨ
ｚ以内でなければならず、従って１５ＭＨｚ幅程度の周
波数切換えのためにＡ／Ｄ変換器及びＤ／Ａ変換器とし
て１２ビット以上の高精度のものが必要となる。また、
図７に示される構成においても、１５ＭＨｚ程度の幅の
周波数切換えを行い１ｍｓｅｃ程度の時間で２００ＨＺ
程度の精度を実現するためには、Ｄ／Ａ変換器として１
７ビット以上の精度が必要である。さらに、図７に示さ
れる構成においてはＤ／Ａ変換器の出力によってループ
フィルタのコンデンサが充電されているが、引込み時に
このコンデンサを充電すると引込みが終了するまでにそ
の後段の回路によってコンデンサの電荷が逃げてしまう
から、高速引込みには限界がある。
【０００９】このような高精度のＤ／Ａ変換器やＡ／Ｄ
変換器を用いることなく出力周波数ｆ０を高速切り換え
する方法としては、例えば、ＰＬＬを２個使用する方法
がある。この方法においては、ＰＬＬのうち１個が現時
点における出力周波数ｆ０の生成に使用され、他の１個
が次に使用する出力周波数ｆ０を準備する。この方法は
実用化されている方法であるが、ＰＬＬを１個使用する
方法に比べ回路規模が２倍となるため、回路の小型化、
コストダウン、低消費電力化にとって大きな妨げとなっ
ていた。
【００１０】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、高精度のＡ／Ｄ変
換器やＤ／Ａ変換器を用いることなく、例えばデジタル
のＱＰＳＫ復調に適した速度で出力周波数ｆ０を安定化
可能にし、かつ周波数切換え後においてＰＬＬの比較周
波数や小数点分周のスイープ周波数に起因して生じる出
力周波数ｆ０のスプリアス（不要輻射）を抑圧可能にす
ることを目的とする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るＰＬＬシンセサイザの制御方法
は、供給される制御電圧の値に応じた出力周波数で発振
する発振器、要求される出力周波数の値に応じて発振器
の出力周波数を分周する分周器、分周器により分周され
た出力周波数と出力周波数の基準となる比較周波数とを
比較して位相検波し上記制御電圧を発生させる検波器、
及び検波器によって発生した制御電圧を濾波して発振器
に供給することにより出力周波数を安定化するループフ
ィルタを備えるＰＬＬシンセサイザにおいて実行され、
このＰＬＬシンセサイザの出力周波数を分周器の分周比
の設定により制御する制御方法において、その時定数が
第１の出力周波数に対応しかつ出力周波数のスプリアス
抑圧に適する比較的大きな第１の値に設定されている第
１の低速時定数回路、その時定数が第２の出力周波数に
対応しかつ出力周波数のスプリアス抑圧に適する比較的
大きな値であって前記第１の値と異なる第２の値に設定
されている第２の低速時定数回路、及びその時定数が高
速引込みに適する比較的小さな第３の値に設定されてい
る高速時定数回路を、ループフィルタ内に設けておき、
第１及び第２の低速時定数回路を構成するコンデンサ
が、当該低速時定数回路が使用されていない状態におい
てもその低速時定数回路に対応する出力周波数に関する
情報を電荷の形態で保持しており、更に、主として使用
する時定数回路を第１の低速時定数回路から高速時定数
回路に切り換えることによってループフィルタ全体とし
ての時定数を第１の値から第３の値に切り換える第１の
ステップを、第１の出力周波数から第２の出力周波数へ
の切換に際してまず実行し、主として使用する時定数回
路を高速時定数回路から第２の低速時定数回路に切り換
えることによってループフィルタ全体としての時定数を
第３の値から第２の値に切り換える第２のステップを、
第１のステップが実行され更に出力周波数が第２の出力
周波数に引き込まれた後に実行することを特徴とする。
【００１２】本発明に係るＰＬＬシンセサイザは、さら
に、供給される制御電圧の値に応じた出力周波数で発振
する発振器と、要求される出力周波数の値に応じて発振
器の出力周波数を分周する分周器と、分周器により分周
された出力周波数と出力周波数の基準となる比較周波数
とを比較して位相検波し上記制御電圧を発生させる検波
器と、検波器によって発生した制御電圧を濾波して発振
器に供給することにより出力周波数を安定化するループ
フィルタと、を備えるＰＬＬシンセサイザにおいて、Ｐ
ＬＬシンセサイザの出力周波数を分周器の分周比の設定
により制御すべく本発明の制御方法を実行する制御部を
備え、上記ループフィルタが、その時定数が第１の出力
周波数に対応しかつ出力周波数のスプリアス抑圧に適す
る比較的大きな第１の値に設定されている第１の低速時
定数回路、その時定数が第２の出力周波数に対応しかつ
出力周波数のスプリアス抑圧に適する比較的大きな値で
あって前記第１の値と異なる第２の値に設定されている
第２の低速時定数回路、及びその時定数が高速引込みに
適する比較的小さな第３の値に設定されている高速時定
数回路を有し、第１及び第２の低速時定数回路を構成す
るコンデンサが、当該低速時定数回路が使用されていな
い状態においてもその低速時定数回路に対応する出力周
波数に関する情報を電荷の形態で保持することを特徴と
する。
【００１３】
【００１４】
【００１５】本発明に係るＰＬＬシンセサイザは、上記
高速及び低速時定数回路が互いに並列接続されており、
上記低速時定数回路が当該低速時定数回路を介した検波
器と発振器の間の信号経路を生成／遮断するためのスイ
ッチ手段を有し、ループフィルタ全体としての時定数の
切換を、上記スイッチ手段の制御により行うことを特徴
とする。
【００１６】本発明に係るＰＬＬシンセサイザは、上記
低速時定数回路及びスイッチ手段が、出力周波数の種類
に対応して複数個並列に設けられたことを特徴とする。
【００１７】
【作用】本発明に係るＰＬＬシンセサイザ及びその制御
方法においては、ループフィルタの時定数が比較的小さ
な時定数と比較的大きな時定数の間で切り換え可能にな
る。すなわち、検波器と発振器の間に高速時定数回路の
みが挿入されている状態では、ループフィルタの時定数
がこの高速時定数回路によって決定される比較的小さな
時定数となる。この状態で、発振器の出力周波数を切り
換えるべく必要な出力周波数に応じ分周器に分周比を設
定すると、これに応じて発振器の出力周波数が新たな出
力周波数に高速で引き込まれる。また、スイッチ手段等
の動作によって検波器と発振器の間に低速時定数回路が
挿入された場合、ループフィルタの時定数はこの低速時
定数回路によって決定される比較的大きな時定数とな
る。この状態では、ループフィルタの時定数が大きいた
め、出力周波数の高速引込みはできない。しかし、この
低速時定数回路を利用することにより、検波器に供給さ
れる比較周波数や、分周器の分周誤差（例えば小数点分
周におけるスイープ周波数）に起因した出力周波数のス
プリアスを抑圧する制御が可能になる。
【００１８】例えば、送信周波数と受信周波数が異なる
無線機（例えばプレストーク受信機や、デジタル自動車
電話、デジタルコードレス電話の各局）の局部発振器に
ＰＬＬを使用する場合、ＰＬＬの出力周波数を送信周波
数に対応する周波数と受信周波数に対応する周波数の間
で切り換えるという使用方法と、ＰＬＬの出力周波数は
送信時と受信時では切り換えずＰＬＬの外部での処理に
より送信周波数と受信周波数の相違に対応するという使
用方法がある。
【００１９】前者の方法を採用しかつＰＬＬシンセサイ
ザとして本発明のＰＬＬシンセサイザを用いる場合、送
信周波数から受信周波数へ、あるいは受信周波数から送
信周波数へと切換えを行う際、これに伴うＰＬＬシンセ
サイザの出力周波数の切換えを高速で行い、かつ切換え
後のスプリアスを好適に抑圧することができる。すなわ
ち、ＰＬＬシンセサイザを構成する発振器（具体的には
ＶＣＯ）の出力周波数を第１の出力周波数から第２の出
力周波数へと切り換える際、本発明においては、制御部
により、分周器への分周比が第１の出力周波数に対応す
る値から第２の出力周波数に対応する値に変更設定され
ると共に、スイッチ手段の制御によって第１の出力周波
数に対応する低速時定数回路を介した信号経路が遮断さ
れる。このようにすると、ループフィルタの時定数が高
速引込みに適した値となるため、第２の出力周波数への
引込みが高速化で実行される。出力周波数が第２の周波
数に引き込まれた後、制御部は、第２の出力周波数に対
応する低速時定数回路を介した信号経路を生成する。低
速時定数回路は、検波器と発振器の間に挿入された場合
に比較周波数及び／又は分周器の分周誤差に起因した出
力周波数のスプリアスを抑圧する。従って、引込みが終
了した後のスプリアス発生が抑圧される。なお、低速時
定数回路の個数は２個に限定されるものではない。
【００２０】
【００２１】更に、低速時定数回路は、直列接続された
抵抗及びコンデンサから構成することができる。低速時
定数回路をこのような構成とした場合、低速時定数回路
によるスプリアス抑圧の作用は、コンデンサによって蓄
積された電荷によって生じる。すなわち、低速時定数回
路を介した信号経路を遮断した後もコンデンサによって
電圧が保持されるため、後にこの低速時定数回路を介し
た信号経路を生成する際、出力周波数の揺らぎを発生さ
せることなく、検波器出力のうちスプリアス発生の原因
となる高周波成分を吸収できる。また、低速時定数回路
を複数設ける場合、当該低速時定数回路を構成する抵抗
の少なくとも一部を外の低速時定数回路を構成する抵抗
の少なくとも一部と兼用することが可能となる。このよ
うにした場合、装置構成を簡素にすることができる。
【００２２】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図６及び図７に示される従来例
と同様の構成又は対応する構成には同一の符号を付し説
明を省略する。
【００２３】図１には、本発明の一実施例に係るＰＬＬ
シンセサイザの概略構成が示されている。この図に示さ
れる構成においては、ＰＬＬが、可変分周器１、ＰＤ
２、ループフィルタ３及びＶＣＯ４から構成されてい
る。また、制御部５は、可変分周器１の分周比を小数点
以下に亘ってデジタル的に決定しており、従ってこの図
に示されるＰＬＬシンセサイザはＤＬＰシンセサイザと
して構成されている。制御部５は、更に、ループフィル
タ３に内蔵されるスイッチの切り換えを行うことによ
り、出力周波数ｆ０の高速切り替えを行うと共にそのス
プリアスを好適に抑圧している。
【００２４】図２には、本発明に係るＰＬＬシンセサイ
ザの第１実施例の要部構成が示されている。この図に示
される構成は、ループフィルタ３の内部構成である。ル
ープフィルタ３は、オペアンプ３１、高速時定数回路３
２、低速時定数回路３３及び３４から構成されている。
【００２５】高速時定数回路３２は、抵抗Ｒ及びＲｈ並
びにコンデンサＣｈｓ及びＣｈから構成されている。抵
抗Ｒはループフィルタ３の入力端子とオペアンプ３１の
入力端子の間に配設されており、抵抗Ｒｈ及びコンデン
サＣｈｓの一端はオペアンプ３１の入力端に接続されて
いる。抵抗ＲｈとコンデンサＣｈｓは並列接続されお
り、これら抵抗Ｒｈ及びＣｈｓの並列回路はコンデンサ
Ｃｈを介してオペアンプ３１の出力端、すなわちループ
フィルタ３の出力端子に接続されている。従って、抵抗
Ｒｈ、コンデンサＣｈｓ及びＣｈはオペアンプ３１の帰
還回路を構成しており、また、この帰還回路と抵抗Ｒか
ら構成される高速時定数回路３２は、オペアンプ３１と
共に、１個のループフィルタを構成している。このルー
プフィルタの時定数は、高速時定数回路３２の時定数に
よって定まっている。この実施例の場合、高速時定数回
路３２の時定数は出力周波数ｆ０を切り換える際の高速
引込みに適した小さな値に設定されている。
【００２６】低速時定数回路３３は、上述の抵抗Ｒの
他、抵抗Ｒａ、コンデンサＣａｓ及びＣａから構成され
ている。抵抗Ｒａ及びコンデンサＣａｓは並列接続され
ており、その一端はオペアンプ３１の入力端に、他端は
コンデンサＣａ及びスイッチＳａを介してオペアンプ３
１の出力端に接続されている。スイッチＳａが閉じられ
ている状態では、上述の高速時定数回路３２、低速時定
数回路３３及びオペアンプ３１によって、１個のループ
フィルタが構成される。このループフィルタの時定数は
主に低速時定数回路３３の時定数によって定まる。この
実施例では、低速時定数回路３３の時定数は、出力周波
数ｆ０を周波数ｆａで安定化しかつ出力周波数ｆ０のス
プリアスを好適に抑圧可能な値に設定されている。
【００２７】低速時定数回路３４は、上述の抵抗Ｒに加
え、並列接続された抵抗Ｒｂ及びコンデンサＣｂｓとコ
ンデンサＣｂから構成されている。抵抗Ｒｂとコンデン
サＣｂｓの並列接続回路の一端はオペアンプ３１の入力
端に接続されており、他端はコンデンサＣｂ及びスイッ
チＳｂを介してオペアンプ３１の出力端に接続されてい
る。従って、スイッチＳｂが閉じられている状態では、
前述の高速時定数回路３２、低速時定数回路３４及びオ
ペアンプ３１によって１個のループフィルタが構成され
る。このループフィルタの時定数は低速時定数回路３４
の時定数によって定まる。低速時定数回路３４の時定数
は、出力周波数ｆ０が周波数ｆｂで安定化されかつスプ
リアスが抑圧されるような値に設定されている。
【００２８】前述の制御部５は、ループフィルタ３を構
成するスイッチＳａ及びＳｂを制御している。本実施例
の特徴は、ループフィルタ３の構成の他に、このような
制御部５の制御手順にある。
【００２９】図３には、スイッチＳａをＯＮさせたまま
可変分周器１の分周比ｎを制御し出力周波数ｆ０をｆａ
からｆｂに切り換えた場合の周波数安定化動作が示され
ている。この図においては、周波数ｆａが８１５ＭＨｚ
とされており、また周波数ｆｂが８００ＭＨｚとされて
いる。更に、周波数ｆａに対応する分周比ｎの値は２０
３７．５であり、ｆｂに対応するそれは２０００．０で
ある。
【００３０】この図に示されるような周波数切換を行っ
た場合、出力周波数ｆ０が周波数ｆｂに精度２００Ｈｚ
程度で安定化するのに要する時間は約８ｍｓｅｃとな
る。出力周波数ｆ０の切換にこのような長時間を要して
いたのでは、本実施例に係るＰＬＬシンセサイザをデジ
タルＱＰＳＫ復調に係る局部発振器として用いる場合
に、当該復調を好適に行うことができない。
【００３１】そこで、本実施例においては、制御部５に
よって図４に示されるような制御を行うようにしてい
る。この図に示される制御は、可変分周器１の分周比ｎ
を切り換えると共にスイッチＳａ及びＳｂの制御を行
い、出力周波数ｆ０を切換後の値に高速引込みすると共
に引込み後にスプリアスを好適に抑圧する制御である。
なお、この図においても、周波数ｆａが８１５ＭＨｚ
に、周波数ｆｂが８００ＭＨｚに、それぞれ設定されて
いる。
【００３２】まず、出力周波数ｆ０をｆａからｆｂに切
り換える場合を考える。ただし、出力周波数ｆ０は以前
にｆｂの値を有していたことがあり、従って低速時定数
回路３４を構成するコンデンサＣｂには出力周波数ｆ０
がｆｂで安定するために必要な電荷がすでに蓄積されて
いるとする。この場合、制御部５は、可変分周器１の分
周比を周波数ｆａに対応した値（この図では２０３７．
５）から周波数ｆｂに対応した値（この図では２００
０．０）に切り換える。同時に、制御部５は、ループフ
ィルタ３のスイッチＳａをＯＦＦする。すると、ループ
フィルタ３の時定数は、高速時定数回路３２に係る時定
数となるため、出力周波数ｆ０の引込みが高速で行われ
ることになる。具体的には、０．６ｍｓｅｃ程度で周波
数切換が終了する。
【００３３】周波数切換を行った直後においては、ルー
プフィルタ３の時定数が高速時定数回路３２によって決
定される時定数であるため、図４に示されるように、若
干のスプリアスが発生する。このスプリアスを抑圧する
ため、本実施例においては、切換後の出力周波数ｆ０で
ある周波数ｆｂに対応したスイッチＳｂがＯＮされる。
すると、ループフィルタ３の時定数は、主に低速時定数
回路３４によって決定される時定数となる。低速時定数
回路３４を構成するコンデンサＣｂはコンデンサＣｈに
比べ大きな容量値を有している。従って、スイッチＳｂ
を図のようなタイミングでＯＮさせることにより、比較
周波数ｆｒのノイズ、ひいては出力周波数ｆ０のスプリ
アスを抑圧することができる。また、コンデンサＣｂに
は、出力周波数ｆ０がｆｂで安定するために必要な電荷
がすでに蓄積されている。従って、スイッチＳｂを図の
ようなタイミングでＯＮさせることにより、出力周波数
ｆ０の揺らぎを伴うことなく、上述の効果を得ることが
できる。
【００３４】なお、出力周波数ｆ０を周波数ｆｂからｆ
ａに切り換える際には、スイッチＳｂのみがＯＮしてい
る状態から当該スイッチＳｂをＯＦＦさせ、出力周波数
ｆ０が周波数ｆａに引き込まれた後にスイッチＳａをＯ
Ｎさせればよい。
【００３５】また、この実施例においては、高速時定数
回路３２、低速時定数回路３３及び３４を構成する抵抗
の一部は、抵抗Ｒとして兼用されている。これにより、
装置構成が比較的簡素になる。
【００３６】図５には、本発明の第２実施例に係るＰＬ
Ｌシンセサイザの要部構成、すなわちループフィルタ３
の要部構成が示されている。この図に示される回路はラ
グリード型フィルタである。このような構成を用いて
も、同様に、出力周波数ｆ０の高速引込みやスプリアス
抑圧といった効果を得ることができる。
【００３７】なお、以上の説明においては出力周波数ｆ
0を周波数ｆaとｆbとの間で切り換える例を示したが、
出力周波数ｆ0の種類は２種類に限定されるものではな
い。例えば、出力周波数ｆ0を３種類設ける場合には、
低速時定数回路を３種類設けるといった回路の変形が必
要となる。さらに、可変分周器１の分周比ｎは２０３
７．５と２０００．０の間で切り換えるようにしている
が、これは比較周波数ｆrを４００ｋＨｚとしたためで
ある。しかし、比較周波数ｆ r の設定は任意であり、従
って可変分周器の分周比ｎの設定もこれに応じて任意と
なる。
【００３８】さらに、以上の説明においては、出力周波
数ｆ０の切換が説明の対象となっていた。このような出
力周波数ｆ０の切換は、例えばプレストーク無線機にお
いて送信受信の周波数切換を行う際に用いることができ
る。しかし、本発明は、このような切換えに限定される
ものではない。例えば、デジタル携帯電話のようにＴＤ
ＭＡ通信を行う無線機で実行される周波数監視にも、本
発明を適用することができる。この場合、周波数監視を
行う場合にはループフィルタの時定数を高速時定数回路
で決定される比較的小さな時定数とし、実際に通話を行
う際には低速時定数回路をループフィルタに挿入して比
較的大きな時定数とする。このような動作とすることに
より、通話状態への高速引込みが可能となり、かつスプ
リアスを好適に抑圧することができる。
【００３９】
【発明の効果】以上説明したように、本発明に係るＰＬ
Ｌシンセサイザ及びその制御方法によれば、ループフィ
ルタに高速時定数回路及び低速時定数回路を設けると共
に、スイッチ手段等を用いて低速時定数回路を適宜挿入
するようにしたため、高精度のＡ／Ｄ及びＤ／Ａ変換器
を用いることなく、出力周波数の切換に適したＰＬＬシ
ンサセイザが得られる。すなわち、周波数の切換えや引
込みを高速時定数回路を用いて高速化することができる
と共に、切換え後において出力周波数のスプリアスを低
速時定数回路を用いて好適に抑圧することができる。例
えば、１５ＭＨｚ程度の幅で出力周波数を切り換えたと
しても、精度２００Ｈｚの範囲に１ｍｓｅｃ程度で出力
周波数を安定化することができ、デジタルＱＰＳＫ復調
を好適に実行可能となる。また、ＰＬＬに供給される比
較周波数や小数点分周のスリップ周波数による周波数ス
プリアスが好適に抑圧される。その結果、プレストーク
無線機や、デジタルセルラー電話機、デジタルコードレ
ス電話機等に適し、かつ小型で低コストのＰＬＬシンサ
セイザを得ることができる。
【００４０】さらに、低速時定数回路を複数用いる場合
には、低速時定数回路を構成する抵抗の少なくとも一部
を互いに兼用することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＰＬＬシンサセイザの
概略構成を示すブロック図である。
【図２】本発明の第１実施例の要部構成、特にループフ
ィルタの内部構成を示す回路図である。
【図３】第１実施例においてスイッチＳａをＯＮさせた
まま周波数切換えを行った場合の周波数安定化速度を示
すタイムチャートである。
【図４】第１実施例においてスイッチＳａ及びＳｂを制
御して周波数切換えを行った場合の周波数安定化速度を
示すタイムチャートである。
【図５】本発明の第２実施例の要部構成、特にループフ
ィルタの内部構成を示す回路図である。
【図６】第１従来例に係るＰＬＬシンサセイザの概略構
成を示すブロック図である。
【図７】第２従来例に係るＰＬＬシンサセイザの概略構
成を示すブロック図である。
【符号の説明】 １ 可変分周器 ２ 位相比較検波器（ＰＤ） ３ ループフィルタ ４ 電圧制御発振器（ＶＣＯ） ５ 制御部 ３１ オペアンプ ３２ 高速時定数回路 ３３，３４ 低速時定数回路 Ｒ，Ｒｈ，Ｒａ，Ｒｂ 抵抗 Ｃｈ，Ｃｈｓ，Ｃａ，Ｃａｓ，Ｃｂ，Ｃｂｓ コンデン
サ Ｓａ，Ｓｂ スイッチ ｆｒ 比較周波数 ｆ０ 出力周波数 ｎ 分周比
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 浩昭 東京都三鷹市下連雀五丁目１番１号 日 本無線株式会社内 (72)発明者 足立 誠幸 東京都三鷹市下連雀五丁目１番１号 日 本無線株式会社内 (56)参考文献 特開 昭59−54017（ＪＰ，Ａ) 特開 昭48−66958（ＪＰ，Ａ) 特開 平４−142815（ＪＰ，Ａ) 特開 平５−291949（ＪＰ，Ａ) 実開 昭57−36646（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/18

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 供給される制御電圧の値に応じた出力周
    波数で発振する発振器、要求される出力周波数の値に応
    じて発振器の出力周波数を分周する分周器、分周器によ
    り分周された出力周波数と出力周波数の基準となる比較
    周波数とを比較して位相検波し上記制御電圧を発生させ
    る検波器、及び検波器によって発生した制御電圧を濾波
    して発振器に供給することにより出力周波数を安定化す
    るループフィルタを備えるＰＬＬシンセサイザにおいて
    実行され、このＰＬＬシンセサイザの出力周波数を分周
    器の分周比の設定により制御する制御方法において、 その時定数が第１の出力周波数に対応しかつ出力周波数
    のスプリアス抑圧に適する比較的大きな第１の値に設定
    されている第１の低速時定数回路、その時定数が第２の
    出力周波数に対応しかつ出力周波数のスプリアス抑圧に
    適する比較的大きな値であって前記第１の値と異なる第
    ２の値に設定されている第２の低速時定数回路、及びそ
    の時定数が高速引込みに適する比較的小さな第３の値に
    設定されている高速時定数回路を、ループフィルタ内に
    設けておき、 第１及び第２の低速時定数回路を構成するコンデンサ
    が、当該低速時定数回路が使用されていない状態におい
    てもその低速時定数回路に対応する出力周波数に関する
    情報を電荷の形態で保持しており、 更に、 主として使用する時定数回路を第１の低速時定数回路か
    ら高速時定数回路に切り換えることによってループフィ
    ルタ全体としての時定数を第１の値から第３の値に切り
    換える第１のステップを、第１の出力周波数から第２の
    出力周波数への切換に際してまず実行し、 主として使用する時定数回路を高速時定数回路から第２
    の低速時定数回路に切り換えることによってループフィ
    ルタ全体としての時定数を第３の値から第２の値に切り
    換える第２のステップを、第１のステップが実行され更
    に出力周波数が第２の出力周波数に引き込まれた後に実
    行することを特徴とする制御方法。
  2. 【請求項２】 供給される制御電圧の値に応じた出力周
    波数で発振する発振器と、要求される出力周波数の値に
    応じて発振器の出力周波数を分周する分周器と、分周器
    により分周された出力周波数と出力周波数の基準となる
    比較周波数とを比較して位相検波し上記制御電圧を発生
    させる検波器と、検波器によって発生した制御電圧を濾
    波して発振器に供給することにより出力周波数を安定化
    するループフィルタと、を備えるＰＬＬシンセサイザに
    おいて、 ＰＬＬシンセサイザの出力周波数を分周器の分周比の設
    定により制御すべく請求項１記載の制御方法を実行する
    制御部を備え、 上記ループフィルタが、その時定数が第１の出力周波数
    に対応しかつ出力周波数のスプリアス抑圧に適する比較
    的大きな第１の値に設定されている第１の低速時定数回
    路、その時定数が第２の出力周波数に対応しかつ出力周
    波数のスプリアス抑圧に適する比較的大きな値であって
    前記第１の値と異なる第２の値に設定されている第２の
    低速時定数回路、及びその時定数が高速引込みに適する
    比較的小さな第３の値に設定されている高速時定数回路
    を有し、 第１及び第２の低速時定数回路を構成するコンデンサ
    が、当該低速時定数回路が使用されていない状態におい
    てもその低速時定数回路に対応する出力周波数に関する
    情報を電荷の形態で保持することを特徴とするＰＬＬシ
    ンセサイザ。
  3. 【請求項３】 請求項２記載のＰＬＬシンセサイザにお
    いて、 上記高速及び低速時定数回路が互いに並列接続されてお
    り、 上記低速時定数回路が当該低速時定数回路を介した検波
    器と発振器の間の信号経路を生成／遮断するためのスイ
    ッチ手段を有し、 ループフィルタ全体としての時定数の切換を、上記スイ
    ッチ手段の制御により行うことを特徴とするＰＬＬシン
    セサイザ。
  4. 【請求項４】 請求項３記載のＰＬＬシンセサイザにお
    いて、 上記低速時定数回路及びスイッチ手段が、出力周波数の
    種類に対応して複数個並列に設けられたことを特徴とす
    るＰＬＬシンセサイザ。
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