JPH11191735A - Ｐｌｌシンセサイザ及びその制御方法 - Google Patents
Ｐｌｌシンセサイザ及びその制御方法Info
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- JPH11191735A JPH11191735A JP10294341A JP29434198A JPH11191735A JP H11191735 A JPH11191735 A JP H11191735A JP 10294341 A JP10294341 A JP 10294341A JP 29434198 A JP29434198 A JP 29434198A JP H11191735 A JPH11191735 A JP H11191735A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/20—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a harmonic phase-locked loop, i.e. a loop which can be locked to one of a number of harmonically related frequencies applied to it
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【課題】 高精度のＡ／Ｄ変換器、Ｄ／Ａ変換器を用い
ることなく電波監視への移行・復帰を高速化すると共に
使用周波数への復帰後のスプリアスを好適に抑圧する。 【解決手段】 ＰＬＬを構成するループフィルタ３に、
高速時定数回路３２、低速時定数回路３３及び３４を設
ける。高速時定数回路３２によって決定される時定数は
出力周波数の高速引込みに適した時定数であり、低速時
定数回路３３及び３４によって決定される時定数は出力
周波数を対応する値で安定化させかつスプリアスを抑圧
するのに適した時定数である。出力周波数ｆ0を監視対
象の周波数に切り換える際には、スイッチＳa又はＳbが
ＯＮしている状態から、分周比の設定により監視対象の
周波数に切り換えると同時にスイッチＳa又はＳbをＯＦ
Ｆする。電波監視後に、スイッチＳa又はＳbをＯＦＦし
たまま、分周比の設定を出力周波数に切り換える。所定
時間経過後スイッチＳa又はＳbをＯＮする。
ることなく電波監視への移行・復帰を高速化すると共に
使用周波数への復帰後のスプリアスを好適に抑圧する。 【解決手段】 ＰＬＬを構成するループフィルタ３に、
高速時定数回路３２、低速時定数回路３３及び３４を設
ける。高速時定数回路３２によって決定される時定数は
出力周波数の高速引込みに適した時定数であり、低速時
定数回路３３及び３４によって決定される時定数は出力
周波数を対応する値で安定化させかつスプリアスを抑圧
するのに適した時定数である。出力周波数ｆ0を監視対
象の周波数に切り換える際には、スイッチＳa又はＳbが
ＯＮしている状態から、分周比の設定により監視対象の
周波数に切り換えると同時にスイッチＳa又はＳbをＯＦ
Ｆする。電波監視後に、スイッチＳa又はＳbをＯＦＦし
たまま、分周比の設定を出力周波数に切り換える。所定
時間経過後スイッチＳa又はＳbをＯＮする。
Description
【０００１】
【産業上の利用分野】本発明は、プレストーク式無線
機、デジタルセルラー電話機、デジタルコードレス電話
機等に使用されるＰＬＬ（Phase Locked Loop ）シンセ
サイザ及びその制御方法に関する。
機、デジタルセルラー電話機、デジタルコードレス電話
機等に使用されるＰＬＬ（Phase Locked Loop ）シンセ
サイザ及びその制御方法に関する。
【０００２】
【従来の技術】ＰＬＬシンセサイザとしては、例えば図
６に示されるような構成が知られている。この図に示さ
れる構成は、例えば「ＤＬＰ高速周波数シンセサイ
ザ」、垂澤芳明、山尾 泰、１９８９年電子通信学会秋
季全国大会、Ｂ−５４５、２−２１５に開示されている
構成の概略を示したものである。
６に示されるような構成が知られている。この図に示さ
れる構成は、例えば「ＤＬＰ高速周波数シンセサイ
ザ」、垂澤芳明、山尾 泰、１９８９年電子通信学会秋
季全国大会、Ｂ−５４５、２−２１５に開示されている
構成の概略を示したものである。
【０００３】この構成においては、可変分周器１、位相
比較検波器（ＰＤ）２、ループフィルタ３及び電圧制御
発振器（ＶＣＯ）４によってＰＬＬが構成されている。
ＶＣＯ４は、ループフィルタ３及び加算器８を介してＰ
Ｄ２から供給される制御電圧の値に応じた出力周波数ｆ
0で発振し、発振した信号を図示しない後段の回路に供
給する。ＶＣＯ４によって生成された出力周波数ｆ
0は、可変分周器１によって分周され、ＰＤ２に供給さ
れる。可変分周器１の分周比は小数点以下の値まで設定
することが可能である。可変分周器１の分周比をｎとす
ると、ＰＤ２に可変分周器１から供給される信号の周波
数はｆ0／ｎとなる。ＰＤ２は、可変分周器１から供給
される信号の周波数を、出力周波数ｆ0の基準となる比
較周波数ｆrと比較する。即ち、ＰＤ２は位相検波を行
い、その結果に基づきＶＣＯ４の制御電圧を発生させ
る。ＰＤ２の後段に設けられているループフィルタ３
は、この図に示されるＰＬＬの出力周波数ｆ0を安定化
させるために必要な時定数を有している。ＰＤ２によっ
て生成された制御電圧は、ループフィルタ３を介してＶ
ＣＯ４に供給される。このようにして、出力周波数ｆ0
は比較周波数ｆrのｎ倍の値に制御される。
比較検波器（ＰＤ）２、ループフィルタ３及び電圧制御
発振器（ＶＣＯ）４によってＰＬＬが構成されている。
ＶＣＯ４は、ループフィルタ３及び加算器８を介してＰ
Ｄ２から供給される制御電圧の値に応じた出力周波数ｆ
0で発振し、発振した信号を図示しない後段の回路に供
給する。ＶＣＯ４によって生成された出力周波数ｆ
0は、可変分周器１によって分周され、ＰＤ２に供給さ
れる。可変分周器１の分周比は小数点以下の値まで設定
することが可能である。可変分周器１の分周比をｎとす
ると、ＰＤ２に可変分周器１から供給される信号の周波
数はｆ0／ｎとなる。ＰＤ２は、可変分周器１から供給
される信号の周波数を、出力周波数ｆ0の基準となる比
較周波数ｆrと比較する。即ち、ＰＤ２は位相検波を行
い、その結果に基づきＶＣＯ４の制御電圧を発生させ
る。ＰＤ２の後段に設けられているループフィルタ３
は、この図に示されるＰＬＬの出力周波数ｆ0を安定化
させるために必要な時定数を有している。ＰＤ２によっ
て生成された制御電圧は、ループフィルタ３を介してＶ
ＣＯ４に供給される。このようにして、出力周波数ｆ0
は比較周波数ｆrのｎ倍の値に制御される。
【０００４】また、この図に示される構成は、制御部
５、Ａ／Ｄ変換器６、Ｄ／Ａ変換器７及び加算器８を有
している。制御部５は、要求される出力周波数ｆ0に応
じて可変分周器１の分周比ｎをデジタル的に設定する。
即ち、この図に示されるＰＬＬはＤＬＰ（Digital Loop
Preset ）として構成されている。また、制御部５は、
出力周波数ｆ0を切り換えるために、Ａ／Ｄ変換器６、
Ｄ／Ａ変換器７及び加算器８を使用する。即ち、Ａ／Ｄ
変換器６によってデジタル値に変換されたＶＣＯ４の制
御電圧を複数種類の出力周波数ｆ0それぞれについて予
め記憶しておき、出力周波数ｆ0を切り換える際には、
記憶している制御電圧をＤ／Ａ変換器７によってアナロ
グ信号に変換して加算器８に供給する。同時に、制御部
５は、可変分周器１をリセットする。このようにするこ
とにより、図６の構成においては、高速に出力周波数ｆ
0を切り換えることが可能なＰＬＬシンセサイザが得ら
れていた。例えば、移動通信におけるゾーン移行に伴う
出力周波数ｆ0の切り換え時間を短縮することができ、
１．５ＧＨｚ帯に適したＰＬＬシンセサイザが得られて
いた。
５、Ａ／Ｄ変換器６、Ｄ／Ａ変換器７及び加算器８を有
している。制御部５は、要求される出力周波数ｆ0に応
じて可変分周器１の分周比ｎをデジタル的に設定する。
即ち、この図に示されるＰＬＬはＤＬＰ（Digital Loop
Preset ）として構成されている。また、制御部５は、
出力周波数ｆ0を切り換えるために、Ａ／Ｄ変換器６、
Ｄ／Ａ変換器７及び加算器８を使用する。即ち、Ａ／Ｄ
変換器６によってデジタル値に変換されたＶＣＯ４の制
御電圧を複数種類の出力周波数ｆ0それぞれについて予
め記憶しておき、出力周波数ｆ0を切り換える際には、
記憶している制御電圧をＤ／Ａ変換器７によってアナロ
グ信号に変換して加算器８に供給する。同時に、制御部
５は、可変分周器１をリセットする。このようにするこ
とにより、図６の構成においては、高速に出力周波数ｆ
0を切り換えることが可能なＰＬＬシンセサイザが得ら
れていた。例えば、移動通信におけるゾーン移行に伴う
出力周波数ｆ0の切り換え時間を短縮することができ、
１．５ＧＨｚ帯に適したＰＬＬシンセサイザが得られて
いた。
【０００５】また、図７には、例えば「デジタル移動通
信用高速切換え周波数シンセサイザ」、木林 利光、戸
田 善文、佐々木 進、１９９０年電子情報通信学会秋
季全国大会、Ｂ−３０８、２−３０８に開示されている
ＰＬＬシンセサイザの概略構成が示されている。ただ
し、この図においては、後に説明する本発明との相違を
明瞭にするため、図示の省略等を行っている。
信用高速切換え周波数シンセサイザ」、木林 利光、戸
田 善文、佐々木 進、１９９０年電子情報通信学会秋
季全国大会、Ｂ−３０８、２−３０８に開示されている
ＰＬＬシンセサイザの概略構成が示されている。ただ
し、この図においては、後に説明する本発明との相違を
明瞭にするため、図示の省略等を行っている。
【０００６】この図に示されるＰＬＬシンセサイザにお
いては、分周器９、ＰＤ２、ループフィルタ３及びＶＣ
Ｏ４によってＰＬＬが構成されている。また、ループフ
ィルタ３の時定数は、制御部５、ＲＯＭ１０及びＤ／Ａ
変換器１１を用いて設定されている。即ち、制御部５
は、ＶＣＯ４の出力周波数ｆ0を切り換える際、出力さ
せるべき出力周波数ｆ0に対応したデータをＲＯＭ１０
から出力させ、これをＤ／Ａ変換器１１によりアナログ
信号に変換した上で、ループフィルタ３に与える。ルー
プフィルタ３の時定数は、内蔵される図示しないコンデ
ンサによって定まっており、このコンデンサはＤ／Ａ変
換器１１の出力によって充電される。これにより、ＶＣ
Ｏ４の制御電圧を高速で切り換えることができる。この
図の構成においては、出力周波数ｆ0を、所望の出力周
波数ｆ0に高速で引き込むことが可能になり、例えば、
出力周波数ｆ0を１３８７ＭＨｚから１４１２ＭＨｚに
２ｍｓｅｃ内で引き込むことが可能となった。
いては、分周器９、ＰＤ２、ループフィルタ３及びＶＣ
Ｏ４によってＰＬＬが構成されている。また、ループフ
ィルタ３の時定数は、制御部５、ＲＯＭ１０及びＤ／Ａ
変換器１１を用いて設定されている。即ち、制御部５
は、ＶＣＯ４の出力周波数ｆ0を切り換える際、出力さ
せるべき出力周波数ｆ0に対応したデータをＲＯＭ１０
から出力させ、これをＤ／Ａ変換器１１によりアナログ
信号に変換した上で、ループフィルタ３に与える。ルー
プフィルタ３の時定数は、内蔵される図示しないコンデ
ンサによって定まっており、このコンデンサはＤ／Ａ変
換器１１の出力によって充電される。これにより、ＶＣ
Ｏ４の制御電圧を高速で切り換えることができる。この
図の構成においては、出力周波数ｆ0を、所望の出力周
波数ｆ0に高速で引き込むことが可能になり、例えば、
出力周波数ｆ0を１３８７ＭＨｚから１４１２ＭＨｚに
２ｍｓｅｃ内で引き込むことが可能となった。
【０００７】
【発明が解決しようとする課題】このように、従来か
ら、ＰＬＬシンセサイザにおける出力周波数ｆ0の切り
換えを高速化する方法が各種提案されている。しかし、
これらの方法には、高精度のＡ／Ｄ変換器及び／又はＤ
／Ａ変換器を用いる必要があり、回路構成が複雑になる
という問題点があった。
ら、ＰＬＬシンセサイザにおける出力周波数ｆ0の切り
換えを高速化する方法が各種提案されている。しかし、
これらの方法には、高精度のＡ／Ｄ変換器及び／又はＤ
／Ａ変換器を用いる必要があり、回路構成が複雑になる
という問題点があった。
【０００８】例えば、図６又は図７に示される回路構成
をデジタルのＱＰＳＫ復調に係る局部発振器において用
いる場合を考える。即ち、基準発振器の出力を比較周波
数ｆrとして入力するとする。この場合、出力周波数ｆ0
を１５ＭＨｚ程度の幅で切り換えるとすると、デジタル
のＱＰＳＫ復調を可能にするためには、切換えの目標と
なる周波数に対して誤差２００Ｈｚ以内に１ｍｓｅｃ程
度で出力周波数ｆ0を安定化させなければならない。図
６の構成によって１ｍｓｅｃ程度で出力周波数ｆ0を安
定化させるためには、制御部から分周比ｎを示すデジタ
ルデータとして与えられる周波数の誤差が４ｋＨｚ以内
でなければならず、従って１５ＭＨｚ幅程度の周波数切
換えのためにＡ／Ｄ変換器及びＤ／Ａ変換器として１２
ビット以上の高精度のものが必要となる。また、図７に
示される構成においても、１５ＭＨｚ程度の幅の周波数
切換えを行い１ｍｓｅｃ程度の時間で２００ＨＺ程度の
精度を実現するためには、Ｄ／Ａ変換器として１７ビッ
ト以上の精度が必要である。さらに、図７に示される構
成においてはＤ／Ａ変換器の出力によってループフィル
タのコンデンサが充電されているが、引込み時にこのコ
ンデンサを充電すると引込みが終了するまでにその後段
の回路によってコンデンサの電荷が逃げてしまうから、
高速引込みには限界がある。
をデジタルのＱＰＳＫ復調に係る局部発振器において用
いる場合を考える。即ち、基準発振器の出力を比較周波
数ｆrとして入力するとする。この場合、出力周波数ｆ0
を１５ＭＨｚ程度の幅で切り換えるとすると、デジタル
のＱＰＳＫ復調を可能にするためには、切換えの目標と
なる周波数に対して誤差２００Ｈｚ以内に１ｍｓｅｃ程
度で出力周波数ｆ0を安定化させなければならない。図
６の構成によって１ｍｓｅｃ程度で出力周波数ｆ0を安
定化させるためには、制御部から分周比ｎを示すデジタ
ルデータとして与えられる周波数の誤差が４ｋＨｚ以内
でなければならず、従って１５ＭＨｚ幅程度の周波数切
換えのためにＡ／Ｄ変換器及びＤ／Ａ変換器として１２
ビット以上の高精度のものが必要となる。また、図７に
示される構成においても、１５ＭＨｚ程度の幅の周波数
切換えを行い１ｍｓｅｃ程度の時間で２００ＨＺ程度の
精度を実現するためには、Ｄ／Ａ変換器として１７ビッ
ト以上の精度が必要である。さらに、図７に示される構
成においてはＤ／Ａ変換器の出力によってループフィル
タのコンデンサが充電されているが、引込み時にこのコ
ンデンサを充電すると引込みが終了するまでにその後段
の回路によってコンデンサの電荷が逃げてしまうから、
高速引込みには限界がある。
【０００９】このような高精度のＤ／Ａ変換器やＡ／Ｄ
変換器を用いることなく出力周波数ｆ0を高速切り換え
する方法としては、例えば、ＰＬＬを２個使用する方法
がある。この方法においては、ＰＬＬのうち１個が現時
点における出力周波数ｆ0の生成に使用され、他の１個
が次に使用する出力周波数ｆ0を準備する。この方法は
実用化されている方法であるが、ＰＬＬを１個使用する
方法に比べ回路規模が２倍となるため、回路の小型化、
コストダウン、低消費電力化にとって大きな妨げとなっ
ていた。
変換器を用いることなく出力周波数ｆ0を高速切り換え
する方法としては、例えば、ＰＬＬを２個使用する方法
がある。この方法においては、ＰＬＬのうち１個が現時
点における出力周波数ｆ0の生成に使用され、他の１個
が次に使用する出力周波数ｆ0を準備する。この方法は
実用化されている方法であるが、ＰＬＬを１個使用する
方法に比べ回路規模が２倍となるため、回路の小型化、
コストダウン、低消費電力化にとって大きな妨げとなっ
ていた。
【００１０】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、高精度のＡ／Ｄ変
換器やＤ／Ａ変換器を用いることなく、例えばデジタル
のＱＰＳＫ復調に適した速度で出力周波数ｆ0を安定化
可能にし、かつ周波数切換え後においてＰＬＬの比較周
波数や小数点分周のスイープ周波数に起因して生じる出
力周波数ｆ0のスプリアス（不要輻射）を抑圧可能にす
ることを目的とする。
とを課題としてなされたものであり、高精度のＡ／Ｄ変
換器やＤ／Ａ変換器を用いることなく、例えばデジタル
のＱＰＳＫ復調に適した速度で出力周波数ｆ0を安定化
可能にし、かつ周波数切換え後においてＰＬＬの比較周
波数や小数点分周のスイープ周波数に起因して生じる出
力周波数ｆ0のスプリアス（不要輻射）を抑圧可能にす
ることを目的とする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るＰＬＬシンセサイザの制御方法
は、供給される制御電圧の値に応じた出力周波数で発振
する発振器、要求される出力周波数の値に応じて発振器
の出力周波数を分周する分周器、分周器により分周され
た出力周波数と出力周波数の基準となる比較周波数とを
比較して位相検波し上記制御電圧を発生させる検波器、
及び検波器によって発生した制御電圧を濾波して発振器
に供給することにより出力周波数を安定化するループフ
ィルタを備えるＰＬＬシンセサイザにおいて実行され、
このＰＬＬシンセサイザの出力周波数を分周器の分周比
の設定により制御する制御方法において、その時定数が
所定の出力周波数に対応しかつ出力周波数のスプリアス
抑圧に適する比較的大きな第１の値に設定されている低
速時定数回路及びその時定数が高速引込みに適する比較
的小さな第２の値に設定されている高速時定数回路を、
ループフィルタ内に設けておき、低速時定数回路を構成
するコンデンサが、当該低速時定数回路が使用されてい
ない状態においてもその低速時定数回路に対応する出力
周波数に関する情報を電荷の形態で保持しており、更
に、主として使用する時定数回路を低速時定数回路から
高速時定数回路に切り換えることによってループフィル
タ全体としての時定数を第１の値から第２の値に切り換
える第１のステップを実行した上で、出力周波数を上記
所定の出力周波数から一時的に他の周波数に切り換え更
に上記所定の出力周波数に戻す第２のステップを実行
し、主として使用する時定数回路を高速時定数回路から
低速時定数回路に切り換えることによってループフィル
タ全体としての時定数を第２の値から第１の値に切り換
える第３のステップを、第２のステップが実行され更に
出力周波数が上記所定の出力周波数に引き込まれた後に
実行することを特徴とする。
るために、本発明に係るＰＬＬシンセサイザの制御方法
は、供給される制御電圧の値に応じた出力周波数で発振
する発振器、要求される出力周波数の値に応じて発振器
の出力周波数を分周する分周器、分周器により分周され
た出力周波数と出力周波数の基準となる比較周波数とを
比較して位相検波し上記制御電圧を発生させる検波器、
及び検波器によって発生した制御電圧を濾波して発振器
に供給することにより出力周波数を安定化するループフ
ィルタを備えるＰＬＬシンセサイザにおいて実行され、
このＰＬＬシンセサイザの出力周波数を分周器の分周比
の設定により制御する制御方法において、その時定数が
所定の出力周波数に対応しかつ出力周波数のスプリアス
抑圧に適する比較的大きな第１の値に設定されている低
速時定数回路及びその時定数が高速引込みに適する比較
的小さな第２の値に設定されている高速時定数回路を、
ループフィルタ内に設けておき、低速時定数回路を構成
するコンデンサが、当該低速時定数回路が使用されてい
ない状態においてもその低速時定数回路に対応する出力
周波数に関する情報を電荷の形態で保持しており、更
に、主として使用する時定数回路を低速時定数回路から
高速時定数回路に切り換えることによってループフィル
タ全体としての時定数を第１の値から第２の値に切り換
える第１のステップを実行した上で、出力周波数を上記
所定の出力周波数から一時的に他の周波数に切り換え更
に上記所定の出力周波数に戻す第２のステップを実行
し、主として使用する時定数回路を高速時定数回路から
低速時定数回路に切り換えることによってループフィル
タ全体としての時定数を第２の値から第１の値に切り換
える第３のステップを、第２のステップが実行され更に
出力周波数が上記所定の出力周波数に引き込まれた後に
実行することを特徴とする。
【００１２】本発明に係るＰＬＬシンセサイザは、さら
に、供給される制御電圧の値に応じた出力周波数で発振
する発振器と、要求される出力周波数の値に応じて発振
器の出力周波数を分周する分周器と、分周器により分周
された出力周波数と出力周波数の基準となる比較周波数
とを比較して位相検波し上記制御電圧を発生させる検波
器と、検波器によって発生した制御電圧を濾波して発振
器に供給することにより出力周波数を安定化するループ
フィルタと、を備えるＰＬＬシンセサイザにおいて、Ｐ
ＬＬシンセサイザの出力周波数を分周器の分周比の設定
により制御すべく本発明の制御方法を実行する制御部を
備え、上記ループフィルタが、その時定数が上記所定の
出力周波数に対応しかつ出力周波数のスプリアス抑圧に
適する比較的大きな第１の値に設定されている低速時定
数回路及びその時定数が高速引込みに適する比較的小さ
な第２の値に設定されている高速時定数回路を有し、低
速時定数回路を構成するコンデンサが、当該低速時定数
回路が使用されていない状態においてもその低速時定数
回路に対応する出力周波数に関する情報を電荷の形態で
保持することを特徴とする。
に、供給される制御電圧の値に応じた出力周波数で発振
する発振器と、要求される出力周波数の値に応じて発振
器の出力周波数を分周する分周器と、分周器により分周
された出力周波数と出力周波数の基準となる比較周波数
とを比較して位相検波し上記制御電圧を発生させる検波
器と、検波器によって発生した制御電圧を濾波して発振
器に供給することにより出力周波数を安定化するループ
フィルタと、を備えるＰＬＬシンセサイザにおいて、Ｐ
ＬＬシンセサイザの出力周波数を分周器の分周比の設定
により制御すべく本発明の制御方法を実行する制御部を
備え、上記ループフィルタが、その時定数が上記所定の
出力周波数に対応しかつ出力周波数のスプリアス抑圧に
適する比較的大きな第１の値に設定されている低速時定
数回路及びその時定数が高速引込みに適する比較的小さ
な第２の値に設定されている高速時定数回路を有し、低
速時定数回路を構成するコンデンサが、当該低速時定数
回路が使用されていない状態においてもその低速時定数
回路に対応する出力周波数に関する情報を電荷の形態で
保持することを特徴とする。
【００１３】本発明に係るＰＬＬシンセサイザは、上記
高速及び低速時定数回路が互いに並列接続されており、
上記低速時定数回路が当該低速時定数回路を介した検波
器と発振器の間の信号経路を生成／遮断するためのスイ
ッチ手段を有し、ループフィルタ全体としての時定数の
切換を、上記スイッチ手段の制御により行うことを特徴
とする。
高速及び低速時定数回路が互いに並列接続されており、
上記低速時定数回路が当該低速時定数回路を介した検波
器と発振器の間の信号経路を生成／遮断するためのスイ
ッチ手段を有し、ループフィルタ全体としての時定数の
切換を、上記スイッチ手段の制御により行うことを特徴
とする。
【００１４】本発明に係るＰＬＬシンセサイザは、上記
低速時定数回路及びスイッチ手段が、出力周波数の種類
に対応して複数個並列に設けられたことを特徴とする。
低速時定数回路及びスイッチ手段が、出力周波数の種類
に対応して複数個並列に設けられたことを特徴とする。
【００１５】本発明に係るＰＬＬシンセサイザ及びその
制御方法においては、ループフィルタの時定数が比較的
小さな時定数と比較的大きな時定数の間で切り換え可能
になる。即ち、検波器と発振器の間に高速時定数回路の
みが挿入されている状態では、ループフィルタの時定数
がこの高速時定数回路によって決定される比較的小さな
時定数となる。この状態で、発振器の出力周波数を切り
換えるべく必要な出力周波数に応じ分周器に分周比を設
定すると、これに応じて発振器の出力周波数が新たな出
力周波数に高速で引き込まれる。また、スイッチ手段等
の動作によって検波器と発振器の間に低速時定数回路が
挿入された場合、ループフィルタの時定数はこの低速時
定数回路によって決定される比較的大きな時定数とな
る。この状態では、ループフィルタの時定数が大きいた
め、出力周波数の高速引込みはできない。しかし、この
低速時定数回路を利用することにより、検波器に供給さ
れる比較周波数や、分周器の分周誤差（例えば小数点分
周におけるスイープ周波数）に起因した出力周波数のス
プリアスを抑圧する制御が可能になる。
制御方法においては、ループフィルタの時定数が比較的
小さな時定数と比較的大きな時定数の間で切り換え可能
になる。即ち、検波器と発振器の間に高速時定数回路の
みが挿入されている状態では、ループフィルタの時定数
がこの高速時定数回路によって決定される比較的小さな
時定数となる。この状態で、発振器の出力周波数を切り
換えるべく必要な出力周波数に応じ分周器に分周比を設
定すると、これに応じて発振器の出力周波数が新たな出
力周波数に高速で引き込まれる。また、スイッチ手段等
の動作によって検波器と発振器の間に低速時定数回路が
挿入された場合、ループフィルタの時定数はこの低速時
定数回路によって決定される比較的大きな時定数とな
る。この状態では、ループフィルタの時定数が大きいた
め、出力周波数の高速引込みはできない。しかし、この
低速時定数回路を利用することにより、検波器に供給さ
れる比較周波数や、分周器の分周誤差（例えば小数点分
周におけるスイープ周波数）に起因した出力周波数のス
プリアスを抑圧する制御が可能になる。
【００１６】例えば、送信周波数と受信周波数が異なる
無線機（例えばプレストーク受信機や、デジタル自動車
電話、デジタルコードレス電話の各局）の局部発振器に
ＰＬＬを使用する場合、ＰＬＬの出力周波数を送信周波
数に対応する周波数と受信周波数に対応する周波数の間
で切り換えるという使用方法と、ＰＬＬの出力周波数は
送信時と受信時では切り換えずＰＬＬの外部での処理に
より送信周波数と受信周波数の相違に対応するという使
用方法がある。
無線機（例えばプレストーク受信機や、デジタル自動車
電話、デジタルコードレス電話の各局）の局部発振器に
ＰＬＬを使用する場合、ＰＬＬの出力周波数を送信周波
数に対応する周波数と受信周波数に対応する周波数の間
で切り換えるという使用方法と、ＰＬＬの出力周波数は
送信時と受信時では切り換えずＰＬＬの外部での処理に
より送信周波数と受信周波数の相違に対応するという使
用方法がある。
【００１７】ＰＬＬの使用方法として後者、即ちＰＬＬ
の出力周波数を送信時と受信時で切り換えない方法を採
用する場合、本発明に係るＰＬＬシンセサイザは有用で
ある。例えば、日本のＰＤＣ、北米のＴＩＡ等のデジタ
ル自動車電話システムや、日本のＰＨＰ等のデジタルコ
ードレス電話システムのようにＴＤＭＡ方式を採用して
いるシステムでは、所定の周波数チャネルを用いて信号
の送受信を行いながら、所定のタイミングで（即ち送信
も受信も行わないタイムスロットにおいて）他の周波数
チャネルに有意なレベルの信号が存在しているか等の電
波監視制御が行われる。
の出力周波数を送信時と受信時で切り換えない方法を採
用する場合、本発明に係るＰＬＬシンセサイザは有用で
ある。例えば、日本のＰＤＣ、北米のＴＩＡ等のデジタ
ル自動車電話システムや、日本のＰＨＰ等のデジタルコ
ードレス電話システムのようにＴＤＭＡ方式を採用して
いるシステムでは、所定の周波数チャネルを用いて信号
の送受信を行いながら、所定のタイミングで（即ち送信
も受信も行わないタイムスロットにおいて）他の周波数
チャネルに有意なレベルの信号が存在しているか等の電
波監視制御が行われる。
【００１８】このような用途においては、受信から電波
監視へと移行する際には、ローカル周波数の切換えが行
われる。この切換えには、本発明を適用できる。その場
合、本発明を適用することにより、監視の対象となる周
波数への切換えが高速化されると共に、受信周波数にお
けるスプリアスが抑圧される。なお、このような用途で
は、監視対象となる周波数で送信を行うわけではないか
ら当該周波数でのスプリアス発生は問題とならない。
監視へと移行する際には、ローカル周波数の切換えが行
われる。この切換えには、本発明を適用できる。その場
合、本発明を適用することにより、監視の対象となる周
波数への切換えが高速化されると共に、受信周波数にお
けるスプリアスが抑圧される。なお、このような用途で
は、監視対象となる周波数で送信を行うわけではないか
ら当該周波数でのスプリアス発生は問題とならない。
【００１９】このような周波数切換え（受信→電波監視
→受信に復帰）が高速に実現できるのは、低速時定数回
路の信号経路が遮断中の時でもコンデンサに電荷が保持
されているからである。即ち、高速時定数回路を用い
て、受信周波数に復帰後に低速時定数回路側のスイッチ
をＯＮするので、高速側と低速側のコンデンサ間の電位
は等しく、周波数の揺らぎは発生しないのである。この
手順を用いることで、電波監視に関わる周波数切換え
を、受信周波数ではスプリアスがない状態で高速に実現
することができる。
→受信に復帰）が高速に実現できるのは、低速時定数回
路の信号経路が遮断中の時でもコンデンサに電荷が保持
されているからである。即ち、高速時定数回路を用い
て、受信周波数に復帰後に低速時定数回路側のスイッチ
をＯＮするので、高速側と低速側のコンデンサ間の電位
は等しく、周波数の揺らぎは発生しないのである。この
手順を用いることで、電波監視に関わる周波数切換え
を、受信周波数ではスプリアスがない状態で高速に実現
することができる。
【００２０】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面に基づき説明する。なお、図６及び図７に示
される従来例と同様の構成又は対応する構成には同一の
符号を付し説明を省略する。
ついて図面に基づき説明する。なお、図６及び図７に示
される従来例と同様の構成又は対応する構成には同一の
符号を付し説明を省略する。
【００２１】図１には、本発明の一実施形態に係るＰＬ
Ｌシンセサイザの概略構成が示されている。この図に示
される構成においては、ＰＬＬが、可変分周器１、ＰＤ
２、ループフィルタ３及びＶＣＯ４から構成されてい
る。また、制御部５は、可変分周器１の分周比を小数点
以下に亘ってデジタル的に決定しており、従ってこの図
に示されるＰＬＬシンセサイザはＤＬＰシンセサイザと
して構成されている。制御部５は、更に、ループフィル
タ３に内蔵されるスイッチの切り換えを行うことによ
り、出力周波数ｆ0を他の出力周波数または監視周波数
に高速で切り換えると共にそのスプリアスを好適に抑圧
している。
Ｌシンセサイザの概略構成が示されている。この図に示
される構成においては、ＰＬＬが、可変分周器１、ＰＤ
２、ループフィルタ３及びＶＣＯ４から構成されてい
る。また、制御部５は、可変分周器１の分周比を小数点
以下に亘ってデジタル的に決定しており、従ってこの図
に示されるＰＬＬシンセサイザはＤＬＰシンセサイザと
して構成されている。制御部５は、更に、ループフィル
タ３に内蔵されるスイッチの切り換えを行うことによ
り、出力周波数ｆ0を他の出力周波数または監視周波数
に高速で切り換えると共にそのスプリアスを好適に抑圧
している。
【００２２】図２には、本発明に係るＰＬＬシンセサイ
ザの第１実施形態の要部構成が示されている。この図に
示される構成は、ループフィルタ３の内部構成である。
ループフィルタ３は、オペアンプ３１、高速時定数回路
３２、低速時定数回路３３及び３４から構成されてい
る。
ザの第１実施形態の要部構成が示されている。この図に
示される構成は、ループフィルタ３の内部構成である。
ループフィルタ３は、オペアンプ３１、高速時定数回路
３２、低速時定数回路３３及び３４から構成されてい
る。
【００２３】高速時定数回路３２は、抵抗Ｒ及びＲh並
びにコンデンサＣhs及びＣhから構成されている。抵抗
Ｒはループフィルタ３の入力端とオペアンプ３１の入力
端の間に配設されており、抵抗Ｒh及びコンデンサＣhs
の一端はオペアンプ３１の入力端に接続されている。抵
抗ＲhとコンデンサＣhsは並列接続されており、これら
抵抗Ｒh及びＣhsの並列回路はコンデンサＣhを介してオ
ペアンプ３１の出力端、即ちループフィルタ３の出力端
に接続されている。従って、抵抗Ｒh、コンデンサＣhs
及びＣhはオペアンプ３１の帰還回路を構成しており、
また、この帰還回路と抵抗Ｒから構成される高速時定数
回路３２は、オペアンプ３１と共に、１個のループフィ
ルタを構成している。このループフィルタの時定数は、
高速時定数回路３２の時定数によって定まっている。こ
の実施形態の場合、高速時定数回路３２の時定数は出力
周波数ｆ0を切り換える際の高速引込みに適した小さな
値に設定されている。
びにコンデンサＣhs及びＣhから構成されている。抵抗
Ｒはループフィルタ３の入力端とオペアンプ３１の入力
端の間に配設されており、抵抗Ｒh及びコンデンサＣhs
の一端はオペアンプ３１の入力端に接続されている。抵
抗ＲhとコンデンサＣhsは並列接続されており、これら
抵抗Ｒh及びＣhsの並列回路はコンデンサＣhを介してオ
ペアンプ３１の出力端、即ちループフィルタ３の出力端
に接続されている。従って、抵抗Ｒh、コンデンサＣhs
及びＣhはオペアンプ３１の帰還回路を構成しており、
また、この帰還回路と抵抗Ｒから構成される高速時定数
回路３２は、オペアンプ３１と共に、１個のループフィ
ルタを構成している。このループフィルタの時定数は、
高速時定数回路３２の時定数によって定まっている。こ
の実施形態の場合、高速時定数回路３２の時定数は出力
周波数ｆ0を切り換える際の高速引込みに適した小さな
値に設定されている。
【００２４】低速時定数回路３３は、上述の抵抗Ｒの
他、抵抗Ｒa、コンデンサＣas及びＣaから構成されてい
る。抵抗Ｒa及びコンデンサＣasは並列接続されてお
り、その一端はオペアンプ３１の入力端に、他端はコン
デンサＣa及びスイッチＳaを介してオペアンプ３１の出
力端に接続されている。スイッチＳaが閉じられている
状態では、上述の高速時定数回路３２、低速時定数回路
３３及びオペアンプ３１によって、１個のループフィル
タが構成される。このループフィルタの時定数は主に低
速時定数回路３３の時定数によって定まる。この実施形
態では、低速時定数回路３３の時定数は、出力周波数ｆ
0を周波数ｆaで安定化しかつ出力周波数ｆ0のスプリア
スを好適に抑圧可能な値に設定されている。
他、抵抗Ｒa、コンデンサＣas及びＣaから構成されてい
る。抵抗Ｒa及びコンデンサＣasは並列接続されてお
り、その一端はオペアンプ３１の入力端に、他端はコン
デンサＣa及びスイッチＳaを介してオペアンプ３１の出
力端に接続されている。スイッチＳaが閉じられている
状態では、上述の高速時定数回路３２、低速時定数回路
３３及びオペアンプ３１によって、１個のループフィル
タが構成される。このループフィルタの時定数は主に低
速時定数回路３３の時定数によって定まる。この実施形
態では、低速時定数回路３３の時定数は、出力周波数ｆ
0を周波数ｆaで安定化しかつ出力周波数ｆ0のスプリア
スを好適に抑圧可能な値に設定されている。
【００２５】低速時定数回路３４は、上述の抵抗Ｒに加
え、並列接続された抵抗Ｒb及びコンデンサＣbsとコン
デンサＣbから構成されている。抵抗ＲbとコンデンサＣ
bsの並列接続回路の一端はオペアンプ３１の入力端に接
続されており、他端はコンデンサＣb及びスイッチＳbを
介してオペアンプ３１の出力端に接続されている。従っ
て、スイッチＳbが閉じられている状態では、前述の高
速時定数回路３２、低速時定数回路３４及びオペアンプ
３１によって１個のループフィルタが構成される。この
ループフィルタの時定数は低速時定数回路３４の時定数
によって定まる。低速時定数回路３４の時定数は、出力
周波数ｆ0が周波数ｆbで安定化されかつスプリアスが抑
圧されるような値に設定されている。
え、並列接続された抵抗Ｒb及びコンデンサＣbsとコン
デンサＣbから構成されている。抵抗ＲbとコンデンサＣ
bsの並列接続回路の一端はオペアンプ３１の入力端に接
続されており、他端はコンデンサＣb及びスイッチＳbを
介してオペアンプ３１の出力端に接続されている。従っ
て、スイッチＳbが閉じられている状態では、前述の高
速時定数回路３２、低速時定数回路３４及びオペアンプ
３１によって１個のループフィルタが構成される。この
ループフィルタの時定数は低速時定数回路３４の時定数
によって定まる。低速時定数回路３４の時定数は、出力
周波数ｆ0が周波数ｆbで安定化されかつスプリアスが抑
圧されるような値に設定されている。
【００２６】前述の制御部５は、ループフィルタ３を構
成するスイッチＳa及びＳbを制御している。本実施形態
の特徴は、ループフィルタ３の構成の他に、このような
制御部５の制御手順にある。
成するスイッチＳa及びＳbを制御している。本実施形態
の特徴は、ループフィルタ３の構成の他に、このような
制御部５の制御手順にある。
【００２７】図３には、スイッチＳaをＯＮさせたまま
可変分周器１の分周比ｎを制御し出力周波数ｆ0をｆaか
らｆbに切り換えた場合の周波数安定化動作が示されて
いる。このような出力周波数ｆ0の切換は、例えばプレ
ストーク無線機において送信受信の周波数切換を行う際
に用いることができる。この図においては、周波数ｆa
が８１５ＭＨｚとされており、また周波数ｆbが８００
ＭＨｚとされている。更に、周波数ｆaに対応する分周
比ｎの値は２０３７．５であり、ｆbに対応するそれは
２０００．０である。
可変分周器１の分周比ｎを制御し出力周波数ｆ0をｆaか
らｆbに切り換えた場合の周波数安定化動作が示されて
いる。このような出力周波数ｆ0の切換は、例えばプレ
ストーク無線機において送信受信の周波数切換を行う際
に用いることができる。この図においては、周波数ｆa
が８１５ＭＨｚとされており、また周波数ｆbが８００
ＭＨｚとされている。更に、周波数ｆaに対応する分周
比ｎの値は２０３７．５であり、ｆbに対応するそれは
２０００．０である。
【００２８】この図に示されるような周波数切換を行っ
た場合、出力周波数ｆ0が周波数ｆbに精度２００Ｈｚ程
度で安定化するのに要する時間は約８ｍｓｅｃとなる。
出力周波数ｆ0の切換にこのような長時間を要していた
のでは、本実施形態に係るＰＬＬシンセサイザをデジタ
ルＱＰＳＫ復調に係る局部発振器として用いる場合に、
当該復調を好適に行うことができない。
た場合、出力周波数ｆ0が周波数ｆbに精度２００Ｈｚ程
度で安定化するのに要する時間は約８ｍｓｅｃとなる。
出力周波数ｆ0の切換にこのような長時間を要していた
のでは、本実施形態に係るＰＬＬシンセサイザをデジタ
ルＱＰＳＫ復調に係る局部発振器として用いる場合に、
当該復調を好適に行うことができない。
【００２９】そこで、本実施形態においては、周波数切
換のために、制御部５によって図４に示されるような制
御を行うようにしている。この図に示される制御は、可
変分周器１の分周比ｎを切り換えると共にスイッチＳa
及びＳbの制御を行い、出力周波数ｆ0を切換後の値に高
速引込みすると共に引込み後にスプリアスを好適に抑圧
する制御である。なお、この図においても、周波数ｆa
が８１５ＭＨｚに、周波数ｆbが８００ＭＨｚに、それ
ぞれ設定されている。
換のために、制御部５によって図４に示されるような制
御を行うようにしている。この図に示される制御は、可
変分周器１の分周比ｎを切り換えると共にスイッチＳa
及びＳbの制御を行い、出力周波数ｆ0を切換後の値に高
速引込みすると共に引込み後にスプリアスを好適に抑圧
する制御である。なお、この図においても、周波数ｆa
が８１５ＭＨｚに、周波数ｆbが８００ＭＨｚに、それ
ぞれ設定されている。
【００３０】まず、出力周波数ｆ0をｆaからｆbに切り
換える場合を考える。ただし、出力周波数ｆ0は以前に
ｆbの値を有していたことがあり、従って低速時定数回
路３４を構成するコンデンサＣbには出力周波数ｆ0がｆ
bで安定するために必要な電荷がすでに蓄積されている
とする。この場合、制御部５は、可変分周器１の分周比
を周波数ｆaに対応した値（この図では２０３７．５）
から周波数ｆbに対応した値（この図では２０００．
０）に切り換える。同時に、制御部５は、ループフィル
タ３のスイッチＳaをＯＦＦする。すると、ループフィ
ルタ３の時定数は、高速時定数回路３２に係る時定数と
なるため、出力周波数ｆ0の引込みが高速で行われるこ
とになる。具体的には、０．６ｍｓｅｃ程度で周波数切
換が終了する。
換える場合を考える。ただし、出力周波数ｆ0は以前に
ｆbの値を有していたことがあり、従って低速時定数回
路３４を構成するコンデンサＣbには出力周波数ｆ0がｆ
bで安定するために必要な電荷がすでに蓄積されている
とする。この場合、制御部５は、可変分周器１の分周比
を周波数ｆaに対応した値（この図では２０３７．５）
から周波数ｆbに対応した値（この図では２０００．
０）に切り換える。同時に、制御部５は、ループフィル
タ３のスイッチＳaをＯＦＦする。すると、ループフィ
ルタ３の時定数は、高速時定数回路３２に係る時定数と
なるため、出力周波数ｆ0の引込みが高速で行われるこ
とになる。具体的には、０．６ｍｓｅｃ程度で周波数切
換が終了する。
【００３１】周波数切換を行った直後においては、ルー
プフィルタ３の時定数が高速時定数回路３２によって決
定される時定数であるため、図４に示されるように、若
干のスプリアスが発生する。このスプリアスを抑圧する
ため、本実施形態においては、切換後の出力周波数ｆ0
である周波数ｆbに対応したスイッチＳbがＯＮされる。
すると、ループフィルタ３の時定数は、主に低速時定数
回路３４によって決定される時定数となる。低速時定数
回路３４を構成するコンデンサＣbはコンデンサＣhに比
べ大きな容量値を有している。従って、スイッチＳbを
図のようなタイミングでＯＮさせることにより、比較周
波数ｆrのノイズ、ひいては出力周波数ｆ0のスプリアス
を抑圧することができる。また、コンデンサＣbには、
出力周波数ｆ0がｆbで安定するために必要な電荷がすで
に蓄積されている。従って、スイッチＳbを図のような
タイミングでＯＮさせることにより、出力周波数ｆ0の
揺らぎを伴うことなく、上述の効果を得ることができ
る。
プフィルタ３の時定数が高速時定数回路３２によって決
定される時定数であるため、図４に示されるように、若
干のスプリアスが発生する。このスプリアスを抑圧する
ため、本実施形態においては、切換後の出力周波数ｆ0
である周波数ｆbに対応したスイッチＳbがＯＮされる。
すると、ループフィルタ３の時定数は、主に低速時定数
回路３４によって決定される時定数となる。低速時定数
回路３４を構成するコンデンサＣbはコンデンサＣhに比
べ大きな容量値を有している。従って、スイッチＳbを
図のようなタイミングでＯＮさせることにより、比較周
波数ｆrのノイズ、ひいては出力周波数ｆ0のスプリアス
を抑圧することができる。また、コンデンサＣbには、
出力周波数ｆ0がｆbで安定するために必要な電荷がすで
に蓄積されている。従って、スイッチＳbを図のような
タイミングでＯＮさせることにより、出力周波数ｆ0の
揺らぎを伴うことなく、上述の効果を得ることができ
る。
【００３２】なお、出力周波数ｆ0を周波数ｆbからｆa
に切り換える際には、スイッチＳbのみがＯＮしている
状態から当該スイッチＳbをＯＦＦさせ、出力周波数ｆ0
が周波数ｆaに引き込まれた後にスイッチＳaをＯＮさせ
ればよい。
に切り換える際には、スイッチＳbのみがＯＮしている
状態から当該スイッチＳbをＯＦＦさせ、出力周波数ｆ0
が周波数ｆaに引き込まれた後にスイッチＳaをＯＮさせ
ればよい。
【００３３】次に、例えば、デジタル携帯電話のように
ＴＤＭＡ通信を行う無線機で実行される電波監視におい
ても、本実施形態は有用である。この場合、ループフィ
ルタ３の時定数を高速時定数回路３２で決定される比較
的小さな時定数とし、実際に周波数ｆa又はｆbで通話を
行う際には低速時定数回路３３又は３４をループフィル
タ３に挿入して比較的大きな時定数とする。このような
動作とすることにより、通話状態への高速引込みが可能
となり、かつスプリアスを好適に抑圧することができ
る。
ＴＤＭＡ通信を行う無線機で実行される電波監視におい
ても、本実施形態は有用である。この場合、ループフィ
ルタ３の時定数を高速時定数回路３２で決定される比較
的小さな時定数とし、実際に周波数ｆa又はｆbで通話を
行う際には低速時定数回路３３又は３４をループフィル
タ３に挿入して比較的大きな時定数とする。このような
動作とすることにより、通話状態への高速引込みが可能
となり、かつスプリアスを好適に抑圧することができ
る。
【００３４】また、この実施形態においては、高速時定
数回路３２、低速時定数回路３３及び３４を構成する抵
抗の一部は、抵抗Ｒとして兼用されている。これによ
り、装置構成が比較的簡素になる。
数回路３２、低速時定数回路３３及び３４を構成する抵
抗の一部は、抵抗Ｒとして兼用されている。これによ
り、装置構成が比較的簡素になる。
【００３５】図５には、本発明の第２実施形態に係るＰ
ＬＬシンセサイザの要部構成、即ちループフィルタ３の
要部構成が示されている。この図に示される回路はラグ
リード型フィルタである。このような構成を用いても、
同様に、出力周波数ｆ0の高速引込みやスプリアス抑圧
といった効果を得ることができる。
ＬＬシンセサイザの要部構成、即ちループフィルタ３の
要部構成が示されている。この図に示される回路はラグ
リード型フィルタである。このような構成を用いても、
同様に、出力周波数ｆ0の高速引込みやスプリアス抑圧
といった効果を得ることができる。
【００３６】なお、以上の説明においては出力周波数ｆ
0を周波数ｆaとｆbとの間で切り換える例を示したが、
出力周波数ｆ0の種類は２種類に限定されるものではな
い。例えば、出力周波数ｆ0を３種類設ける場合には、
低速時定数回路を３種類設けるといった回路の変形が必
要となる。さらに、可変分周器１の分周比ｎは２０３
７．５と２０００．０の間で切り換えるようにしている
が、これは比較周波数ｆrを４００ｋＨｚとしたためで
ある。しかし、比較周波数ｆrの設定は任意であり、従
って可変分周器の分周比ｎの設定もこれに応じて任意と
なる。
0を周波数ｆaとｆbとの間で切り換える例を示したが、
出力周波数ｆ0の種類は２種類に限定されるものではな
い。例えば、出力周波数ｆ0を３種類設ける場合には、
低速時定数回路を３種類設けるといった回路の変形が必
要となる。さらに、可変分周器１の分周比ｎは２０３
７．５と２０００．０の間で切り換えるようにしている
が、これは比較周波数ｆrを４００ｋＨｚとしたためで
ある。しかし、比較周波数ｆrの設定は任意であり、従
って可変分周器の分周比ｎの設定もこれに応じて任意と
なる。
【００３７】
【発明の効果】以上説明したように、本発明に係るＰＬ
Ｌシンセサイザ及びその制御方法によれば、ループフィ
ルタに高速時定数回路及び低速時定数回路を設けると共
に、スイッチ手段等を用いて低速時定数回路を適宜挿入
するようにしたため、高精度のＡ／Ｄ及びＤ／Ａ変換器
を用いることなく、電波監視に適したＰＬＬシンサセイ
ザが得られる。即ち、監視先の周波数の切換えや引込み
を高速時定数回路を用いて高速化することができると共
に、使用周波数への切換え後において出力周波数のスプ
リアスを低速時定数回路を用いて好適に抑圧することが
できる。即ち、ＰＬＬに供給される比較周波数や小数点
分周のスリップ周波数による周波数スプリアスが好適に
抑圧される。その結果、プレストーク無線機や、デジタ
ルセルラー電話機、デジタルコードレス電話機等に適
し、かつ小型で低コストのＰＬＬシンサセイザを得るこ
とができる。
Ｌシンセサイザ及びその制御方法によれば、ループフィ
ルタに高速時定数回路及び低速時定数回路を設けると共
に、スイッチ手段等を用いて低速時定数回路を適宜挿入
するようにしたため、高精度のＡ／Ｄ及びＤ／Ａ変換器
を用いることなく、電波監視に適したＰＬＬシンサセイ
ザが得られる。即ち、監視先の周波数の切換えや引込み
を高速時定数回路を用いて高速化することができると共
に、使用周波数への切換え後において出力周波数のスプ
リアスを低速時定数回路を用いて好適に抑圧することが
できる。即ち、ＰＬＬに供給される比較周波数や小数点
分周のスリップ周波数による周波数スプリアスが好適に
抑圧される。その結果、プレストーク無線機や、デジタ
ルセルラー電話機、デジタルコードレス電話機等に適
し、かつ小型で低コストのＰＬＬシンサセイザを得るこ
とができる。
【００３８】さらに、低速時定数回路を複数用いる場合
には、低速時定数回路を構成する抵抗の少なくとも一部
を互いに兼用することができる。
には、低速時定数回路を構成する抵抗の少なくとも一部
を互いに兼用することができる。
【図１】 本発明の一実施形態に係るＰＬＬシンサセイ
ザの概略構成を示すブロック図である。
ザの概略構成を示すブロック図である。
【図２】 本発明の第１実施形態の要部構成、特にルー
プフィルタの内部構成を示す回路図である。
プフィルタの内部構成を示す回路図である。
【図３】 第１実施形態においてスイッチＳaをＯＮさ
せたまま周波数切換えを行った場合の周波数安定化速度
を示すタイムチャートである。
せたまま周波数切換えを行った場合の周波数安定化速度
を示すタイムチャートである。
【図４】 第１実施形態においてスイッチＳa及びＳbを
制御して周波数切換えを行った場合の周波数安定化速度
を示すタイムチャートである。
制御して周波数切換えを行った場合の周波数安定化速度
を示すタイムチャートである。
【図５】 本発明の第２実施形態の要部構成、特にルー
プフィルタの内部構成を示す回路図である。
プフィルタの内部構成を示す回路図である。
【図６】 第１従来例に係るＰＬＬシンサセイザの概略
構成を示すブロック図である。
構成を示すブロック図である。
【図７】 第２従来例に係るＰＬＬシンサセイザの概略
構成を示すブロック図である。
構成を示すブロック図である。
１ 可変分周器、２ 位相比較検波器（ＰＤ）、３ ル
ープフィルタ、４ 電圧制御発振器（ＶＣＯ）、５ 制
御部、３１ オペアンプ、３２ 高速時定数回路、３
３，３４ 低速時定数回路、Ｒ，Ｒh，Ｒa，Ｒb 抵
抗、Ｃh，Ｃhs，Ｃa，Ｃas，Ｃb，Ｃbs コンデンサ、
Ｓa，Ｓb スイッチ、ｆr 比較周波数、ｆ0出力周波
数、ｎ 分周比。
ープフィルタ、４ 電圧制御発振器（ＶＣＯ）、５ 制
御部、３１ オペアンプ、３２ 高速時定数回路、３
３，３４ 低速時定数回路、Ｒ，Ｒh，Ｒa，Ｒb 抵
抗、Ｃh，Ｃhs，Ｃa，Ｃas，Ｃb，Ｃbs コンデンサ、
Ｓa，Ｓb スイッチ、ｆr 比較周波数、ｆ0出力周波
数、ｎ 分周比。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 浩昭 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内 (72)発明者 足立 誠幸 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内
Claims (4)
- 【請求項１】 供給される制御電圧の値に応じた出力周
波数で発振する発振器、要求される出力周波数の値に応
じて発振器の出力周波数を分周する分周器、分周器によ
り分周された出力周波数と出力周波数の基準となる比較
周波数とを比較して位相検波し上記制御電圧を発生させ
る検波器、及び検波器によって発生した制御電圧を濾波
して発振器に供給することにより出力周波数を安定化す
るループフィルタを備えるＰＬＬシンセサイザにおいて
実行され、このＰＬＬシンセサイザの出力周波数を分周
器の分周比の設定により制御する制御方法において、 その時定数が所定の出力周波数に対応しかつ出力周波数
のスプリアス抑圧に適する比較的大きな第１の値に設定
されている低速時定数回路及びその時定数が高速引込み
に適する比較的小さな第２の値に設定されている高速時
定数回路を、ループフィルタ内に設けておき、 低速時定数回路を構成するコンデンサが、当該低速時定
数回路が使用されていない状態においてもその低速時定
数回路に対応する出力周波数に関する情報を電荷の形態
で保持しており、 更に、 主として使用する時定数回路を低速時定数回路から高速
時定数回路に切り換えることによってループフィルタ全
体としての時定数を第１の値から第２の値に切り換える
第１のステップを実行した上で、 出力周波数を上記所定の出力周波数から一時的に他の周
波数に切り換え更に上記所定の出力周波数に戻す第２の
ステップを実行し、 主として使用する時定数回路を高速時定数回路から低速
時定数回路に切り換えることによってループフィルタ全
体としての時定数を第２の値から第１の値に切り換える
第３のステップを、第２のステップが実行され更に出力
周波数が上記所定の出力周波数に引き込まれた後に実行
することを特徴とする制御方法。 - 【請求項２】 供給される制御電圧の値に応じた出力周
波数で発振する発振器と、要求される出力周波数の値に
応じて発振器の出力周波数を分周する分周器と、分周器
により分周された出力周波数と出力周波数の基準となる
比較周波数とを比較して位相検波し上記制御電圧を発生
させる検波器と、検波器によって発生した制御電圧を濾
波して発振器に供給することにより出力周波数を安定化
するループフィルタと、を備えるＰＬＬシンセサイザに
おいて、 ＰＬＬシンセサイザの出力周波数を分周器の分周比の設
定により制御すべく請求項１記載の制御方法を実行する
制御部を備え、 上記ループフィルタが、その時定数が上記所定の出力周
波数に対応しかつ出力周波数のスプリアス抑圧に適する
比較的大きな第１の値に設定されている低速時定数回路
及びその時定数が高速引込みに適する比較的小さな第２
の値に設定されている高速時定数回路を有し、 低速時定数回路を構成するコンデンサが、当該低速時定
数回路が使用されていない状態においてもその低速時定
数回路に対応する出力周波数に関する情報を電荷の形態
で保持することを特徴とするＰＬＬシンセサイザ。 - 【請求項３】 請求項２記載のＰＬＬシンセサイザにお
いて、 上記高速及び低速時定数回路が互いに並列接続されてお
り、 上記低速時定数回路が当該低速時定数回路を介した検波
器と発振器の間の信号経路を生成／遮断するためのスイ
ッチ手段を有し、 ループフィルタ全体としての時定数の切換を、上記スイ
ッチ手段の制御により行うことを特徴とするＰＬＬシン
セサイザ。 - 【請求項４】 請求項３記載のＰＬＬシンセサイザにお
いて、 上記低速時定数回路及びスイッチ手段が、出力周波数の
種類に対応して複数個並列に設けられたことを特徴とす
るＰＬＬシンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294341A JPH11191735A (ja) | 1994-01-19 | 1998-10-16 | Ｐｌｌシンセサイザ及びその制御方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6004180A JP2875472B2 (ja) | 1994-01-19 | 1994-01-19 | Ｐｌｌシンセサイザ及びその制御方法 |
| JP10294341A JPH11191735A (ja) | 1994-01-19 | 1998-10-16 | Ｐｌｌシンセサイザ及びその制御方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6004180A Division JP2875472B2 (ja) | 1994-01-19 | 1994-01-19 | Ｐｌｌシンセサイザ及びその制御方法 |
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|---|---|
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|---|---|---|---|
| JP6004180A Expired - Fee Related JP2875472B2 (ja) | 1994-01-19 | 1994-01-19 | Ｐｌｌシンセサイザ及びその制御方法 |
| JP10294341A Pending JPH11191735A (ja) | 1994-01-19 | 1998-10-16 | Ｐｌｌシンセサイザ及びその制御方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6004180A Expired - Fee Related JP2875472B2 (ja) | 1994-01-19 | 1994-01-19 | Ｐｌｌシンセサイザ及びその制御方法 |
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| CA (1) | CA2139904C (ja) |
| DE (1) | DE69500892T2 (ja) |
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| TW (1) | TW317399U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2393863A (en) * | 2001-09-14 | 2004-04-07 | Nec Corp | PLL synthesizer in a cellular phone |
| WO2021182012A1 (ja) * | 2020-03-10 | 2021-09-16 | 株式会社デンソー | 温度検出装置 |
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- 1994-08-30 TW TW086200485U patent/TW317399U/zh unknown
-
1995
- 1995-01-10 CA CA002139904A patent/CA2139904C/en not_active Expired - Fee Related
- 1995-01-13 EP EP95300232A patent/EP0664617B1/en not_active Expired - Lifetime
- 1995-01-13 DE DE69500892T patent/DE69500892T2/de not_active Expired - Fee Related
- 1995-01-17 NO NO950174A patent/NO950174L/no unknown
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- 1995-01-19 CN CN95100247A patent/CN1057882C/zh not_active Expired - Fee Related
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