JP3652827B2 - 周波数シンセサイザ - Google Patents
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Description
【発明の属する技術分野】
本発明は、周波数シンセサイザのロック周波数のステップサイズの最小化と低雑音化を図る技術に関するものである。
【0002】
【従来の技術】
周波数シンセサイザとして、アナログ・オフセット電圧加算方式のものが知られている。図3にその構成を示す。これは、PLL(フェーズド・ロック・ループ)回路をロックすることのできる周波数帯域の近くに相当する電圧を、DAC(デジタル・アナログ・コンバータ)51を使用してオフセット電圧Vofとして発生させ、設定されるべき周波数の近く、つまりロックすることのできる周波数の範囲内に、VCO(電圧制御発振器)52の発振周波数を移動させるものである。そのオフセット電圧Vofの印加は、アクティブ形式のループフィルタ53の演算増幅器531において行っている。
【0003】
PLL回路をロックする条件は入力する基準周波数FrのN倍(整数倍)のいずれかで、かつVCO52の発振周波数範囲内である。SPD(サンプリング・フェーズ・デテクタ)54は基準周波数FrをN逓倍する機能と位相比較機能を有する。55、56はバッファ、57は基準周波数Frの信号の入力端子、58はロック周波数信号の出力端子である。
【0004】
例えば、VCO52の発振周波数範囲が1GHz〜2GHzで、その制御電圧範囲が0v〜10vである場合に、基準周波数Frが100MHzであるとすると、DAC51から印加するオフセット電圧Vofを選択することにより、1GHz、1.1GHz、1.2GHz、・・・・、1.9GHz、2.0GHzのように、100MHzのステップで区切られる周波数にPLLをロックさせることができる。
【0005】
すなわち、周波数設定データDcをDAC51に入力させることで、VCO52の前記した100MHzステップで区切られる発振周波数に相当する電圧を、そのDAC51から演算増幅器53に加算させると、その電圧に対応してPLLがロックし、そのロック周波数が得られる。
【0006】
このため、1GHz〜2GHzの周波数範囲において基準周波数Frのステップで区切られる周波数信号を発生する周波数シンセサイザを作製することができる。このDAC51に印加する周波数設定データDcにVCO52の温度特性を考慮したデータを入力することで、より安定した周波数シンセサイザを得ることができる。
【0007】
【発明が解決しようとする課題】
しかしながら、VCO52はその発振周波数特性が温度によって図4に示すように変動するため、ステップサイズを小さくすると、同じオフセット電圧Vofであっても温度が異なれば異なった周波数にロックされてしまう。
【0008】
すなわち、この方式はステップサイズがVCO52の温度による発振周波数変動値よりも大きい場合にのみ実現可能であり、ステップサイズを発振周波数変動値よりも小さくすることができないという問題があった。
【0009】
本発明の目的は、このような問題を解決して、ステップサイズを発振周波数変動値よりも小さくでき、さらにノイズ特性も良好な周波数シンセサイザを提供することにある。
【0010】
【課題を解決するための手段】
第1の発明は、電圧制御発振器、該電圧制御発振器の出力信号の位相と基準周波数信号の周波数の整数倍の周波数信号の位相を比較するサンプリング・フェーズ・デテクタ、該サンプリング・フェーズ・デテクタの出力信号から高周波成分を除去して前記電圧制御発振器に入力する第1のループフィルタを具備し、前記基準周波数信号の整数倍の周波数のいずれかにロックする第1のPLL回路と、前記基準周波数信号の周波数の整数倍の周波数のいずれかに対応した周波数設定信号に応じて分周比を設定するプログラマブル分周器、該プログラマブル分周器の出力信号の位相と前記基準周波数信号の位相を比較する位相比較器、該位相比較器の出力信号から高周波成分を除去する第2のループフィルタを具備し、該第2のループフィルタの出力信号を前記電圧制御発振器への入力信号に加算すると共に、前記電圧制御発振器の出力信号を前記プログラマブル分周器に入力させるようにした第2のPLL回路とからなり、前記周波数設定信号の切り替え時に、該切り替えにより生じたアンロックの状態から前記第2のPLL回路をロックさせることによって前記第1のPLL回路を前記第2のPLL回路と同一の新たな周波数にロックさせ、且つ少なくとも前記アンロックの状態から前記ロックするまでの間だけ前記第2のPLL回路のループに前記電圧制御発振器を含ませ、それ以外では含ませないように構成した。
【0011】
第2の発明は、第1の発明において、少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第2のループフィルタの利得を高く設定し、それ以外では低く設定するよう構成した。
【0012】
第3の発明は、第2の発明において、少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第2のループフィルタのカットオフ周波数を高く設定し、それ以外では低く設定するよう構成した。
【0013】
【発明の実施の形態】
図1は本発明のひとつの実施の形態を示す図である。1はVCOであり、バッファ増幅器2、ループフィルタ3、前置増幅器4、SPD5、バッファ増幅器6、および信号分離回路7より第1のPLL回路8が形成されている。9は基準周波数信号Frの入力端子、10はドライババッファ、11は出力バッファ、12は出力端子である。
【0014】
また、13は前置可変分周器、14はシンセサイザIC(集積回路)、15は周波数設定端子16に印加された周波数設定信号に基づき予め設定したテーブルからデータを取り出してシンセサイザIC14に供給するROM(リード・オンリ・メモリ)である。17はこのシンセサイザIC14から出力するアンロック信号を入力してから所定時間が経過するまでの間だけ出力信号を出すタイマ回路である。18はループフィルタである。以上のVCO1、バッファ増幅器2、ループフィルタ3、18、シンセサイザIC14、タイマ回路17、前置可変分周器13、ROM15により第2のPLL回路19が形成されている。
【0015】
前記した前置増幅器4は、増幅器41と抵抗R1から構成され、ループフィルタ3は演算増幅器31、抵抗R2、容量C1から構成され、信号分離回路7は抵抗R3〜R5から構成されている。ループフィルタ3の演算増幅器31には、ループフィルタ18の出力信号が印加している。
【0016】
また、前記したシンセサイザIC14は、ROM15のデータを入力して自身の分周比を設定すると共に前置可変分周器13の分周比も設定する分周器141、142、入力端子9に入力する基準周波数信号Frを固定分周する分周器143、および分周器142、143の出力周波数信号を位相比較する位相検波器144から構成されている。分周器13、141、142はプログラム分周器を構成している。
【0017】
また、ループフィルタ18は、増幅器181、アナログスイッチ182、183、抵抗R6〜R10、容量C2、C3、およびトランジスタQ1から構成され、タイマ回路17の出力が出ているとき、トランジスタQ1がオンし、アナログスイッチ182、183が図示の接点に切り替って、そこで大きな利得が設定されると共にカットオフ周波数が高く設定され、一方、タイマ回路17の出力が出ていないときは、上記の状態と逆になり、小さな利得に設定されると共にカットオフ周波数が低い周波数に設定される。
【0018】
次に、動作を説明する。端子16に入力する周波数設定信号を切り替えると、切り替わった後の信号に対応した分周比に分周器13、141、142が設定されると共に、図2に示すように、位相検波器144から一瞬アンロック信号が出力してタイマ回路17から所定の時間幅の信号が出力する。この結果、フィルタ18が前記したように高い利得に設定されると共にカットオフ周波数が高く設定され、第2のPLL回路19が端子16に入力した周波数設定信号に対応した周波数に強力に引き込まれ、そのPLL回路19がその周波数にロックする。
【0019】
このとき、予めそのロック周波数が第1のPLL回路8の基準周波数FrのN倍の周波数のいずれかであるように決めておけば、つまり周波数設定信号をそのように予め決めておけば、その第1のPLL回路8もその周波数にロックされる。したがって、その基準周波数Frを低い周波数に設定しておけば(例えば10MHz)、その周波数のステップサイズで区切られた周波数に両PLL回路8、19をロックさせることができる。
【0020】
この後に、タイマ回路17から出力していた信号が停止すると、ループフィルタ18の利得が低下して、第2のPLL回路19がVCO1に対して実質的に切り離された状態となると共に、そのカットオフ周波数が低い周波数に切り替えられノイズの影響が低減される。
【0021】
このように、本例では、第2のPLL回路19によって目的の周波数に引き込んでロックさせ、この周波数ロック状態を第1のPLL回路8に反映させて、その第1のPLL回路8も同じ周波数にロックさせ、この後に第2のPLL回路19を実質的に切り離すものである。
【0022】
一般に、デジタルPLL回路のシンセサイザは、分周比を大きくし、つまりステップサイズを小さくして使用することが基本とされ、その場合のノイズ特性は分周比を大きくするほど悪化する。分周比をSとすると、ノイズ量は20logSで決まる。一方、アナログPLL回路のシンセサイザは、逓倍数Nを小さくすることができる代わりに、ステップサイズが大きくなる。
【0023】
本例は、これらの両特性の利点を取り出したもので、周波数設定時のみ第2のPLL回路を使用して第1のPLL回路でロック可能な周波数(Fr・Nで決まるいずれかの周波数)にロックさせ、その後は第2のPLL回路を実質的に電圧制御発振器1から切り離して低雑音化を図るものである。このようにすれば、第1のPLL回路でのステップサイズを小さくしても、電圧制御発振器1の温度特性の影響を受けることはない。
【0024】
【発明の効果】
以上から、本発明の周波数シンセサイザによれば、ステップサイズを発振周波数変動値よりも小さくでき、さらにノイズ特性も良好となる。
【図面の簡単な説明】
【図1】 本発明の周波数シンセサイザの実施の形態を示す機能ブロック図である。
【図2】 図1の周波数シンセサイザの説明のためのタイムチャートである。
【図3】 従来の周波数シンセサイザの機能ブロック図である。
【図4】 電圧制御発振器の特性図である。
【符号の説明】
1:VCO(電圧制御発振器)、2:バッファ、3:ループフィルタ、4:前置増幅器、5:SPD(サンプリング・フェーズ・デテクタ)、6:バッファ、7:信号分離回路、8:第1のPLL回路、9:基準周波数信号入力端子、10:ドライババッファ、11:出力バッファ、12:出力端子、13:前置可変分周器、14:シンセサイザIC、15:ROM(リード・オンリ・メモリ)、16:周波数設定端子、17:タイマ回路、18:ループフィルタ、19:第2のPLL回路。
Claims (3)
- 電圧制御発振器、該電圧制御発振器の出力信号の位相と基準周波数信号の周波数の整数倍の周波数信号の位相を比較するサンプリング・フェーズ・デテクタ、該サンプリング・フェーズ・デテクタの出力信号から高周波成分を除去して前記電圧制御発振器に入力する第1のループフィルタを具備し、前記基準周波数信号の整数倍の周波数のいずれかにロックする第1のPLL回路と、
前記基準周波数信号の周波数の整数倍の周波数のいずれかに対応した周波数設定信号に応じて分周比を設定するプログラマブル分周器、該プログラマブル分周器の出力信号の位相と前記基準周波数信号の位相を比較する位相比較器、該位相比較器の出力信号から高周波成分を除去する第2のループフィルタを具備し、該第2のループフィルタの出力信号を前記電圧制御発振器への入力信号に加算すると共に、前記電圧制御発振器の出力信号を前記プログラマブル分周器に入力させるようにした第2のPLL回路とからなり、
前記周波数設定信号の切り替え時に、該切り替えにより生じたアンロックの状態から前記第2のPLL回路をロックさせることによって前記第1のPLL回路を前記第2のPLL回路と同一の新たな周波数にロックさせ、且つ少なくとも前記アンロックの状態から前記ロックするまでの間だけ前記第2のPLL回路のループに前記電圧制御発振器を含ませ、それ以外では含ませないようにしたことを特徴とする周波数シンセサイザ。 - 少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第2のループフィルタの利得を高く設定し、それ以外では低く設定することを特徴とする請求項1に記載の周波数シンセサイザ。
- 少なくとも前記アンロックの状態から前記ロックするまでの間だけ、前記第2のループフィルタのカットオフ周波数を高く設定し、それ以外では低く設定することを特徴とする請求項2に記載の周波数シンセサイザ。
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