JP2759976B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2759976B2 JP2759976B2 JP63219117A JP21911788A JP2759976B2 JP 2759976 B2 JP2759976 B2 JP 2759976B2 JP 63219117 A JP63219117 A JP 63219117A JP 21911788 A JP21911788 A JP 21911788A JP 2759976 B2 JP2759976 B2 JP 2759976B2
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- JP
- Japan
- Prior art keywords
- output
- voltage
- pll circuit
- charge pump
- controlled oscillator
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フェイズ・ロック・ループ（PLL）回路に
関する。
関する。
従来のPLL回路は、電圧制御発振器（VCO）、位相比較
器、チャージポンプ、ループフィルタ（ローパスフィル
タ）を基本要素として構成され、第１図から抵抗10とボ
ルテージフォロア４をなくしたものがその一例である。
さらに高度なPLL回路は、特公昭61−257021のように位
相比較器やループフィルタを複数もち、PLL回路の内部
状態に応じて、前述の位相比較器やループフィルタを切
り替える判断回路を有するものが知られていた。
器、チャージポンプ、ループフィルタ（ローパスフィル
タ）を基本要素として構成され、第１図から抵抗10とボ
ルテージフォロア４をなくしたものがその一例である。
さらに高度なPLL回路は、特公昭61−257021のように位
相比較器やループフィルタを複数もち、PLL回路の内部
状態に応じて、前述の位相比較器やループフィルタを切
り替える判断回路を有するものが知られていた。
しかし前述の従来技術では、集積回路化されたPLL回
路に用いられるVCOは、CRマルチバイブレータ型が多い
ため、LC発振型や振動子発振型のVCOに比べて入力信号
に対するVCO出力の位相変動（ジッタ）が大きかった。
また最小ジッタが得られるロックレンジは、極めて帯域
の狭いものであった。
路に用いられるVCOは、CRマルチバイブレータ型が多い
ため、LC発振型や振動子発振型のVCOに比べて入力信号
に対するVCO出力の位相変動（ジッタ）が大きかった。
また最小ジッタが得られるロックレンジは、極めて帯域
の狭いものであった。
そこで本発明は、このような課題を解決するもので、
その目的とするところは、少ない部品点数でジッタが少
なく、なおかつロックレンジが広いPLL回路を提供する
ところにある。
その目的とするところは、少ない部品点数でジッタが少
なく、なおかつロックレンジが広いPLL回路を提供する
ところにある。
本発明のPLL回路は、電圧制御発振器と、前記電圧制
御発振器の発振により得られる信号と被比較信号とを比
較する比較回路と、前記比較回路からの出力に基づき出
力が開閉されるチャージポンプと、チャージポンプから
の出力を前記電圧制御発振器に出力するループフィルタ
とを有し、前記前記ループフィルタの出力に基づき電圧
制御発振器の発信周波数が制御されるPLL回路におい
て、前記ループフィルタからの出力電圧を入力する電圧
バッファ手段と、前記電圧バッファ手段の出力を前記ル
ープフィルタを構成する抵抗とキャパシタンスの接続点
に与える帰還手段とを有することを特徴とする。
御発振器の発振により得られる信号と被比較信号とを比
較する比較回路と、前記比較回路からの出力に基づき出
力が開閉されるチャージポンプと、チャージポンプから
の出力を前記電圧制御発振器に出力するループフィルタ
とを有し、前記前記ループフィルタの出力に基づき電圧
制御発振器の発信周波数が制御されるPLL回路におい
て、前記ループフィルタからの出力電圧を入力する電圧
バッファ手段と、前記電圧バッファ手段の出力を前記ル
ープフィルタを構成する抵抗とキャパシタンスの接続点
に与える帰還手段とを有することを特徴とする。
本発明の上記の構成によれば、ロック時にチャージポ
ンプがオンしたときにボルテージフォロアの応答時間分
だけローパスフィルタに負帰還がかかり、ローパスフィ
ルタ出力の電位変動を抑制するように働くため、VCOの
入力電圧変動が減少し、ジッタが少なくなるのである。
ンプがオンしたときにボルテージフォロアの応答時間分
だけローパスフィルタに負帰還がかかり、ローパスフィ
ルタ出力の電位変動を抑制するように働くため、VCOの
入力電圧変動が減少し、ジッタが少なくなるのである。
第１図は、本発明の実施例におけるPLL回路を示す一
例である。図において、位相比較器１は、外部から与え
られる信号入力23とVCO5の発振出力を分周器６で分周し
た比較入力24の周波数と位相を比較し、進み位相のとき
は、Ｄ＝“H"、遅れ位相のときはＵ＝“H"とするUSパテ
ント3610954に示されるものと等価な動作をするもので
ある。破線枠で示されるCMOS構成のチャージポンプ２
は、信号入力23と比較入力24が不一致のときはＰチャネ
ル・トランジスタ13もしくはＮチャネル・トランジスタ
14のいずれかをオンさせて、破線枠３で示されるローパ
スフィルタに電荷を供給するもので、一種のD/Aコンバ
ータである。ローパスフィルタ３は、抵抗７、８、コン
デンサ９で構成されるラグリード・フィルタである。ロ
ーパスフィルタの出力26は、ボルテージフォロア４によ
りバッファされ、VCO5の入力に接続される。可変抵抗11
はVCOの発振周波数範囲を変化させるために挿入されて
いるものであり、本発明においては、必須のものではな
い。本発明は、ボルテージフォロア４の出力を抵抗10を
介してローパスフィルタのノード21に帰還させる。
例である。図において、位相比較器１は、外部から与え
られる信号入力23とVCO5の発振出力を分周器６で分周し
た比較入力24の周波数と位相を比較し、進み位相のとき
は、Ｄ＝“H"、遅れ位相のときはＵ＝“H"とするUSパテ
ント3610954に示されるものと等価な動作をするもので
ある。破線枠で示されるCMOS構成のチャージポンプ２
は、信号入力23と比較入力24が不一致のときはＰチャネ
ル・トランジスタ13もしくはＮチャネル・トランジスタ
14のいずれかをオンさせて、破線枠３で示されるローパ
スフィルタに電荷を供給するもので、一種のD/Aコンバ
ータである。ローパスフィルタ３は、抵抗７、８、コン
デンサ９で構成されるラグリード・フィルタである。ロ
ーパスフィルタの出力26は、ボルテージフォロア４によ
りバッファされ、VCO5の入力に接続される。可変抵抗11
はVCOの発振周波数範囲を変化させるために挿入されて
いるものであり、本発明においては、必須のものではな
い。本発明は、ボルテージフォロア４の出力を抵抗10を
介してローパスフィルタのノード21に帰還させる。
さて第１図のPLL回路がロックしたとき、チャージポ
ンプの出力25は、第２図の波形25に示すようなディジタ
ル波形でなく、波高値は電源まで振れず、波形はスパイ
ク状の三角波となる。PLL回路のロック状態が進むほど
チャージポンプから注入される電荷は、無限に０に近付
くのが理想的であるが、実際の回路では位相比較器やVC
Oの応答遅れ、チャージポンプ出力能力のアンバランス
等のために有限な値以下にはならない。このためVCOの
入力電圧は理想電圧を中心として一定範囲内を往来する
ので、VCOの出力（位相、周波数）が変動する現象−ジ
ッタが発生する。したがってジッタを減少させるには、
ロック時のVCO入力電圧変動を少なくしてやれば良い。
ンプの出力25は、第２図の波形25に示すようなディジタ
ル波形でなく、波高値は電源まで振れず、波形はスパイ
ク状の三角波となる。PLL回路のロック状態が進むほど
チャージポンプから注入される電荷は、無限に０に近付
くのが理想的であるが、実際の回路では位相比較器やVC
Oの応答遅れ、チャージポンプ出力能力のアンバランス
等のために有限な値以下にはならない。このためVCOの
入力電圧は理想電圧を中心として一定範囲内を往来する
ので、VCOの出力（位相、周波数）が変動する現象−ジ
ッタが発生する。したがってジッタを減少させるには、
ロック時のVCO入力電圧変動を少なくしてやれば良い。
そこで本発明では、VCOとローパスフィルタの間にボ
ルテージフォロア４を置き、ボルテージフォロア４の出
力をローパスフィルタ３に帰還し、ローパスフィルタ出
力の電圧変動を抑制する手段として抵抗10を設けた。抵
抗10は、ロック時のローパスフィルタの電圧変動を減少
させる。すなわち抵抗10は、チャージポンプ出力25が高
インピーダンスの時は、ボルテージフォロア12の入力と
出力、ローパスフィルタのノード21、25は同電位となる
ので、コンデンサ９の電荷がリーク電流やノイズのため
に電荷が失われないように補償する。一方チャージポン
プ出力がオンしたときは、ボルテージフォロアの出力22
がチャージポンプ出力によって大きく変動しない方向に
働く。チャージポンプ２の出力がオンしたときは、抵抗
10はローパスフィルタ３の出力電圧変動を減少させる方
向に作用する。すなわちチャージポンプがオンしてから
ボルテージフォロア４の出力が変化するまでの時間で
は、抵抗10はチャージポンプがオンする直前の電位をコ
ンデンサ９に帰還するため、ノード21の電位が変化しな
いように作用する。このため抵抗10の値をローパスフィ
ルタ３やボルテージフォロア４の基本動作に影響を与え
ない範囲で最適化してやれば、VCOの入力電圧が安定化
するため、ジッタを大幅に減少させることができるので
ある。実際CRマルチバイブレータ型のVCOを使って入力
周波数16KHz、VCO発振周波数2MHzのPLL回路を構成した
ところ、従来回路に比べてジッタが1/10（±10ns）に減
少させることができた。さらにロックレンジが数倍に拡
がることが認められた。
ルテージフォロア４を置き、ボルテージフォロア４の出
力をローパスフィルタ３に帰還し、ローパスフィルタ出
力の電圧変動を抑制する手段として抵抗10を設けた。抵
抗10は、ロック時のローパスフィルタの電圧変動を減少
させる。すなわち抵抗10は、チャージポンプ出力25が高
インピーダンスの時は、ボルテージフォロア12の入力と
出力、ローパスフィルタのノード21、25は同電位となる
ので、コンデンサ９の電荷がリーク電流やノイズのため
に電荷が失われないように補償する。一方チャージポン
プ出力がオンしたときは、ボルテージフォロアの出力22
がチャージポンプ出力によって大きく変動しない方向に
働く。チャージポンプ２の出力がオンしたときは、抵抗
10はローパスフィルタ３の出力電圧変動を減少させる方
向に作用する。すなわちチャージポンプがオンしてから
ボルテージフォロア４の出力が変化するまでの時間で
は、抵抗10はチャージポンプがオンする直前の電位をコ
ンデンサ９に帰還するため、ノード21の電位が変化しな
いように作用する。このため抵抗10の値をローパスフィ
ルタ３やボルテージフォロア４の基本動作に影響を与え
ない範囲で最適化してやれば、VCOの入力電圧が安定化
するため、ジッタを大幅に減少させることができるので
ある。実際CRマルチバイブレータ型のVCOを使って入力
周波数16KHz、VCO発振周波数2MHzのPLL回路を構成した
ところ、従来回路に比べてジッタが1/10（±10ns）に減
少させることができた。さらにロックレンジが数倍に拡
がることが認められた。
第３図は、本発明がラグリードフィルタに限らず他の
ループフィルタにも適用できること、また帰還をかける
側のボルテージフォロアは、PLL回路のループ外に設け
てループフィルタに帰還をかけても本発明の目的が達成
できることを示したものである。図において、ローパス
フィルタ５は、インバータ16と抵抗８、コンデンサ９か
らなるアクティブフィルタである。第３図では、ローパ
スフィルタ５の出力をVCOの入力としているが、ボルテ
ージフォロアの出力をVCOの入力にするような構成をと
っても本発明の目的を達成できることは言うまでもな
い。
ループフィルタにも適用できること、また帰還をかける
側のボルテージフォロアは、PLL回路のループ外に設け
てループフィルタに帰還をかけても本発明の目的が達成
できることを示したものである。図において、ローパス
フィルタ５は、インバータ16と抵抗８、コンデンサ９か
らなるアクティブフィルタである。第３図では、ローパ
スフィルタ５の出力をVCOの入力としているが、ボルテ
ージフォロアの出力をVCOの入力にするような構成をと
っても本発明の目的を達成できることは言うまでもな
い。
以上述べたように本発明によれば、電圧バッファ手段
からループフィルタに帰還手段により帰還をかけること
により、以下の効果を有する。
からループフィルタに帰還手段により帰還をかけること
により、以下の効果を有する。
ａ）ロック時のジッタを大幅に減少させ、安定度の高い
PLL回路を実現できる。
PLL回路を実現できる。
ｂ）PLL回路の安定度とロックアップ時間は相反する特
性であるが、安定度が高くロックアップ時間の早いPLL
回路を実現できる。
性であるが、安定度が高くロックアップ時間の早いPLL
回路を実現できる。
ｃ）ロックレンジが広い使いやすいPLL回路を実現でき
る。
る。
第１図は本発明のPLL回路の一実施例を示す図。 第２図は第１図のPLL回路の動作タイミングを示す図。 第３図は本発明の他の実施例を示す図。 １……位相比較器 ２……チャージポンプ ３……ループフィルタ（ローパスフィルタ） ４……ボルテージフォロア ５……電圧制御発振器 ６……分周器 ７、８、10、11……抵抗体 ９……コンデンサ 12……演算増幅器 15、16……インバータ
Claims (1)
- 【請求項１】電圧制御発振器と、前記電圧制御発振器の
発振により得られる信号と被比較信号とを比較する比較
回路と、前記比較回路からの出力に基づき出力が開閉さ
れるチャージポンプと、チャージポンプからの出力を前
記電圧制御発振器に出力するループフィルタとを有し、
前記前記ループフィルタの出力に基づき電圧制御発振器
の発信周波数が制御されるPLL回路において、 前記ループフィルタからの出力電圧を入力する電圧バッ
ファ手段と、 前記電圧バッファ手段の出力を前記ループフィルタを構
成する抵抗とキャパシタンスの接続点に与える帰還手段
とを有することを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219117A JP2759976B2 (ja) | 1988-09-01 | 1988-09-01 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219117A JP2759976B2 (ja) | 1988-09-01 | 1988-09-01 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267008A JPH0267008A (ja) | 1990-03-07 |
| JP2759976B2 true JP2759976B2 (ja) | 1998-05-28 |
Family
ID=16730512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219117A Expired - Lifetime JP2759976B2 (ja) | 1988-09-01 | 1988-09-01 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759976B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930702820A (ko) * | 1991-08-06 | 1993-09-09 | 아이자와 스스무 | 위상 동기 회로 |
| US7102447B2 (en) * | 2004-05-04 | 2006-09-05 | Telefonaktiebolaget L M Ericsson (Publ) | XO-buffer robust to interference |
-
1988
- 1988-09-01 JP JP63219117A patent/JP2759976B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267008A (ja) | 1990-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 11 |