JP2003087116A - Ｐｌｌシンセサイザ - Google Patents

Ｐｌｌシンセサイザ

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JP2003087116A
JP2003087116A JP2001279863A JP2001279863A JP2003087116A JP 2003087116 A JP2003087116 A JP 2003087116A JP 2001279863 A JP2001279863 A JP 2001279863A JP 2001279863 A JP2001279863 A JP 2001279863A JP 2003087116 A JP2003087116 A JP 2003087116A
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pll synthesizer
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Emi Endo
恵美 遠藤
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 ロックすべき周波数が複数ある場合に、時定
数が異なるループフィルタを切り替えて使用し、要求さ
れるロック時間を達成するとともに、良好な無線特性を
実現可能なＰＬＬシンセサイザを提供する。 【解決手段】 ＰＤＣ方式の携帯電話機に使用するＰＬ
ＬＩＣ２０に、レジスタ２３から出力される周波数制御
信号により制御されるループフィルタブロック３０を配
設する。ループフィルタブロック３０には時定数の異な
る複数のループフィルタを接続し、切替え部の制御によ
りこれらを切り替え、各周波数切替え時において必要と
されるロック時間に好適なループフィルタを使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬシンセサイ
ザに関し、更に詳しくは、異なる複数のロック時間を選
択可能なＰＬＬシンセサイザに関する。
【０００２】
【従来の技術】ＰＬＬ（位相ロックループ）は、基準信
号から、基準信号と同期し、かつ基準信号の周波数と所
定の比率を有する周波数の信号を生成し、テレビ、衛星
通信、無線通信など幅広く利用されている。例えば、時
分割多元接続（ＴＤＭＡ）方式を採用する携帯電話等で
は、送受信チャンネルの周波数を生成するＰＬＬシンセ
サイザとして使用される。
【０００３】図６に従来のＰＬＬシンセサイザの構成を
示す。このＰＬＬシンセサイザは、ＰＬＬＩＣ２０と、
ループフィルタ（ＬＰＦ）４０と、ループフィルタ４５
と、電圧制御発振器（ＶＣＯ）５０とで構成される。Ｐ
ＬＬＩＣ２０は、位相比較器２４と、レジスタ２３と、
１／Ｎ分周器２２と、プリスケーラ２１と、チャージポ
ンプ（ＣＰ）２５とで構成される。
【０００４】ＶＣＯ５０の出力は、ＰＬＬシンセサイザ
の出力として外部に出力されるとともに、プリスケーラ
２１に入力されて、フィードバックループを構成する。
プリスケーラ２１は、可変分周を高速に行う機能を有す
る。ＶＣＯ５０からのフィードバックは、プリスケーラ
２１と、これに接続された１／Ｎ分周器２２にて分周さ
れる。１／Ｎ分周器２２からの出力の分周信号１０４
と、基準周波数のRef_F１００とが位相比較器２４に入
力される。位相比較器２４は、入力された２つの信号の
位相を比較し、位相の進み又は遅れに依存する出力をチ
ャージポンプ２５に出力する。チャージポンプ２５の出
力電圧はＬＰＦ４０及びループフィルタ４５を経由し、
ＶＣＯ５０に入力される。ＶＣＯ５０の出力周波数は、
チャージポンプ２５の出力電圧によって制御される。分
周信号１０４と基準周波数Ref_F１００との位相差がな
くなると、ＰＬＬシンセサイザはロックする。
【０００５】ループフィルタ４５は、ＰＬＬシンセサイ
ザの発振周波数を変化させてから安定するまでにかかる
時間である、ＰＬＬシンセサイザのロック時間を制御す
るために使用される。ループフィルタ４５の時定数は、
ＰＬＬシンセサイザで必要とされるロック時間に合わせ
て設定される。例えば、周波数を高速に切り替える場合
には、時定数を小さく設定してロック時間を短くし、比
較的切替え時間に余裕のあるときには、時定数を大きく
設定してロック時間を長くする。
【０００６】
【発明が解決しようとする課題】ロック時間を高速にす
るためには、ループフィルタの時定数を小さくすればよ
い。しかし、時定数を小さくすることは、帯域幅を広く
することとなり、Ｃ／Ｎ比（Carrier to Noise ratio）
は劣化し、無線機の特性劣化につながる。ＰＬＬシンセ
サイザの出力周波数の切替えが複数段に設定されている
ときには、ループフィルタ４５の時定数は、周波数切替
えの中で最も短いロック時間にあわせて設定する必要が
ある。しかし、このように最も短いロック時間に合わせ
てロック時間を設定すると、その他の周波数切替えで
は、実際にはそれほど高速に切り替える必要がないとき
にも、ロック時間が必要以上に短いことになり、無線特
性が悪い状態でＰＬＬシンセサイザを使用しなければな
らないという問題があった。つまり、全ての周波数切替
えにおいて、要求されるロック時間と、良好な無線特性
とを同時に実現するのは、困難であった。
【０００７】本発明は、要求されるロック時間を達成す
るとともに、出力信号中に良好なＣ／Ｎ比が得られるＰ
ＬＬシンセサイザを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬシンセサイザは、１フレームが少な
くとも３つのスロットから構成される移動体通信システ
ムの電話機に搭載されるＰＬＬシンセサイザであって、
基準周波数と第１の周波数の位相を相互に比較する位相
比較器と、前記位相比較器による比較結果に基づいて入
力線の電圧が制御される電圧制御発振器と、前記電圧制
御発振器の出力周波数を分周して前記第１の周波数とし
て出力する分周器と、前記電圧制御発振器の入力線に接
続されて、ＰＬＬシンセサイザのロック時間を規定する
ループフィルタとを備えるＰＬＬシンセサイザにおい
て、前記ループフィルタが、少なくとも３段階に設定可
能な時定数を有することを特徴とする。
【０００９】ループフィルタの時定数を少なくとも３段
階に設定することで、周波数の切替えに際して、ロック
時間を短くしなくてはならないときには、それを実現す
る小さな時定数の設定を使用し、ロック時間が長くても
よいときは、大きな時定数の設定を使用することで、良
好な無線特性を可能とする。ループフィルタの３段階の
時定数の設定は、例えば抵抗器、静電容量器をそれぞれ
直並列に配列し、スイッチにより断続することでその合
成容量値を可変としたもので実現してもよく、或いは、
３つのループフィルタを用意し、それを切り替えて使用
することで実現してもよい。
【００１０】本発明のＰＬＬシンセサイザでは、前記ル
ープフィルタを、可変抵抗及び可変容量の組み合わせか
ら成るＲＣフィルタとすることができる。或いは上記に
代えて、前記ループフィルタが、相互に異なる時定数を
有する３つのフィルタから成り、スロットの切替えに際
して該３つのフィルタの内の１つが選択される構成とす
ることもできる。
【００１１】本発明のＰＬＬシンセサイザは、前記１フ
レームが、受信スロット、アイドルスロット、及び、送
信スロットをこの順に含む携帯電話機に搭載されること
が特に好ましい。各スロットの切替え時に要求される切
替え時間が違うときに、３つの設定を持つループフィル
タを切り替えて使用することで、異なる切替え時間に対
応できる。
【００１２】本発明のＰＬＬシンセサイザは、前記アイ
ドルスロットが、待機のための待機スロット、又は、周
辺チャンネルの電界情報を取得するための周辺情報取得
スロットの何れかとして構成される携帯電話機に搭載さ
れることが特に好ましい。スロットの役割が変わり、そ
れに伴って切替え周波数及び切替え条件が変わった場合
であっても、３つの時定数のうち切替え条件を満たす時
定数を使用することで、要求されるロック時間に対応可
能である。
【００１３】前記ループフィルタが、受信スロットから
待機スロットを経由して送信スロットに切り替わる際に
選択される第１の時定数と、送信スロットから受信スロ
ットに切り替わる際に選択される、前記第１の時定数よ
りも小さな第２の時定数と、受信スロットから周辺情報
取得スロットに、又は、周辺情報取得スロットから送信
スロットに切り替わる際に選択される、前記第２の時定
数よりも小さな第３の時定数とに設定可能であること
も、本発明の好ましい態様である。ロック時間が長いも
のから短いものまで３段階の時定数を設定し、各スロッ
トから次のスロットへの切替えにあわせて、時定数を切
り替える。要求されるロック時間が長い、受信周波数か
ら送信周波数への切替え時と、要求されるロック時間の
最も短い周辺情報取得周波数のときとで、その切替え条
件に適したＰＬＬシンセサイザを提供することができ
る。
【００１４】本発明のＰＬＬシンセサイザは、前記１フ
レームが、送信スロットに後続してダイバーシティスロ
ットを更に有する携帯電話機に搭載することができる。
送信スロットと受信スロットの間を、ダイバーシティ動
作をするダイバーシティスロットにした場合には、ルー
プフィルタの時定数は、このスロットの時間幅以内に送
信周波数から受信周波数に切り替えられる時定数に設定
される。周波数切替え条件に応じて柔軟に対応できる。
【００１５】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて、本発明を更に詳細に説明する。図
１は、本発明の第１の実施携帯例のＰＬＬシンセサイザ
の構成図である。このＰＬＬシンセサイザは、ＰＬＬＩ
Ｃ２０と、ループフィルタ（ＬＰＦ）４０と、電圧制御
発振器（ＶＣＯ）５０とで構成される。ＰＬＬＩＣ２０
は、位相比較器２４と、レジスタ２３と、１／Ｎ分周器
２２と、プリスケーラ２１と、チャージポンプ２５と、
ループフィルタブロック（ＬＦブロック）３０とで構成
される。ＰＬＬＩＣ２０には、基準周波数Ref_F１００
と、ベースバンドＬＳＩより出力されるシリアルデータ
１０１とが入力される。ＰＬＬシンセサイザは、シリア
ルデータ１０１に制御されて、所望の周波数に設定さ
れ、基準周波数Ref_F１００に同期して発振する。
【００１６】ベースバンドＬＳＩ６０から、ロックすべ
き周波数の情報であるシリアル信号１０１がＰＬＬＩＣ
２０内のレジスタ２３に入力される。この周波数の情報
は、受信周波数、送信周波数、周辺情報を受信する周波
数など、ＰＬＬシンセサイザのロックすべき周波数を指
定する。レジスタ２３は、周波数情報を、位相比較器２
４及びループフィルタブロック３０にそれぞれ周波数制
御信号１０２として送る。一方、ＰＬＬＩＣ２０の出力
は、ＬＰＦ４０を経由してＶＣＯ５０の入力に接続さ
れ、ＰＬＬシンセサイザの出力であるＶＣＯ５０の出力
は、ＰＬＬＩＣ２０内のプリスケーラ２１にフィードバ
ックされる。プリスケーラ２１は、高速に可変分周を行
い、プリスケーラ２１の入力は、プリスケーラ２１とこ
れに後続する１／Ｎ分周器２２によって分周される。
【００１７】分周された分周信号１０４と、基準周波数
のRef_F１００とは位相比較器２４に入力される。位相
比較器２４は、入力された２つの信号の位相を比較し、
分周信号１０４の位相の進み又は遅れに依存する信号を
チャージポンプ２５に出力する。チャージポンプ２５
は、分周信号の位相が基準周波数Ref_F１００に対して
遅れているときには電圧を上げ、進んでいるときには電
圧を下げるようにその出力電圧を制御する。チャージポ
ンプ２５の出力電圧は、ＬＰＦ４０及びＬＦブロック３
０を経由し、ＶＣＯ５０に入力される。チャージポンプ
２５の出力電圧によってＶＣＯ５０の出力周波数が制御
され、分周信号１０４と基準周波数Ref_F１００との位
相差がなくなると、ＰＬＬシンセサイザがロックする。
ＬＦブロック３０には、第１のフィルタＬＦ１、第２の
フィルタＬＦ２及び第３のフィルタＬＦ３が配設され、
その何れか１つが選択される。
【００１８】本発明のＰＬＬシンセサイザをＴＤＭＡ
（Time Division Multiple Access）、特にＰＤＣ（Per
sonal Digital Cellular)方式の通信に用いた場合につ
いて説明する。図２はＰＤＣ方式における通信状態の遷
移を示している。同図（ａ）は、ＰＤＣ方式の１フレー
ムのスロットを示し、同図（ｂ）は、通話中のＰＤＣ方
式におけるスロットの切替えパターンを示している。
【００１９】図２（ａ）に示すように、ＰＤＣ方式の１
フレームは、受信スロット、アイドルスロット、送信ス
ロット、ダイバーシティスロットの４つスロットをこの
順に含む。受信スロットは６．６７msecの時間幅を、ア
イドルスロットは５．６７msecの時間幅を、送信スロッ
トは６．６７msecの時間幅を、ダイバーシティスロット
は１msecの時間幅を、それぞれ有する。なお、アイドル
スロットは、待機のスロットとして構成され、ときに
は、周辺チャンネルの電界値を得るために、周辺電界情
報の受信周波数チャンネル（以下周辺情報チャンネル）
を受信する周辺情報取得スロットとして構成される場合
もある。
【００２０】図２（ｂ）を参照して、周波数切替えと、
切替えに要求される時間の関係を説明する。まずＰＬＬ
シンセサイザが、受信周波数チャンネルにロックしてい
る状態から送信周波数チャンネルにロックさせる場合
（受信周波数→送信周波数）には、受信スロットと送信
スロットの間に、アイドルスロットが挿入される。この
アイドルスロットは５．６７msecの時間幅を持つため、
ＰＬＬシンセサイザが受信周波数から送信周波数に切り
替えるための切替え時間は、５．６７msec以内であれば
よい。次に、ＰＬＬシンセサイザが、送信周波数チャン
ネルにロックしている状態から受信周波数チャンネルに
ロックさせる場合（送信周波数→受信周波数）には、送
信スロットと受信スロットとの間に挿入されるダイバー
シティスロットの時間幅が１msecであるため、この切替
えは、１msec以内に行う必要がある。
【００２１】アイドルスロットは、前述のように周辺情
報チャンネルの取得スロットとして利用する場合があ
る。このスロットにおける周波数切替えは、受信周波数
チャンネルにロックしているＰＬＬシンセサイザを周辺
情報チャンネルにロックさせる切替え（受信周波数→周
辺情報受信周波数）と、周辺情報チャンネルにロックし
ているＰＬＬシンセサイザを送信周波数チャンネルにロ
ックさせる切替え（周辺情報受信周波数→送信周波数）
とを含む。この場合には、切替えに際して、空き時間と
なるスロットが存在しないため、周波数切替えは極めて
高速に行う必要がある。
【００２２】図３はＰＤＣ方式の１種であるFull packe
t方式における通信状態の遷移を示す。同図（ａ）は受
信側、（ｂ）は送信側の状態を示す。この方式では、図
３（ａ）に示すように、受信側である受信機は連続して
受信を行う。送信側は、同図（ｂ）に示すように、１フ
レームにつき送信のスロットに相当する１スロットのみ
送信を行う。また、連続して受信を行う受信機は、時と
して周辺情報チャンネルを受信する場合がある。このた
め、Full packet方式の場合の受信機の周波数切替え
は、受信周波数チャンネルにロックしているＰＬＬシン
セサイザを周辺情報チャンネルにロックさせる切替え
（受信周波数→周辺情報受信周波数）と、周辺情報チャ
ンネルにロックしているＰＬＬシンセサイザを受信周波
数チャンネルにロックさせる切替え（周辺情報受信周波
数→受信周波数）とを含む。できるだけ長く受信状態を
保持するためには、周辺情報を受信する時間はできるだ
け短いことが望ましく、これら周波数切替えは極めて高
速に行う必要がある。
【００２３】上記した、周波数切替え条件と、許容ロッ
ク時間との関係を表１に示す。表１のループフィルタＬ
Ｆ１、ＬＦ２、ＬＦ３は、各周波数切替え条件における
各周波数切替え時において、許容ロック時間以内に周波
数を切替え可能なものとする。ループフィルタの時定数
の関係は、ＬＦ１＞ＬＦ２＞ＬＦ３である。
【００２４】
【表１】
【００２５】図４は、ＬＦブロック３０の動作を説明す
るために、図１のＬＦブロック３０に関係する部分を抜
き出した図である。ＬＦブロック３０は、切替え部を構
成しＰＬＬＩＣ２０内部に配設されたスイッチＳＷ１、
ＳＷ２、ＳＷ３、及びＳＷ４と、ＲＣフィルタとして構
成されＰＬＬＩＣ２０に接続されるループフィルタＬＦ
１、ＬＦ２、ＬＦ３とから構成される。各ループフィル
タＬＦ１、ＬＦ２、ＬＦ３は、直列方向に抵抗器を配
し、静電容量器を介して接地される構成を持つ。以下、
各周波数切替え時における本発明の各部の動作を、図４
を参照して詳述する。
【００２６】受信周波数→送信周波数 ベースバンドＬＳＩ６０から、ＰＬＬＩＣ２０に送信周
波数を示すシリアルデータ１０１が入力される。このシ
リアルデータ１０１を受けたレジスタ２３は、ＬＦブロ
ック３０へ周波数制御信号１０２を送る。ＬＦブロック
３０は、周波数制御信号を受信すると、ＳＷ制御信号を
切替え部に送り、各スイッチを制御する。このように受
信周波数から送信周波数にＰＬＬシンセサイザのロック
周波数を変える切替えは、前述のように５．６７msec以
内に行う。そこでこの切替え時間に適した、大きな時定
数を持つループフィルタＬＦ１を使用する。ＬＦブロッ
ク３０はＳＷ制御信号により、スイッチＳＷ１をループ
フィルタＬＦ１側に倒し、スイッチＳＷ２を閉じること
によりループフィルタＬＦ１を選択する。最も大きな時
定数を持つループフィルタＬＦ１を選択することで、可
能な限りロック時間を遅くし、Ｃ／Ｎ比が良い状態でＰ
ＬＬシンセサイザを使用し、送信時の無線特性を良くす
ることができる。
【００２７】送信周波数→受信周波数 ベースバンドＬＳＩ６０から、ＰＬＬＩＣ２０に受信周
波数を示すシリアルデータ１０１が入力される。送信周
波数から受信周波数にＰＬＬシンセサイザのロック周波
数を変える切替えは、前述のように１msec以内に行う。
そこで、この切替え時間に適した中間の時定数を持つル
ープフィルタＬＦ２を使用する。ＬＦブロック３０は、
切替え部の作動によってループフィルタＬＦ２を選択す
る。受信から送信に切り替えるときよりも、時定数の小
さいループフィルタＬＦ２を使用して、ロック時間を短
くする。
【００２８】受信周波数→周辺情報受信周波数→送信周
波数 ベースバンドＬＳＩ６０から、ＰＬＬＩＣ２０に周辺情
報受信周波数及び送信周波数を示すシリアルデータ１０
１が順次入力される。この場合、切替えに際して、空き
時間となるスロットが存在しないため、ロック時間はで
きるだけ早い方が望ましい。ＬＦブロック３０は切替え
部を作動させ、これによりループフィルタＬＦ３を選択
する。より小さな時定数を持つループフィルタＬＦ３を
使用することで、ロック時間を更に短くできる。
【００２９】受信周波数→周辺情報受信周波数→受信周
波数（Full Packet時） ベースバンドＬＳＩ６０から、ＰＬＬＩＣ２０に周辺情
報受信周波数及び受信周波数を示すシリアルデータ１０
１が順次に入力される。Full packet方式では、できる
だけ長く受信状態を保持するために、周辺情報を受信す
る時間はできるだけ短いことが望ましい。ＬＦブロック
３０は、切替え部を作動させ、ループフィルタＬＦ３を
選択する。より小さな時定数を持つループフィルタＬＦ
３を使用することで、ロック時間を短くできる。
【００３０】図５は、本発明の第２の実施形態例のＰＬ
Ｌシンセサイザの要部を図４と同様に示している。全体
の構成は図１と同様である。本実施形態例のＰＬＬシン
セサイザは、レジスタ２３からの信号を新たに配設する
コントロール部２６に入力し、コントロール部２６の信
号によって、ＲＣフィルタを構成する可変抵抗器３８の
抵抗値と、可変静電容量器３９の静電容量値とを制御す
る点において、先の実施形態例とは異なる。本実施形態
例の可変抵抗器３８と可変静電容量器３９は、それぞれ
複数の抵抗器、複数のキャパシタを並列に配設し、スイ
ッチを開閉させることで、合成抵抗値、合成静電容量値
を制御できるようにしたものである。
【００３１】コントロール部２６には、予め、受信周波
数→送信周波数、送信周波数→受信周波数、受信周波数
→周辺情報受信、周辺情報受信→受信周波数、周辺情報
受信→送信周波数のために使用されるロック時間を設定
するための時定数のパターンを格納しておく。レジスタ
２３から周波数制御信号１０２が出されると、コントロ
ール部２６は、格納されている時定数の中から必要なロ
ック時間に適したパターンを時定数制御信号１０３とし
て出力し、可変抵抗器３８と可変静電容量器３９の抵抗
成分と容量成分をコントロールする。このようにして、
周波数切替え条件にあったＰＬＬシンセサイザのロック
時間を実現することができる。
【００３２】第１の実施形態例と第２の実施形態例とを
比較すると、第１の実施形態例では、必要な時定数の数
だけループフィルタを用意する必要があるが、第２の実
施形態例では、可変抵抗、可変静電容量を使用するた
め、複数のループフィルタは必要ではなく、抵抗と静電
容量の組み合わせを複数用意しておけばよいため、構成
が簡素化する利点がある。
【００３３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のＰＬＬシンセサイザは、上
記実施形態例にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施したＰＬＬシン
セサイザも、本発明の範囲に含まれる。
【００３４】例えば、第２の実施形態例の可変抵抗器及
び可変静電容量器は、並列に接続されたものに限らず、
直並列に接続され、合成されたときの値を可変としたも
のでもよい。また、本発明のＰＬＬシンセサイザは、Ｔ
ＤＭＡ方式にのみ使用されるものでもなく、複数の周波
数切替えがあり、複数の許容ロック時間を持つ他用途の
シンセサイザにも適用することができる。
【００３５】
【発明の効果】以上説明したように、本発明のＰＬＬシ
ンセサイザでは、ＰＬＬシンセサイザのロック時間を用
途に合わせて切り替えることで、ロック時間を短くする
必要のない場合は、許容される範囲でロックを遅くする
ことにより、ＰＬＬシンセサイザのＣ／Ｎ特性が良くな
るため、無線装置の特性向上につながるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例のＰＬＬシンセサイ
ザの構成を示すブロック図。
【図２】（ａ）は、ＰＤＣ方式のタイムスロットを示す
模式図で、（ｂ）はＰＤＣ方式の状態遷移を示すタイム
チャート。
【図３】Full packet方式での、（ａ）は受信側の、
（ｂ）は送信側の状態遷移を示すタイムチャート。
【図４】本発明の第１の実施形態例のＰＬＬシンセサイ
ザのループフィルタブロックの構成を示すブロック図。
【図５】本発明の第２の実施形態例のＰＬＬシンセサイ
ザのループフィルタブロックの構成を示すブロック図。
【図６】従来例のＰＬＬシンセサイザの構成を示すブロ
ック図。
【符号の説明】
２０：ＰＬＬＩＣ ２１：プリスケーラ ２２：１／Ｎ分周器 ２３：レジスタ ２４：位相比較器 ２５：チャージポンプ ２６：コントロール部 ３０：ループフィルタブロック ３８：可変抵抗器 ３９：可変静電容量器 ４０：ＬＰＦ（ループフィルタ） ４５：ループフィルタ ５０：ＶＣＯ（電圧制御発振機） ６０：ベースバンドＬＳＩ １００：基準周波数Ref_F １０１：シリアルデータ １０２：周波数制御信号 １０３：時定数制御信号 １０４：分周信号 ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４：スイッチ ＬＦ１、ＬＦ２、ＬＦ３：ループフィルタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 １フレームが少なくとも３つのスロット
    から構成される移動体通信システムの電話機に搭載され
    るＰＬＬシンセサイザであって、 基準周波数と第１の周波数の位相を相互に比較する位相
    比較器と、 前記位相比較器による比較結果に基づいて入力線の電圧
    が制御される電圧制御発振器と、 前記電圧制御発振器の出力周波数を分周して前記第１の
    周波数として出力する分周器と、 前記電圧制御発振器の入力線に接続されて、ＰＬＬシン
    セサイザのロック時間を規定するループフィルタとを備
    えるＰＬＬシンセサイザにおいて、 前記ループフィルタが、少なくとも３段階に設定可能な
    時定数を有することを特徴とするＰＬＬシンセサイザ。
  2. 【請求項２】 前記ループフィルタが、可変抵抗及び可
    変容量の組み合わせから成るＲＣフィルタである、請求
    項１に記載のＰＬＬシンセサイザ。
  3. 【請求項３】 前記ループフィルタが、相互に異なる時
    定数を有する３つのフィルタから成り、前記スロットの
    切替えに際して該３つのフィルタの内の１つが選択され
    る、請求項１に記載のＰＬＬシンセサイザ。
  4. 【請求項４】 前記１フレームが、受信スロット、アイ
    ドルスロット、及び、送信スロットをこの順に含む、請
    求項１〜３の何れかに記載のＰＬＬシンセサイザ装置。
  5. 【請求項５】 前記アイドルスロットが、待機のための
    待機スロット、又は、周辺チャンネルの電界情報を取得
    するための周辺情報取得スロットの何れかとして構成さ
    れる、請求項４に記載のＰＬＬシンセサイザ。
  6. 【請求項６】 前記１フレームが、送信スロットに後続
    してダイバーシティスロットを更に有する、請求項４又
    は５に記載のＰＬＬシンセサイザ。
  7. 【請求項７】 前記ループフィルタが、 受信スロットから待機スロットを経由して送信スロット
    に切り替わる際に選択される第１の時定数と、 送信スロットから受信スロットに切り替わる際に選択さ
    れる、前記第１の時定数よりも小さな第２の時定数と、 受信スロットから周辺情報取得スロットに、又は、周辺
    情報取得スロットから送信スロットに切り替わる際に選
    択される、前記第２の時定数よりも小さな第３の時定数
    とに設定可能である、請求項１〜６の何れかに記載のＰ
    ＬＬシンセサイザ。
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