JP2004282223A - 周波数シンセサイザ - Google Patents
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Abstract
【課題】広範な出力周波数範囲と良好なC/N特性を持つ周波数シンセサイザを提供する。
【解決手段】基準周波数発振器1、位相比較器2、ループフィルタ3、制御感度の高い第1の制御電圧端子6と制御感度の低い第2の制御電圧端子7とを備えた電圧制御発振器4、分周器5、第1及び第2の制御電圧端子6、7を切り替える切替スイッチ8を備えてPLLが構成される。切替スイッチ8は、PLL位相引き込み動作時にはループフィルタ3と第1の制御電圧端子6とを接続するように切り替え、位相引き込み課程で幅広い周波数範囲をカバーできるようにする。また、位相ロック後はループフィルタ3と第2の制御電圧端子7とを接続するように切り替え、良好なC/N特性を安定して得られるようにする。
【選択図】 図1
【解決手段】基準周波数発振器1、位相比較器2、ループフィルタ3、制御感度の高い第1の制御電圧端子6と制御感度の低い第2の制御電圧端子7とを備えた電圧制御発振器4、分周器5、第1及び第2の制御電圧端子6、7を切り替える切替スイッチ8を備えてPLLが構成される。切替スイッチ8は、PLL位相引き込み動作時にはループフィルタ3と第1の制御電圧端子6とを接続するように切り替え、位相引き込み課程で幅広い周波数範囲をカバーできるようにする。また、位相ロック後はループフィルタ3と第2の制御電圧端子7とを接続するように切り替え、良好なC/N特性を安定して得られるようにする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、主に無線または有線の通信装置の周波数選択部等において用いられる周波数シンセサイザに関する。
【0002】
【従来の技術】
従来、無線または有線の通信装置等において、送受信の周波数の選択を行うために周波数シンセサイザを用いている。携帯電話装置のような移動無線装置の場合、周波数シンセサイザは、発振器の基準周波数から任意の局部発振周波数を生成するために使用される。
【0003】
従来のPLL(Phase Locked Loop)による周波数シンセサイザの構成例を図7に示す。この従来例の周波数シンセサイザは、基準周波数を発振出力する基準周波数発振器51と、制御電圧端子に印加される電圧(以下、Vtと記す)に応じた周波数の信号を発振するVCO54と、チャネルデータにより設定される分周比でVCO54の発振周波数(以下、fVCOと記す)を分周する分周器55と、基準周波数発振器51の出力信号(以下、frefと記す)と分周器55から出力される信号(以下、fdivと記す)との位相を比較して位相差に応じた信号を出力する位相比較器52と、位相比較器52の出力信号を平滑化してVCO54の制御電圧端子に直流電圧を出力するループフィルタ53とを有して構成される。
【0004】
上記構成において、位相比較器52は、基準周波数発振器51の出力信号frefに対して分周器55の出力信号fdivが位相遅れである場合、ループフィルタ53に電荷を充電し、VCO54の制御電圧端子電圧Vtが上がることによって発振周波数fVCOが高くなる。逆に、frefに対してfdivが位相進みである場合は、ループフィルタ53から電荷を放電し、Vtが下がることによってfVCOが低くなる。
【0005】
このように、周波数シンセサイザは負帰還ループを構成しており、最終的にfrefとfdivの位相が一致したところで位相ロックし、VCO54の出力周波数が安定する。ここで、VCO54の発振周波数fVCOを変更するために、分周器55の分周比を変えてから位相ロックするまでの状態を引き込み過程、引き込み過程を開始してから位相ロックまでの時間をロックアップタイムと呼ぶ(例えば、非特許文献1参照)。
【0006】
【非特許文献1】
小沢利行、「PLL周波数シンセサイザ・回路設計法」第3版、総合電子出版社、1998年5月30日、p.10−11
【0007】
【発明が解決しようとする課題】
移動体通信の分野では、複数の周波数帯を適宜切り替えて使用することがあるが、このため非常に広い周波数範囲に対応したVCOが必要である。また、周波数シンセサイザの小型化、低コスト化のために、回路をワンチップのICに集積化する場合、VCOを構成する各素子の製造ばらつきによって発振周波数が大きく変化するので、これを吸収するためにも非常に広い周波数範囲に対応したVCOが必要である。
【0008】
しかしながら、従来の周波数シンセサイザにおいて、VCOを広い周波数範囲に対応させるためには、VCOの制御感度(制御電圧の変化に対するVCOの周波数変化幅、単位はHz/V)を高くする必要があるが、制御感度を高くすると制御電圧に重畳される外乱ノイズによってC/N(Carrier to Noise ratio)が悪化してしまうという課題がある。
【0009】
また、上記課題を解決するために、VCOの並列共振回路に容量の異なる複数のコンデンサを接続し、これらを選択的に切り換えることにより周波数帯域を切り替え、広い周波数範囲をカバーする方法があるが、寄生容量が増大するなどの要因によって共振器のQ値が下がり、C/N特性が悪化してしまうという新たな課題が生じる。
【0010】
本発明は、上記課題を解決するためになされたもので、その目的は、広範な出力周波数範囲と良好なC/N特性を持つ周波数シンセサイザを提供することにある。
【0011】
【課題を解決するための手段】
本発明に係る周波数シンセサイザは、基準周波数を発振出力する基準周波数発振器と、制御電圧端子に印加される電圧に応じた周波数の信号を発振出力する電圧制御発振器と、前記電圧制御発振器の発振周波数を分周する分周器と、前記基準周波数発振器の出力と前記分周器の出力の位相を比較して位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号を平滑化するフィルタ手段とを備え、前記フィルタ手段の出力を前記電圧制御発振器の前記制御電圧端子に入力して前記分周器の分周比に応じた周波数の出力信号を得る周波数シンセサイザであって、前記電圧制御発振器は、制御感度の高い第1の制御電圧端子と、制御感度の低い第2の制御電圧端子とを備え、前記第1の制御電圧端子と前記第2の制御電圧端子のそれぞれに入力される電圧を保持する電圧保持手段と、前記位相比較器から前記フィルタ手段を経て前記第1の制御電圧端子及び前記第2の制御電圧端子に至る信号経路を切り替える切替手段と、を備えたものである。
【0012】
上記構成により、制御感度の異なる複数の制御電圧端子と、位相差信号を前記複数の制御電圧端子に選択的に入力する切替手段とを設け、例えば、PLLによる位相の引き込み過程では制御感度の高い第1の制御電圧端子を用いることによって、幅広い周波数範囲をカバーすることが可能となる。また、例えば、位相ロック後は、制御感度の低い第2の制御電圧端子を用いることにより、良好なC/N特性を安定して得ることが可能となる。
【0013】
また、本発明は、前記切替手段が、前記フィルタ手段の出力端と前記第1の制御電圧端子または前記第2の制御電圧端子とをいずれかに切り替えて接続するもので、前記電圧制御発振器の位相引き込み動作時には前記フィルタ手段と前記第1の制御電圧端子とを接続し、前記電圧制御発振器の位相ロック後は前記フィルタ手段と前記第2の制御電圧端子とを接続するように切り替えるものを含む。
【0014】
上記構成によれば、位相の引き込み過程では制御感度の高い第1の制御電圧端子を用いることによって幅広い周波数範囲をカバーすることができ、位相ロックして周波数が安定した後は、制御感度の低い第2の制御電圧端子を用いることにより、良好なC/N特性を安定して得ることが可能となる。
【0015】
また、本発明は、前記第2の制御電圧端子に入力される電圧の初期値を設定するもので、前記切替手段と連動して前記電圧の初期値を切替可能な電圧設定手段を備えたものを含む。
【0016】
上記構成によれば、例えば、搭載する通信装置のチャネル切り替え時若しくはスリープ解除時などには、電圧設定手段によって初期値を設定することにより、常に第2の制御電圧端子に印加される制御可能な電圧範囲の中心電圧で位相ロックすることが可能となる。これにより、第2の制御電圧端子の制御感度をより低く設定することが可能となり、より良好なC/N特性を得ることができる。
【0017】
また、本発明は、前記電圧設定手段の切替動作タイミングが、前記切替手段の切り替えタイミングから一定時間後であるものを含む。
上記構成によれば、切替手段の切り替え時に発生するフィルタ手段の電荷の充放電を強制的に行うことができるので、位相ロックするまでのロックアップタイムを短縮することが可能となる。
【0018】
また、本発明は、前記基準周波数発振器の出力と前記分周器の出力を比較して位相ロック状態を検出する位相ロック検出手段を備えたものを含む。
上記構成によれば、位相ロックを検出した直後に制御電圧端子を切り替えることができるので、より高速に短時間で良好なC/N特性を得ることが可能となる。
【0019】
また、本発明は、前記フィルタ手段の時定数を変更する時定数制御手段を備えたものを含む。
上記構成によれば、例えば、位相の引き込み過程においてはPLLの負帰還ループの周波数帯域を広くし、周波数安定後は前記周波数帯域を狭くすることにより、位相ロックするまでのロックアップタイムを短縮できると共に、良好なC/N特性を得ることが可能となる。
【0020】
また、本発明は、前記時定数制御手段が、前記切替手段の切り替えタイミングから一定時間後に、前記フィルタ手段の時定数を変更するものであるものを含む。
上記構成によれば、切替手段を切り替えた際の過渡的な電荷の充放電を短時間で収束させることができるので、ロックアップタイムをさらに短縮することが可能となる。
【0021】
また、本発明は、前記切替手段が、前記フィルタ手段の出力端と前記第2の制御電圧端子とを接続するとともに、前記フィルタ手段の出力端と前記第1の制御電圧端子とを接続するか否かを切り替えるもので、前記電圧制御発振器の位相引き込み動作時には前記フィルタ手段と前記第1の制御電圧端子及び前記第2の制御電圧端子とを接続し、前記電圧制御発振器の位相ロック後は前記フィルタ手段と前記第2の制御電圧端子のみとを接続するように切り替えるものを含む。
【0022】
上記構成によれば、位相ロック時における第1の制御電圧端子と第2の制御電圧端子の電位が等しくなるので、切替手段による切り替え時に電荷の充放電が起こることがなく、ロックアップタイムをさらに短縮することが可能となる。
【0023】
また、本発明は、前記フィルタ手段が、時定数の異なる第1のフィルタと第2のフィルタとを有し、前記第1のフィルタの出力端は前記第1の制御電圧端子に、前記第2のフィルタの出力端は前記第2の制御電圧端子に接続され、前記切替手段が、前記位相比較器の出力端と前記第1のフィルタの入力端または前記第2のフィルタの入力端とをいずれかに切り替えて接続するもので、前記電圧制御発振器の位相引き込み動作時には前記位相比較器と前記第1のフィルタとを接続し、前記電圧制御発振器の位相ロック後は前記位相比較器と前記第2のフィルタとを接続するように切り替えるものを含む。
【0024】
上記構成によれば、時定数の異なるフィルタを切り替えることで、例えば、位相の引き込み過程と位相ロック後とでPLLの負帰還ループの周波数帯域を変えることが可能となり、高速なロックアップタイムと、良好なC/N特性とを得ることが可能となる。
【0025】
また、本発明は、前記電圧保持手段が、前記第1の制御電圧端子と前記第2の制御電圧端子の少なくとも一方と接地電位との間における電荷を保持する容量型素子により構成されるものを含む。
上記構成によれば、電圧保持手段としてコンデンサ等の容量型素子を用いることにより、周波数シンセサイザの回路規模を縮小できる。
【0026】
また、本発明は、前記電圧保持手段が、前記第1の制御電圧端子と前記第2の制御電圧端子の少なくとも一方に印加される電圧値をディジタル値に変換するA/D変換部と、前記ディジタル値に変換された電圧値を記憶する記憶部と、前記記憶されたディジタル値をアナログの電圧値に変換するD/A変換部とを有して構成されるものを含む。
上記構成によれば、切替手段が第2の制御電圧端子を選択した後も、電圧保持手段において第1の制御電圧端子の電位を長時間保持することが可能となる。このため、第2の制御電圧端子の制御感度をより低く設定することにより、さらに良好なC/N特性を得ることができる。
【0027】
また、本発明は、上記いずれかに記載の周波数シンセサイザを備えた無線通信装置を提供する。
上記構成によれば、無線通信装置において上記の周波数シンセサイザを搭載することで、待ち受け時間が長く、小型かつ安価で、通信品質の良好な移動無線装置や無線基地局装置等を実現できる。
【0028】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る周波数シンセサイザの構成を示すブロック図である。本実施形態の周波数シンセサイザは、基準周波数発振器1、位相比較器2、ループフィルタ3、VCO(電圧制御発振器)4、分周器5、第1の制御電圧端子6、第2の制御電圧端子7、切替スイッチ8、コンデンサ9、10をを備え、PLL(Phase Locked Loop)の負帰還ループが構成されている。
【0029】
基準周波数発振器1は、所定の基準周波数frefを発振出力する。VCO4は、制御電圧端子に印加される電圧に応じた周波数の信号を発振出力する。分周器5は、通信周波数の情報を含むチャネルデータにより設定される分周比でVCO4の発振周波数を分周する。位相比較器2は、基準周波数発振器1の出力信号と分周器5の出力信号の位相を比較して位相差信号を出力する。ループフィルタ3は、前記位相差信号を平滑化して直流電圧を出力するフィルタ手段に相当するもので、この直流電圧はVCO4の制御電圧端子に入力される。
【0030】
本実施形態では、VCO4には、制御感度の高い第1の制御電圧端子6と、制御感度の低い第2の制御電圧端子7とが設けられている。切替スイッチ8は、切替手段に相当するもので、前記位相差信号を第1の制御電圧端子6と第2の制御電圧端子7のいずれかに切り替えて出力する。ここで、第1及び第2の制御電圧端子6、7には、電圧保持手段に相当するコンデンサ9、10の一端がそれぞれ接続され、これらのコンデンサ9、10の他端は接地電位に接続されている。
【0031】
次に、上記のように構成された本実施形態の周波数シンセサイザの動作について、図2を用いて説明する。図2は、PLLの引き込み動作におけるVCO4の周波数−制御電圧特性を示す特性図である。この図2において、(2)は制御電圧が第1の制御電圧端子6へ印加される制御電圧Vt1のみの場合の制御特性、(4)は制御電圧が第2の制御電圧端子7へ印加される制御電圧Vt2のみの場合の制御特性を示している。
【0032】
まず、チャネルデータが分周器5に入力され、チャネルデータによりある周波数への位相ロックの要求がなされると、切替スイッチ8は第1の制御電圧端子6を選択する。これによって第2の制御電圧端子7は開放され、第2の制御電圧端子7の制御電圧Vt2はコンデンサ10の充電電圧Vaに固定される。
【0033】
この周波数シンセサイザにおけるPLLの引き込み動作は、第1の制御電圧端子6に印加される制御電圧Vt1を用いて行われる。引き込み過程では第2の制御電圧端子7の制御電圧Vt2が固定となるので、2つの制御電圧Vt1、Vt2による制御特性の合成は、図2の(1)で表される特性となる。したがって、VCO4は図2の(1)に示す制御感度の高い制御特性で位相ロックされる。
【0034】
VCO4が位相ロックされた後、切替スイッチ8は第2の制御電圧端子7を選択する。このとき、第1の制御電圧端子6の制御電圧Vt1はコンデンサ9によって位相ロック時の充電電圧Vbに固定される。その後は、図2の(3)に示す第2の制御電圧端子7による制御感度の低い制御特性を用いて、PLLとして動作させる。切替スイッチ8の切り替え時には、ループフィルタ3への電荷の充放電により、ループフィルタ3の出力電位が図2の矢印で示すように、VbからVaへと変化する。
【0035】
このように、第1実施形態の周波数シンセサイザによれば、制御感度の異なる2つの制御電圧端子6、7と、位相差信号を2つの制御電圧端子6、7に選択的に入力する切替スイッチ8とを設け、引き込み過程では、制御感度の高い第1の制御電圧端子6を用いることによって、幅広い周波数範囲をカバーすることができる。また、位相ロック後は、制御感度の低い第2の制御電圧端子7を用いてPLLとして動作させることにより、良好なC/N特性を安定して得ることができる。
【0036】
(第2実施形態)
図3は、本発明の第2実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0037】
第2実施形態の周波数シンセサイザは、切替スイッチ8と連動する電圧設定手段に相当するプリセット回路11を備え、このプリセット回路11が第2の制御電圧端子7に接続されている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0038】
第2実施形態では、チャネルデータが分周器5に入力されてチャネルデータによりある周波数への位相ロックの要求がなされると、切替スイッチ8は第1実施形態と同様に第1の制御電圧端子6を選択するよう切り替える。このとき、第2の制御電圧端子7は、切替スイッチ8の切り替えに連動して内蔵スイッチがオンするプリセット回路11によって所定の設定電位V0に固定される。ここで、設定電位V0は第2の制御電圧端子7に設定可能な電圧範囲の中心値とする。
【0039】
次に、一定時間経過して位相ロックされた後に、切替スイッチ8が第2の制御電圧端子7を選択するのと連動して、プリセット回路11は内蔵スイッチがオフされて開放される。
【0040】
PLL引き込み終了時には、第2の制御電圧端子7の制御電圧は常にV0であるので、温度変化に対するマージンを見込んだ場合においても第2の制御電圧端子7の制御感度を非常に低く設定することが可能となる。これにより、位相ロック後は、より良好なC/N特性を得ることができる。
【0041】
また、第2実施形態では、プリセット回路11がオープンになるタイミングを、切替スイッチ8が第1の制御電圧端子6から第2の制御電圧端子7に切り替えるタイミングから一定時間後としている。このため、切替スイッチ8によってループフィルタ3の出力の接続先が第1の制御電圧端子6から第2の制御電圧端子7へと切り替わった際に、ループフィルタ3の出力が強制的にV0に固定される。これにより、ループフィルタ3への電荷の充放電がなくなり、ロックアップタイムを更に短縮できる。
【0042】
また、位相比較器2などにおいて、基準周波数発振器1の出力信号と分周器5の出力信号を比較して位相ロック状態を検出する位相ロック検出手段を備えることにより、位相ロック検出後、直ちに切替スイッチ8が切り替わるようにでき、より短い時間で良好なC/N特性を得ることが可能となる。
【0043】
このように、第2実施形態の周波数シンセサイザによれば、引き込み過程では所定の設定電位のプリセット回路11をVCO4の制御感度の低い第2の電圧制御端子7に接続し、位相ロック後は切替スイッチ8が電圧制御端子7に切り替えられてから一定時間後にプリセット回路11の接続を開放することにより、ロックアップタイムを短縮できると共に、より短時間で良好なC/N特性を安定して得ることができる。
【0044】
(第3実施形態)
図4は、本発明の第3実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0045】
第3実施形態の周波数シンセサイザは、切替スイッチ8と連動してループフィルタ3の時定数を変更する時定数制御手段に相当する時定数制御回路12を備えている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0046】
第3実施形態では、時定数制御回路12により、切替スイッチ8と連動して、PLLの引き込み動作時にはループフィルタ3の時定数が大きくなるよう変更する。これによって、PLLの負帰還ループの周波数帯域(以下、ループ帯域という)を広くすることができる。一方、位相ロック時には、ループフィルタ3の時定数が小さくなるように変更する。これにより、ループ帯域を狭くすることができる。したがって、ロックアップタイムをさらに短縮してより高速な位相ロック動作を可能にすると共に、より良好なC/N特性を得ることができる。
【0047】
また、時定数制御回路12の切り替えタイミングは、切替スイッチ8が第1の制御電圧端子6から第2の制御電圧端子7に切り替えるタイミングから一定時間後としている。これにより、切替スイッチ8により制御電圧端子を切り替えた際に発生するループフィルタ3への電荷の充放電を、短時間で収束させることができるため、ロックアップタイムを更に短縮することができる。
【0048】
このように、第3実施形態の周波数シンセサイザによれば、ループフィルタ3の時定数を変更する時定数制御回路12を設け、引き込み課程ではループ帯域を広く、位相ロック後はループ帯域を狭く設定することにより、ロックアップタイムを短縮できると共に、良好なC/N特性を安定して得ることができる。
【0049】
(第4実施形態)
図5は、本発明の第4実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0050】
第4実施形態の周波数シンセサイザは、時定数の大きなループフィルタ(第1のフィルタ)13と、時定数の小さなループフィルタ(第2のフィルタ)14とを備え、ループフィルタ13が第1の制御電圧端子6に、ループフィルタ14が第2の制御電圧端子7にそれぞれ接続されている。切替手段に相当する切替スイッチ8は、位相比較器2とループフィルタ13、14との間に設けられ、ループフィルタ13及び第1の制御電圧端子6とループフィルタ14及び第2の制御電圧端子7とを切り替えるようになっている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0051】
第4実施形態では、チャネルデータによりある周波数への位相ロックの要求が入力されると、切替スイッチ8はループフィルタ13を選択するよう切り替えを行い、VCO4はループフィルタ13によってPLL引き込み動作を行う。このとき、ループフィルタ13の時定数が大きいので、ループ帯域を広く設定できる。
【0052】
次いで、位相ロックした後、切替スイッチはをループフィルタ14を選択するよう切り替えを行う。従って、時定数が小さいループフィルタ14により、ループ帯域を狭く設定できる。
【0053】
このように、第4実施形態の周波数シンセサイザによれば、切替スイッチ8によって時定数の異なる2つのループフィルタ13,14を切り替えることにより、PLLの引き込み動作時はループ帯域を広く、位相ロック時にはループ帯域を狭く設定して、ロックアップタイムをより短縮できると共に、良好なC/N特性を安定して得ることができる。
【0054】
(第5実施形態)
図6は、本発明の第5実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0055】
第5実施形態の周波数シンセサイザは、ループフィルタ3が第2の制御電圧端子7に直接接続されると共に、切替手段に相当する切替スイッチ15を介して第1の制御電圧端子6に接続されている。切替スイッチ15は、第1の制御電圧端子6をループフィルタ3の出力に接続するか否かを切り替えるようになっている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0056】
第5実施形態では、チャネルデータによりある周波数への位相ロックの要求が入力されると、切替スイッチ15がオンになり、ループフィルタ3の出力は第1及び第2の電圧制御端子6、7に接続される。この状態でPLL引き込み動作を行う。VCO4は制御感度の高い第1の制御電圧端子6を用いてPLL動作を行うので、ロックアップタイムが短くなり、広い周波数範囲の発振が可能となる。
【0057】
次いで、位相ロックした後、切替スイッチ15はオフになり、第1の制御電圧端子6がオープンとなってループフィルタ3の出力は第2の電圧制御端子7のみに接続される。このとき、第1の制御電圧端子6の制御電圧Vt1と第2の制御電圧端子7の制御電圧Vt2とは等しくなり、ループフィルタ3への電荷の充放電がないので、ロックアップタイムが短縮する。以後、VCO4は制御感度の低い第2の制御電圧端子7を用いてPLL動作を行う。この場合は安定したC/N特性が得られる。
【0058】
このように、第5実施形態の周波数シンセサイザによれば、PLL引き込み課程では制御感度が高い制御電圧端子を用い、位相ロック後は制御感度が低い制御電圧端子を用いることにより、幅広い周波数範囲をカバー可能なようにできると共に、位相ロック後に良好なC/N特性を得ることができる。
【0059】
なお、本発明は上述した実施形態に何ら限定されるものではなく、その要旨を逸脱しない範囲において種々の態様で実施し得るものである。
【0060】
上記の第1〜第5実施形態においては、2つのコンデンサ9、10の容量は同一として構成したが、それぞれ異なる容量に適宜設定して構成することで、同様の機能を実現可能である。
【0061】
また、コンデンサ9、10に代えて、A/D変換部、記憶部、D/A変換部、及び切替回路を用いても同様の機能を実現できる。この場合、2つの制御電圧端子6、7に印加される制御電圧をディジタル値に変換するA/D変換部と、前記制御電圧のディジタル値を記憶する記憶部と、前記ディジタル値をアナログの制御電圧に変換するD/A変換部と、前記A/D変換部の入力及び前記D/A変換部の出力の接続を切り替える切替回路とを設ければよい。
【0062】
また、本実施形態に係る周波数シンセサイザは、移動体通信システムにおける移動無線装置(携帯通信装置)や無線基地局装置などに搭載することができる。この場合、小型かつ安価で、通信品質を良好に保つことが可能な無線通信装置を実現できる。
【0063】
上述したように、本実施形態によれば、VCOに制御感度の異なる2つの制御電圧端子を設け、これらの制御電圧端子に対して位相差信号をPLL引き込み動作時と位相ロック後とで切り替えて出力する切替手段を設けることにより、広範な周波数範囲をカバーして周波数を出力可能であるとともに、良好なC/N特性を維持することが可能な周波数シンセサイザを提供できる。
【0064】
また、本実施形態の周波数シンセサイザを移動体通信システムの移動無線装置や無線基地局装置などの無線通信装置に設けることにより、待ち受け時間が長く、小型かつ安価で、通信品質の良好な無線通信装置を得ることができる。
【0065】
【発明の効果】
以上説明したように本発明によれば、広範な出力周波数範囲と良好なC/N特性を持つ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る周波数シンセサイザの構成を示すブロック図
【図2】第1実施形態に係る周波数シンセサイザのVCOの周波数−制御電圧特性を示す特性図
【図3】本発明の第2実施形態に係る周波数シンセサイザの構成を示すブロック図
【図4】本発明の第3実施形態に係る周波数シンセサイザの構成を示すブロック図
【図5】本発明の第4実施形態に係る周波数シンセサイザの構成を示すブロック図
【図6】本発明の第5実施形態に係る周波数シンセサイザの構成を示すブロック図
【図7】従来技術による周波数シンセサイザの構成例を示すブロック図
【符号の説明】
1 基準周波数発振器
2 位相比較器
3、13、14 ループフィルタ
4 VCO(電圧制御発振器)
5 分周器
6 第1の制御電圧端子
7 第2の制御電圧端子
8、15 切替スイッチ
9、10 コンデンサ
11 プリセット回路
12 時定数制御回路
【発明の属する技術分野】
本発明は、主に無線または有線の通信装置の周波数選択部等において用いられる周波数シンセサイザに関する。
【0002】
【従来の技術】
従来、無線または有線の通信装置等において、送受信の周波数の選択を行うために周波数シンセサイザを用いている。携帯電話装置のような移動無線装置の場合、周波数シンセサイザは、発振器の基準周波数から任意の局部発振周波数を生成するために使用される。
【0003】
従来のPLL(Phase Locked Loop)による周波数シンセサイザの構成例を図7に示す。この従来例の周波数シンセサイザは、基準周波数を発振出力する基準周波数発振器51と、制御電圧端子に印加される電圧(以下、Vtと記す)に応じた周波数の信号を発振するVCO54と、チャネルデータにより設定される分周比でVCO54の発振周波数(以下、fVCOと記す)を分周する分周器55と、基準周波数発振器51の出力信号(以下、frefと記す)と分周器55から出力される信号(以下、fdivと記す)との位相を比較して位相差に応じた信号を出力する位相比較器52と、位相比較器52の出力信号を平滑化してVCO54の制御電圧端子に直流電圧を出力するループフィルタ53とを有して構成される。
【0004】
上記構成において、位相比較器52は、基準周波数発振器51の出力信号frefに対して分周器55の出力信号fdivが位相遅れである場合、ループフィルタ53に電荷を充電し、VCO54の制御電圧端子電圧Vtが上がることによって発振周波数fVCOが高くなる。逆に、frefに対してfdivが位相進みである場合は、ループフィルタ53から電荷を放電し、Vtが下がることによってfVCOが低くなる。
【0005】
このように、周波数シンセサイザは負帰還ループを構成しており、最終的にfrefとfdivの位相が一致したところで位相ロックし、VCO54の出力周波数が安定する。ここで、VCO54の発振周波数fVCOを変更するために、分周器55の分周比を変えてから位相ロックするまでの状態を引き込み過程、引き込み過程を開始してから位相ロックまでの時間をロックアップタイムと呼ぶ(例えば、非特許文献1参照)。
【0006】
【非特許文献1】
小沢利行、「PLL周波数シンセサイザ・回路設計法」第3版、総合電子出版社、1998年5月30日、p.10−11
【0007】
【発明が解決しようとする課題】
移動体通信の分野では、複数の周波数帯を適宜切り替えて使用することがあるが、このため非常に広い周波数範囲に対応したVCOが必要である。また、周波数シンセサイザの小型化、低コスト化のために、回路をワンチップのICに集積化する場合、VCOを構成する各素子の製造ばらつきによって発振周波数が大きく変化するので、これを吸収するためにも非常に広い周波数範囲に対応したVCOが必要である。
【0008】
しかしながら、従来の周波数シンセサイザにおいて、VCOを広い周波数範囲に対応させるためには、VCOの制御感度(制御電圧の変化に対するVCOの周波数変化幅、単位はHz/V)を高くする必要があるが、制御感度を高くすると制御電圧に重畳される外乱ノイズによってC/N(Carrier to Noise ratio)が悪化してしまうという課題がある。
【0009】
また、上記課題を解決するために、VCOの並列共振回路に容量の異なる複数のコンデンサを接続し、これらを選択的に切り換えることにより周波数帯域を切り替え、広い周波数範囲をカバーする方法があるが、寄生容量が増大するなどの要因によって共振器のQ値が下がり、C/N特性が悪化してしまうという新たな課題が生じる。
【0010】
本発明は、上記課題を解決するためになされたもので、その目的は、広範な出力周波数範囲と良好なC/N特性を持つ周波数シンセサイザを提供することにある。
【0011】
【課題を解決するための手段】
本発明に係る周波数シンセサイザは、基準周波数を発振出力する基準周波数発振器と、制御電圧端子に印加される電圧に応じた周波数の信号を発振出力する電圧制御発振器と、前記電圧制御発振器の発振周波数を分周する分周器と、前記基準周波数発振器の出力と前記分周器の出力の位相を比較して位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号を平滑化するフィルタ手段とを備え、前記フィルタ手段の出力を前記電圧制御発振器の前記制御電圧端子に入力して前記分周器の分周比に応じた周波数の出力信号を得る周波数シンセサイザであって、前記電圧制御発振器は、制御感度の高い第1の制御電圧端子と、制御感度の低い第2の制御電圧端子とを備え、前記第1の制御電圧端子と前記第2の制御電圧端子のそれぞれに入力される電圧を保持する電圧保持手段と、前記位相比較器から前記フィルタ手段を経て前記第1の制御電圧端子及び前記第2の制御電圧端子に至る信号経路を切り替える切替手段と、を備えたものである。
【0012】
上記構成により、制御感度の異なる複数の制御電圧端子と、位相差信号を前記複数の制御電圧端子に選択的に入力する切替手段とを設け、例えば、PLLによる位相の引き込み過程では制御感度の高い第1の制御電圧端子を用いることによって、幅広い周波数範囲をカバーすることが可能となる。また、例えば、位相ロック後は、制御感度の低い第2の制御電圧端子を用いることにより、良好なC/N特性を安定して得ることが可能となる。
【0013】
また、本発明は、前記切替手段が、前記フィルタ手段の出力端と前記第1の制御電圧端子または前記第2の制御電圧端子とをいずれかに切り替えて接続するもので、前記電圧制御発振器の位相引き込み動作時には前記フィルタ手段と前記第1の制御電圧端子とを接続し、前記電圧制御発振器の位相ロック後は前記フィルタ手段と前記第2の制御電圧端子とを接続するように切り替えるものを含む。
【0014】
上記構成によれば、位相の引き込み過程では制御感度の高い第1の制御電圧端子を用いることによって幅広い周波数範囲をカバーすることができ、位相ロックして周波数が安定した後は、制御感度の低い第2の制御電圧端子を用いることにより、良好なC/N特性を安定して得ることが可能となる。
【0015】
また、本発明は、前記第2の制御電圧端子に入力される電圧の初期値を設定するもので、前記切替手段と連動して前記電圧の初期値を切替可能な電圧設定手段を備えたものを含む。
【0016】
上記構成によれば、例えば、搭載する通信装置のチャネル切り替え時若しくはスリープ解除時などには、電圧設定手段によって初期値を設定することにより、常に第2の制御電圧端子に印加される制御可能な電圧範囲の中心電圧で位相ロックすることが可能となる。これにより、第2の制御電圧端子の制御感度をより低く設定することが可能となり、より良好なC/N特性を得ることができる。
【0017】
また、本発明は、前記電圧設定手段の切替動作タイミングが、前記切替手段の切り替えタイミングから一定時間後であるものを含む。
上記構成によれば、切替手段の切り替え時に発生するフィルタ手段の電荷の充放電を強制的に行うことができるので、位相ロックするまでのロックアップタイムを短縮することが可能となる。
【0018】
また、本発明は、前記基準周波数発振器の出力と前記分周器の出力を比較して位相ロック状態を検出する位相ロック検出手段を備えたものを含む。
上記構成によれば、位相ロックを検出した直後に制御電圧端子を切り替えることができるので、より高速に短時間で良好なC/N特性を得ることが可能となる。
【0019】
また、本発明は、前記フィルタ手段の時定数を変更する時定数制御手段を備えたものを含む。
上記構成によれば、例えば、位相の引き込み過程においてはPLLの負帰還ループの周波数帯域を広くし、周波数安定後は前記周波数帯域を狭くすることにより、位相ロックするまでのロックアップタイムを短縮できると共に、良好なC/N特性を得ることが可能となる。
【0020】
また、本発明は、前記時定数制御手段が、前記切替手段の切り替えタイミングから一定時間後に、前記フィルタ手段の時定数を変更するものであるものを含む。
上記構成によれば、切替手段を切り替えた際の過渡的な電荷の充放電を短時間で収束させることができるので、ロックアップタイムをさらに短縮することが可能となる。
【0021】
また、本発明は、前記切替手段が、前記フィルタ手段の出力端と前記第2の制御電圧端子とを接続するとともに、前記フィルタ手段の出力端と前記第1の制御電圧端子とを接続するか否かを切り替えるもので、前記電圧制御発振器の位相引き込み動作時には前記フィルタ手段と前記第1の制御電圧端子及び前記第2の制御電圧端子とを接続し、前記電圧制御発振器の位相ロック後は前記フィルタ手段と前記第2の制御電圧端子のみとを接続するように切り替えるものを含む。
【0022】
上記構成によれば、位相ロック時における第1の制御電圧端子と第2の制御電圧端子の電位が等しくなるので、切替手段による切り替え時に電荷の充放電が起こることがなく、ロックアップタイムをさらに短縮することが可能となる。
【0023】
また、本発明は、前記フィルタ手段が、時定数の異なる第1のフィルタと第2のフィルタとを有し、前記第1のフィルタの出力端は前記第1の制御電圧端子に、前記第2のフィルタの出力端は前記第2の制御電圧端子に接続され、前記切替手段が、前記位相比較器の出力端と前記第1のフィルタの入力端または前記第2のフィルタの入力端とをいずれかに切り替えて接続するもので、前記電圧制御発振器の位相引き込み動作時には前記位相比較器と前記第1のフィルタとを接続し、前記電圧制御発振器の位相ロック後は前記位相比較器と前記第2のフィルタとを接続するように切り替えるものを含む。
【0024】
上記構成によれば、時定数の異なるフィルタを切り替えることで、例えば、位相の引き込み過程と位相ロック後とでPLLの負帰還ループの周波数帯域を変えることが可能となり、高速なロックアップタイムと、良好なC/N特性とを得ることが可能となる。
【0025】
また、本発明は、前記電圧保持手段が、前記第1の制御電圧端子と前記第2の制御電圧端子の少なくとも一方と接地電位との間における電荷を保持する容量型素子により構成されるものを含む。
上記構成によれば、電圧保持手段としてコンデンサ等の容量型素子を用いることにより、周波数シンセサイザの回路規模を縮小できる。
【0026】
また、本発明は、前記電圧保持手段が、前記第1の制御電圧端子と前記第2の制御電圧端子の少なくとも一方に印加される電圧値をディジタル値に変換するA/D変換部と、前記ディジタル値に変換された電圧値を記憶する記憶部と、前記記憶されたディジタル値をアナログの電圧値に変換するD/A変換部とを有して構成されるものを含む。
上記構成によれば、切替手段が第2の制御電圧端子を選択した後も、電圧保持手段において第1の制御電圧端子の電位を長時間保持することが可能となる。このため、第2の制御電圧端子の制御感度をより低く設定することにより、さらに良好なC/N特性を得ることができる。
【0027】
また、本発明は、上記いずれかに記載の周波数シンセサイザを備えた無線通信装置を提供する。
上記構成によれば、無線通信装置において上記の周波数シンセサイザを搭載することで、待ち受け時間が長く、小型かつ安価で、通信品質の良好な移動無線装置や無線基地局装置等を実現できる。
【0028】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係る周波数シンセサイザの構成を示すブロック図である。本実施形態の周波数シンセサイザは、基準周波数発振器1、位相比較器2、ループフィルタ3、VCO(電圧制御発振器)4、分周器5、第1の制御電圧端子6、第2の制御電圧端子7、切替スイッチ8、コンデンサ9、10をを備え、PLL(Phase Locked Loop)の負帰還ループが構成されている。
【0029】
基準周波数発振器1は、所定の基準周波数frefを発振出力する。VCO4は、制御電圧端子に印加される電圧に応じた周波数の信号を発振出力する。分周器5は、通信周波数の情報を含むチャネルデータにより設定される分周比でVCO4の発振周波数を分周する。位相比較器2は、基準周波数発振器1の出力信号と分周器5の出力信号の位相を比較して位相差信号を出力する。ループフィルタ3は、前記位相差信号を平滑化して直流電圧を出力するフィルタ手段に相当するもので、この直流電圧はVCO4の制御電圧端子に入力される。
【0030】
本実施形態では、VCO4には、制御感度の高い第1の制御電圧端子6と、制御感度の低い第2の制御電圧端子7とが設けられている。切替スイッチ8は、切替手段に相当するもので、前記位相差信号を第1の制御電圧端子6と第2の制御電圧端子7のいずれかに切り替えて出力する。ここで、第1及び第2の制御電圧端子6、7には、電圧保持手段に相当するコンデンサ9、10の一端がそれぞれ接続され、これらのコンデンサ9、10の他端は接地電位に接続されている。
【0031】
次に、上記のように構成された本実施形態の周波数シンセサイザの動作について、図2を用いて説明する。図2は、PLLの引き込み動作におけるVCO4の周波数−制御電圧特性を示す特性図である。この図2において、(2)は制御電圧が第1の制御電圧端子6へ印加される制御電圧Vt1のみの場合の制御特性、(4)は制御電圧が第2の制御電圧端子7へ印加される制御電圧Vt2のみの場合の制御特性を示している。
【0032】
まず、チャネルデータが分周器5に入力され、チャネルデータによりある周波数への位相ロックの要求がなされると、切替スイッチ8は第1の制御電圧端子6を選択する。これによって第2の制御電圧端子7は開放され、第2の制御電圧端子7の制御電圧Vt2はコンデンサ10の充電電圧Vaに固定される。
【0033】
この周波数シンセサイザにおけるPLLの引き込み動作は、第1の制御電圧端子6に印加される制御電圧Vt1を用いて行われる。引き込み過程では第2の制御電圧端子7の制御電圧Vt2が固定となるので、2つの制御電圧Vt1、Vt2による制御特性の合成は、図2の(1)で表される特性となる。したがって、VCO4は図2の(1)に示す制御感度の高い制御特性で位相ロックされる。
【0034】
VCO4が位相ロックされた後、切替スイッチ8は第2の制御電圧端子7を選択する。このとき、第1の制御電圧端子6の制御電圧Vt1はコンデンサ9によって位相ロック時の充電電圧Vbに固定される。その後は、図2の(3)に示す第2の制御電圧端子7による制御感度の低い制御特性を用いて、PLLとして動作させる。切替スイッチ8の切り替え時には、ループフィルタ3への電荷の充放電により、ループフィルタ3の出力電位が図2の矢印で示すように、VbからVaへと変化する。
【0035】
このように、第1実施形態の周波数シンセサイザによれば、制御感度の異なる2つの制御電圧端子6、7と、位相差信号を2つの制御電圧端子6、7に選択的に入力する切替スイッチ8とを設け、引き込み過程では、制御感度の高い第1の制御電圧端子6を用いることによって、幅広い周波数範囲をカバーすることができる。また、位相ロック後は、制御感度の低い第2の制御電圧端子7を用いてPLLとして動作させることにより、良好なC/N特性を安定して得ることができる。
【0036】
(第2実施形態)
図3は、本発明の第2実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0037】
第2実施形態の周波数シンセサイザは、切替スイッチ8と連動する電圧設定手段に相当するプリセット回路11を備え、このプリセット回路11が第2の制御電圧端子7に接続されている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0038】
第2実施形態では、チャネルデータが分周器5に入力されてチャネルデータによりある周波数への位相ロックの要求がなされると、切替スイッチ8は第1実施形態と同様に第1の制御電圧端子6を選択するよう切り替える。このとき、第2の制御電圧端子7は、切替スイッチ8の切り替えに連動して内蔵スイッチがオンするプリセット回路11によって所定の設定電位V0に固定される。ここで、設定電位V0は第2の制御電圧端子7に設定可能な電圧範囲の中心値とする。
【0039】
次に、一定時間経過して位相ロックされた後に、切替スイッチ8が第2の制御電圧端子7を選択するのと連動して、プリセット回路11は内蔵スイッチがオフされて開放される。
【0040】
PLL引き込み終了時には、第2の制御電圧端子7の制御電圧は常にV0であるので、温度変化に対するマージンを見込んだ場合においても第2の制御電圧端子7の制御感度を非常に低く設定することが可能となる。これにより、位相ロック後は、より良好なC/N特性を得ることができる。
【0041】
また、第2実施形態では、プリセット回路11がオープンになるタイミングを、切替スイッチ8が第1の制御電圧端子6から第2の制御電圧端子7に切り替えるタイミングから一定時間後としている。このため、切替スイッチ8によってループフィルタ3の出力の接続先が第1の制御電圧端子6から第2の制御電圧端子7へと切り替わった際に、ループフィルタ3の出力が強制的にV0に固定される。これにより、ループフィルタ3への電荷の充放電がなくなり、ロックアップタイムを更に短縮できる。
【0042】
また、位相比較器2などにおいて、基準周波数発振器1の出力信号と分周器5の出力信号を比較して位相ロック状態を検出する位相ロック検出手段を備えることにより、位相ロック検出後、直ちに切替スイッチ8が切り替わるようにでき、より短い時間で良好なC/N特性を得ることが可能となる。
【0043】
このように、第2実施形態の周波数シンセサイザによれば、引き込み過程では所定の設定電位のプリセット回路11をVCO4の制御感度の低い第2の電圧制御端子7に接続し、位相ロック後は切替スイッチ8が電圧制御端子7に切り替えられてから一定時間後にプリセット回路11の接続を開放することにより、ロックアップタイムを短縮できると共に、より短時間で良好なC/N特性を安定して得ることができる。
【0044】
(第3実施形態)
図4は、本発明の第3実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0045】
第3実施形態の周波数シンセサイザは、切替スイッチ8と連動してループフィルタ3の時定数を変更する時定数制御手段に相当する時定数制御回路12を備えている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0046】
第3実施形態では、時定数制御回路12により、切替スイッチ8と連動して、PLLの引き込み動作時にはループフィルタ3の時定数が大きくなるよう変更する。これによって、PLLの負帰還ループの周波数帯域(以下、ループ帯域という)を広くすることができる。一方、位相ロック時には、ループフィルタ3の時定数が小さくなるように変更する。これにより、ループ帯域を狭くすることができる。したがって、ロックアップタイムをさらに短縮してより高速な位相ロック動作を可能にすると共に、より良好なC/N特性を得ることができる。
【0047】
また、時定数制御回路12の切り替えタイミングは、切替スイッチ8が第1の制御電圧端子6から第2の制御電圧端子7に切り替えるタイミングから一定時間後としている。これにより、切替スイッチ8により制御電圧端子を切り替えた際に発生するループフィルタ3への電荷の充放電を、短時間で収束させることができるため、ロックアップタイムを更に短縮することができる。
【0048】
このように、第3実施形態の周波数シンセサイザによれば、ループフィルタ3の時定数を変更する時定数制御回路12を設け、引き込み課程ではループ帯域を広く、位相ロック後はループ帯域を狭く設定することにより、ロックアップタイムを短縮できると共に、良好なC/N特性を安定して得ることができる。
【0049】
(第4実施形態)
図5は、本発明の第4実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0050】
第4実施形態の周波数シンセサイザは、時定数の大きなループフィルタ(第1のフィルタ)13と、時定数の小さなループフィルタ(第2のフィルタ)14とを備え、ループフィルタ13が第1の制御電圧端子6に、ループフィルタ14が第2の制御電圧端子7にそれぞれ接続されている。切替手段に相当する切替スイッチ8は、位相比較器2とループフィルタ13、14との間に設けられ、ループフィルタ13及び第1の制御電圧端子6とループフィルタ14及び第2の制御電圧端子7とを切り替えるようになっている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0051】
第4実施形態では、チャネルデータによりある周波数への位相ロックの要求が入力されると、切替スイッチ8はループフィルタ13を選択するよう切り替えを行い、VCO4はループフィルタ13によってPLL引き込み動作を行う。このとき、ループフィルタ13の時定数が大きいので、ループ帯域を広く設定できる。
【0052】
次いで、位相ロックした後、切替スイッチはをループフィルタ14を選択するよう切り替えを行う。従って、時定数が小さいループフィルタ14により、ループ帯域を狭く設定できる。
【0053】
このように、第4実施形態の周波数シンセサイザによれば、切替スイッチ8によって時定数の異なる2つのループフィルタ13,14を切り替えることにより、PLLの引き込み動作時はループ帯域を広く、位相ロック時にはループ帯域を狭く設定して、ロックアップタイムをより短縮できると共に、良好なC/N特性を安定して得ることができる。
【0054】
(第5実施形態)
図6は、本発明の第5実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【0055】
第5実施形態の周波数シンセサイザは、ループフィルタ3が第2の制御電圧端子7に直接接続されると共に、切替手段に相当する切替スイッチ15を介して第1の制御電圧端子6に接続されている。切替スイッチ15は、第1の制御電圧端子6をループフィルタ3の出力に接続するか否かを切り替えるようになっている。その他の構成は第1実施形態と同様であり、図1に示す第1実施形態と同一の構成要素には同じ符号を用いて説明を省略する。
【0056】
第5実施形態では、チャネルデータによりある周波数への位相ロックの要求が入力されると、切替スイッチ15がオンになり、ループフィルタ3の出力は第1及び第2の電圧制御端子6、7に接続される。この状態でPLL引き込み動作を行う。VCO4は制御感度の高い第1の制御電圧端子6を用いてPLL動作を行うので、ロックアップタイムが短くなり、広い周波数範囲の発振が可能となる。
【0057】
次いで、位相ロックした後、切替スイッチ15はオフになり、第1の制御電圧端子6がオープンとなってループフィルタ3の出力は第2の電圧制御端子7のみに接続される。このとき、第1の制御電圧端子6の制御電圧Vt1と第2の制御電圧端子7の制御電圧Vt2とは等しくなり、ループフィルタ3への電荷の充放電がないので、ロックアップタイムが短縮する。以後、VCO4は制御感度の低い第2の制御電圧端子7を用いてPLL動作を行う。この場合は安定したC/N特性が得られる。
【0058】
このように、第5実施形態の周波数シンセサイザによれば、PLL引き込み課程では制御感度が高い制御電圧端子を用い、位相ロック後は制御感度が低い制御電圧端子を用いることにより、幅広い周波数範囲をカバー可能なようにできると共に、位相ロック後に良好なC/N特性を得ることができる。
【0059】
なお、本発明は上述した実施形態に何ら限定されるものではなく、その要旨を逸脱しない範囲において種々の態様で実施し得るものである。
【0060】
上記の第1〜第5実施形態においては、2つのコンデンサ9、10の容量は同一として構成したが、それぞれ異なる容量に適宜設定して構成することで、同様の機能を実現可能である。
【0061】
また、コンデンサ9、10に代えて、A/D変換部、記憶部、D/A変換部、及び切替回路を用いても同様の機能を実現できる。この場合、2つの制御電圧端子6、7に印加される制御電圧をディジタル値に変換するA/D変換部と、前記制御電圧のディジタル値を記憶する記憶部と、前記ディジタル値をアナログの制御電圧に変換するD/A変換部と、前記A/D変換部の入力及び前記D/A変換部の出力の接続を切り替える切替回路とを設ければよい。
【0062】
また、本実施形態に係る周波数シンセサイザは、移動体通信システムにおける移動無線装置(携帯通信装置)や無線基地局装置などに搭載することができる。この場合、小型かつ安価で、通信品質を良好に保つことが可能な無線通信装置を実現できる。
【0063】
上述したように、本実施形態によれば、VCOに制御感度の異なる2つの制御電圧端子を設け、これらの制御電圧端子に対して位相差信号をPLL引き込み動作時と位相ロック後とで切り替えて出力する切替手段を設けることにより、広範な周波数範囲をカバーして周波数を出力可能であるとともに、良好なC/N特性を維持することが可能な周波数シンセサイザを提供できる。
【0064】
また、本実施形態の周波数シンセサイザを移動体通信システムの移動無線装置や無線基地局装置などの無線通信装置に設けることにより、待ち受け時間が長く、小型かつ安価で、通信品質の良好な無線通信装置を得ることができる。
【0065】
【発明の効果】
以上説明したように本発明によれば、広範な出力周波数範囲と良好なC/N特性を持つ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る周波数シンセサイザの構成を示すブロック図
【図2】第1実施形態に係る周波数シンセサイザのVCOの周波数−制御電圧特性を示す特性図
【図3】本発明の第2実施形態に係る周波数シンセサイザの構成を示すブロック図
【図4】本発明の第3実施形態に係る周波数シンセサイザの構成を示すブロック図
【図5】本発明の第4実施形態に係る周波数シンセサイザの構成を示すブロック図
【図6】本発明の第5実施形態に係る周波数シンセサイザの構成を示すブロック図
【図7】従来技術による周波数シンセサイザの構成例を示すブロック図
【符号の説明】
1 基準周波数発振器
2 位相比較器
3、13、14 ループフィルタ
4 VCO(電圧制御発振器)
5 分周器
6 第1の制御電圧端子
7 第2の制御電圧端子
8、15 切替スイッチ
9、10 コンデンサ
11 プリセット回路
12 時定数制御回路
Claims (12)
- 基準周波数を発振出力する基準周波数発振器と、
制御電圧端子に印加される電圧に応じた周波数の信号を発振出力する電圧制御発振器と、
前記電圧制御発振器の発振周波数を分周する分周器と、
前記基準周波数発振器の出力と前記分周器の出力の位相を比較して位相差に応じた位相差信号を出力する位相比較器と、
前記位相差信号を平滑化するフィルタ手段とを備え、前記フィルタ手段の出力を前記電圧制御発振器の前記制御電圧端子に入力して前記分周器の分周比に応じた周波数の出力信号を得る周波数シンセサイザであって、
前記電圧制御発振器は、制御感度の高い第1の制御電圧端子と、制御感度の低い第2の制御電圧端子とを備え、
前記第1の制御電圧端子と前記第2の制御電圧端子のそれぞれに入力される電圧を保持する電圧保持手段と、
前記位相比較器から前記フィルタ手段を経て前記第1の制御電圧端子及び前記第2の制御電圧端子に至る信号経路を切り替える切替手段と、
を備えた周波数シンセサイザ。 - 前記切替手段は、前記フィルタ手段の出力端と前記第1の制御電圧端子または前記第2の制御電圧端子とをいずれかに切り替えて接続するもので、
前記電圧制御発振器の位相引き込み動作時には前記フィルタ手段と前記第1の制御電圧端子とを接続し、前記電圧制御発振器の位相ロック後は前記フィルタ手段と前記第2の制御電圧端子とを接続するように切り替える請求項1に記載の周波数シンセサイザ。 - 前記第2の制御電圧端子に入力される電圧の初期値を設定するもので、前記切替手段と連動して前記電圧の初期値を切替可能な電圧設定手段を備えた請求項1または2に記載の周波数シンセサイザ。
- 前記電圧設定手段の切替動作タイミングが、前記切替手段の切り替えタイミングから一定時間後である請求項3に記載の周波数シンセサイザ。
- 前記基準周波数発振器の出力と前記分周器の出力を比較して位相ロック状態を検出する位相ロック検出手段を備えた請求項1ないし4のいずれかに記載の周波数シンセサイザ。
- 前記フィルタ手段の時定数を変更する時定数制御手段を備えた請求項1ないし5のいずれかに記載の周波数シンセサイザ。
- 前記時定数制御手段は、前記切替手段の切り替えタイミングから一定時間後に、前記フィルタ手段の時定数を変更するものである請求項6に記載の周波数シンセサイザ。
- 前記切替手段は、前記フィルタ手段の出力端と前記第2の制御電圧端子とを接続するとともに、前記フィルタ手段の出力端と前記第1の制御電圧端子とを接続するか否かを切り替えるもので、
前記電圧制御発振器の位相引き込み動作時には前記フィルタ手段と前記第1の制御電圧端子及び前記第2の制御電圧端子とを接続し、前記電圧制御発振器の位相ロック後は前記フィルタ手段と前記第2の制御電圧端子のみとを接続するように切り替える請求項1に記載の周波数シンセサイザ。 - 前記フィルタ手段は、時定数の異なる第1のフィルタと第2のフィルタとを有し、前記第1のフィルタの出力端は前記第1の制御電圧端子に、前記第2のフィルタの出力端は前記第2の制御電圧端子に接続され、
前記切替手段は、前記位相比較器の出力端と前記第1のフィルタの入力端または前記第2のフィルタの入力端とをいずれかに切り替えて接続するもので、
前記電圧制御発振器の位相引き込み動作時には前記位相比較器と前記第1のフィルタとを接続し、前記電圧制御発振器の位相ロック後は前記位相比較器と前記第2のフィルタとを接続するように切り替える請求項1に記載の周波数シンセサイザ。 - 前記電圧保持手段は、前記第1の制御電圧端子と前記第2の制御電圧端子の少なくとも一方と接地電位との間における電荷を保持する容量型素子により構成される請求項1に記載の周波数シンセサイザ。
- 前記電圧保持手段は、前記第1の制御電圧端子と前記第2の制御電圧端子の少なくとも一方に印加される電圧値をディジタル値に変換するA/D変換部と、前記ディジタル値に変換された電圧値を記憶する記憶部と、前記記憶されたディジタル値をアナログの電圧値に変換するD/A変換部とを有して構成される請求項1に記載の周波数シンセサイザ。
- 請求項1ないし11のいずれかに記載の周波数シンセサイザを備えた無線通信装置。
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---|---|---|---|
JP2003068220A JP2004282223A (ja) | 2003-03-13 | 2003-03-13 | 周波数シンセサイザ |
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JP2003068220A JP2004282223A (ja) | 2003-03-13 | 2003-03-13 | 周波数シンセサイザ |
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Country Status (1)
Country | Link |
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JP (1) | JP2004282223A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006027831A1 (ja) * | 2004-09-08 | 2006-03-16 | Fujitsu Limited | Pll周波数シンセサイザ |
JP2007116713A (ja) * | 2005-10-20 | 2007-05-10 | Honeywell Internatl Inc | 耐放射線型位相ロック・ループ |
JP2007259376A (ja) * | 2006-03-27 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 発振回路とこれを用いたpll発振回路とこのpll発振回路を用いた高周波受信装置 |
KR100901400B1 (ko) | 2007-02-28 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Pll 주파수 신시사이저 |
-
2003
- 2003-03-13 JP JP2003068220A patent/JP2004282223A/ja active Pending
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