JP3904920B2

JP3904920B2 - Ｐｌｌ回路

Info

Publication number: JP3904920B2
Application number: JP2001393903A
Authority: JP
Inventors: 拓生日野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-12-26
Filing date: 2001-12-26
Publication date: 2007-04-11
Anticipated expiration: 2021-12-26
Also published as: JP2003198364A

Description

【０００１】
【発明の属する技術分野】
本発明は、チューナや通信機器に使用されるＰＬＬ回路に関し、特に、発振回路をＩＣに内蔵する場合において、広帯域な発振周波数が要求される場合に好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来のチューナや通信機器に使用されている周波数バンド切り替え型の電圧制御発振器（以降ＶＣＯと記載）を使用して、そのＶＣＯをＩＣに内蔵したＰＬＬ回路の構成を図５に示す。
【０００３】
図５において、１は基準信号発生器、２は位相比較器、３はループフィルタ、４は分周器、６０はＶＣＯである。
【０００４】
通常ＰＬＬ回路は、ＶＣＯ６０、位相比較器２、分周器４、水晶などの基準信号発生器１から構成されており、その動作は、基準信号発生器１の信号とＶＣＯの信号を分周した信号とを位相比較器２にて比較し、位相比較の出力をループフィルタ３にて平滑化し、その出力をＶＣＯ６０に与えるという構成をとっている。この構成によりＶＣＯの発振周波数が一定になるように制御され、またＶＣＯの発振周波数を変える場合には、分周器４の分周比を変えることにより実現できる。
【０００５】
従来、バンド切り替え機能付きの内蔵ＶＣＯの場合、共振コンデンサの容量値をスイッチにより切り替えることで、複数の周波数可変バンドをもたせ、必要な発振周波数帯域をカバーするようにしている。
【０００６】
これは、ＰＬＬ回路の特性として、Ｋｖ（ＶＣＯの発振周波数／制御電圧（単位Ｈｚ／Ｖ）以下Ｋｖと記載）が大きければ大きいほど電源やグランド、制御電圧ラインにのるノイズの影響をＶＣＯが受けやすく、ロック時のＣ／Ｎ特性が劣化するという特性を持っているからである。例えば携帯電話等のＰＬＬではＫｖが４０ＭＨｚ／Ｖで必要Ｃ／Ｎを満たすような設計になっている。
【０００７】
位相比較器２の出力でリニアに使用できる電圧の範囲は０．５ｖから２．５ｖなので、必要な周波数帯域をカバーするためには複数の周波数のバンド切り替えが必要となる。
【０００８】
またＶＣＯのインダクタ、バラクタダイオードをＩＣに内蔵する場合、素子のバラツキによりＶＣＯの可変周波数帯域が変わってしまうという問題もある。一般的にＩＣに内蔵した場合、インダクタで５％、バラクタダイオードで１０％のバラツキがあると言われている。
【０００９】
このバラツキのために、さらに多くの周波数バンド切り替えが必要となり、各バンドの周波数可変範囲をオーバーラップさせなければならないことになる。そのため、広い周波数帯域をカバーするためにはバンド数も多くなってしまうという問題点がある。
【００１０】
図６は、ループフィルタ出力電圧対ＶＣＯの発振周波数の特性を示したものである。図５の回路における容量２２〜２５をスイッチ１８〜２１のＯＮ，ＯＦＦによりＶＣＯの発振周波数のバンドを切り替えることができ、バンド切り替えを行うことにより必要発振周波数帯域をカバーしている。
【００１１】
【発明が解決しようとする課題】
従来のＰＬＬ回路では、ＶＣＯのＫｖを低くしたまま広い周波数範囲をカバーするために、バンド数を多くする必要がある。ＶＣＯが複数の発振周波数バンドを持っているために、どのバンドを使用するか決めるための回路も必要となっている。現在では、出荷検査の時に発振周波数ごとにどのバンドを使用するかのデータをＲＯＭに持たせるか、周波数調整回路として、初めにあるバンドでロック動作をさせ、そのときの発振周波数のずれを検出して、どの周波数バンドを使用するか選択するような回路を持っており、回路が複雑になっている。複数のバンドを持たせた場合、周波数の低い側のバンドではバラクタダイオードによる発振周波数の可変範囲が下がるという問題もある。
【００１２】
本発明の目的は、広いＶＣＯの周波数可変範囲と適切なＫｖを周波数のバンド数やそのオーバーラップなどの影響を受けずにシンプルな制御により実現するＰＬＬ回路を提供するものである。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明のＰＬＬ回路においては、複数のＫｖの異なったロックループが形成されており、初めにＫｖの大きいループで広い発振周波数範囲を実現しつつロックを行い、その後そのロック電圧を維持しつつ、Ｋｖの小さいループに切り替えることにより、ロック状態でのＶＣＯの特性を満足することを目的としている。
【００１４】
図１にそって説明を行う。具体的な回路としてはループフィルタ３の出力を２系統に分け、第１のロックでは、その出力は電圧対容量変化の大きいバラクタダイオード１４，１５（第２のバラクタダイオード）に接続され、広い周波数可変範囲を実現し、目標となる周波数にＶＣＯ６０の発振周波数を急峻に引き込みロックする。その後、第２のロックとして、ループフィルタ３出力を電圧対容量変化の小さいバラクタダイオード１６，１７（第１のバラクタダイオード）に接続、ロック時のノイズに対する特性を満足することができるという構成をしている。
【００１５】
第１のロック状態から第２のロック状態へ変化するタイミングを制御するために、容量変化の小さいバラクタダイオード１６，１７に印加されている電圧を検知する電圧検知回路３０を備えており、第２のロック状態に変化する瞬間にループフィルタ３の電圧を変化させ、電圧源９の電圧にした後にスイッチ８を開放する機能をもっている。
【００１６】
また、長時間第２のループでロックしている時は、バラクタダイオード１４，１５に印加している電圧が、容量１０の電荷が変化することにより変化することが考えられる。この電圧を補正するために、図２のように電圧検知回路３０と補正回路３１を組み合わせることによりバラクタダイオード１４，１５の印加電圧を一定にする機能を備えている。
【００１７】
上記のバラクタダイオード１４，１５の印加電圧の補正は、図３のように、電荷をチャージ、ディスチャージすることによっても実現できる。
【００１８】
さらに、第１のループと第２のループとでＫｖが大きく違い、２つのＫｖにおいてループフィルタ定数を変化させる必要がある場合は、図４のようにフィルタ回路を切り替える。
【００１９】
これらの構成により、広い周波数可変範囲と適切なＫｖを両立することのできるＰＬＬ回路を実現することができる。ちなみに図７は、本発明のＰＬＬ回路におけるＶＣＯの制御特性を示したものである。
【００２０】
【発明の実施の形態】
以下、本発明におけるＰＬＬ回路について、図示の実施の形態により詳細に説明する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１におけるＰＬＬ回路を示したものである。図１において、１は基準信号発生器、２は位相比較器、３はループフィルタ、４は分周器、６，７，８はスイッチ、９は電圧源、１０は容量、３０は電圧検知回路、６０はＶＣＯであり、ＶＣＯ中の１４，１５，１６，１７はバラクタダイオード、１２，１３はインダクタ、１１は電圧源、５は出力回路である。
【００２２】
バラクタダイオードの電圧に対する容量変化は、バラクタダイオード１４，１５は大きく、バラクタダイオード１６，１７は小さくなるように設定されている（バラクタダイオード１４と１５，１６と１７はそれぞれ同じ容量変化を行う）。
【００２３】
ＰＬＬがロックする前は、スイッチ６、スイッチ８は閉じており、スイッチ7は開いた状態になっている。電圧源９は今回の場合ＶＣＣ／２の電圧である１．５ｖに設定されている。
【００２４】
この電圧源９の電圧によりバラクタダイオード１６，１７はある容量値に固定されている。この状態であると、可変できる容量はバラクタダイオード１４，１５だけになっており、この状態でロック動作に入ると、あるループフィルタ出力電圧でＰＬＬがロックし、ＶＣＯの発振周波数が固定される（この状態を第１のロック状態とする）。第１のロック状態では、Ｋｖが大きいために広い周波数可変範囲を持っている。
【００２５】
第１のロック状態の後、スイッチ６を開き、スイッチ７を閉じる。切り替えた瞬間は、ループフィルタ３の出力電圧は第１のロック時の電圧が保持されている。この電圧を電圧源９で変化させ、その電圧変化を電圧検知回路３０にて検知、１．５Ｖの前後ある範囲（今回の場合は１．３ｖから１．７ｖ）に入った時点でスイッチ８を開き、第２のロック状態に移行する。バラクタダイオード１４，１５へ印加されている電圧は、容量１０により第１のロック状態での電圧が保持されている。
【００２６】
第１のロック状態から第２のロック状態へ理想どおりに変化すならば、第２のロック時におけるループフィルタ３の出力電圧は電圧源９の電圧となり、位相比較器２のほぼセンターの電圧でロックさせることができる（この状態を第２のロック状態とする）。第２のロック状態では、Ｋｖが小さいためノイズの影響を受けにくくＣ／Ｎ特性はさらによくなる。
【００２７】
このように、第１のロック状態において広い周波数範囲をカバーし、その後に第２のロック動作を行うことにより、発振特性をさらに改善することが可能となる。
【００２８】
本発明におけるＰＬＬ回路では、従来の発振周波数のバンドを切り替えるタイプのＶＣＯを使用したＰＬＬに比べ、素子のバラツキによるバンドのオーバーラップや、発振周波数に応じてどのバンドを使用するかを選択するための回路やデータを必要としないために、トータルの回路をシンプルにすることができる。
【００２９】
（実施の形態２）
図２は、本発明の実施の形態２におけるＰＬＬ回路を示したもので、実施の形態１に対し、バラクタダイオード１４，１５への印加電圧が第２のロック時にずれた場合に補正するための補正回路３１を付け加えたものである。
【００３０】
動作は、第２のロックを行うまでは、図１の回路と同様であり、第２のロック時、バラクタダイオード１４，１５へ印加されている電圧が容量１０のリークや回路におけるリーク等により変動した場合、その電圧を補正するために、補正回路３１の電流源３２または３３をＯＮさせることにより行う。制御は検知回路３０によりバラクタダイオード１６，１７への印加電圧を検知することにより行う。
【００３１】
電圧検知回路３０の動作としては、第２のロック状態において、バラクタダイオード１４，１５への印加電圧が変化するのに伴い、ループフィルタ３の出力電圧が変動するが、この変動を検知することにより行う。この電圧変動がある範囲（ここでは１ｖ以下、２ｖ以上に設定）を越えた時に電圧検知回路３０が補正回路３１を動作させ、バラクタダイオード１４，１５への印加電圧を範囲内に戻す補正をかける。補正回路３１はループフィルタ３の出力電圧が１ｖから２ｖの間にある場合は動作せず、ロック時の特性はＫｖの低いループ特性で決定される。
【００３２】
（実施の形態３）
図３は、本発明の実施の形態３におけるＰＬＬ回路を示したものであり、図２の回路に対し、補正を電荷のチャージ、ディスチャージにて行う回路である。
【００３３】
補正回路４１について説明する。第２のロックまでの動作および電圧検知回路３０の制御は、図１，図２の場合と同様である。補正回路４１は電圧源４３とスイッチ４４、容量４２から構成されており、電圧源４３の電圧はループフィルタ３の出力電圧に応じて変化する。
【００３４】
ループフィルタ３の出力電圧が１ｖから２ｖの時にはスイッチ４４が電圧源４３に接続されている。ループフィルタ３の出力電圧が１ｖ以下もしくは２ｖ以上になった時に補正回路４１が動作し、スイッチ４４により電圧源４３が切り離され、容量４２にたまった電荷を容量１０にチャージ、もしくはディスチャージする動作を行う。この電荷の移動によりバラクタダイオードに印加される電圧の補正を行う。
【００３５】
（実施の形態４）
図4は、本発明の実施の形態４におけるＰＬＬ回路を示したものである。ここでは、ループフィルタの定数を第１のロック時と、第２のロック時とで切り替えるようにしており、図１から図３の回路と併用して使用される。２つのループにおけるＫｖの差によりロック時の特性、ダンピングファクタやロックアップタイム等を理想の定数に近づけるためのもので、フィルタ定数可変部５０を第１のロック状態、第２のロック状態で、スイッチ５１を閉じたり、開けたりすることにより実現する。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、ＶＣＯをＩＣに内蔵したＰＬＬ回路において、広い周波数可変範囲とＫｖをシステムに応じて自由に設定することのできる優れたＰＬＬ回路を実現するものである。
【図面の簡単な説明】
【図１】本発明の実施形態１におけるＰＬＬ回路のブロック構成図
【図２】本発明の実施形態２におけるＰＬＬ回路のブロック構成図
【図３】本発明の実施形態３におけるＰＬＬ回路のブロック構成図
【図４】本発明の実施形態４におけるＰＬＬ回路のブロック構成図
【図５】従来技術におけるＰＬＬ回路のブロック図
【図６】従来のＰＬＬ回路におけるＶＣＯ制御特性図
【図７】本発明のＰＬＬ回路におけるＶＣＯ制御特性図
【符号の説明】
１基準信号発生器
２位相比較器
３ループフィルタ
４分周器
５出力回路
６，７，８，４４，５１スイッチ
９，１１，３４，４３電圧源
１０，４２容量
１４，１５，１６，１７バラクタダイオード
１２，１３インダクタ
３０電圧検知回路
３１，４１補正回路
３２，３３電流源
５０フィルタ定数可変部
５２抵抗
６０電圧制御発振器（ＶＣＯ）

Claims

入力された電圧により発振周波数が変化する電圧制御発振器と、前記電圧制御発振器の出力をＮ分周する分周器と、基準信号発生器と、前記分周器で分周した信号と前記基準信号発生器から発生した基準周波数信号とを位相比較する位相比較器と、前記位相比較器の出力を平滑化するループフィルタとを備え、前記ループフィルタの出力信号を前記電圧制御発振器に入力することにより前記基準周波数のＮ倍の信号が前記電圧制御発振器から出力されるようにしたＰＬＬ回路において、
前記電圧制御発振器の共振部として使用し、発振周波数の変化量を切り替えるために、制御電圧に対する容量変化の小さい側の第１のバラクタダイオードと、容量変化の大きい側の第２のバラクタダイオードと、
前記ループフィルタの出力部と前記第１，第２のバラクタダイオードとの接続のそれぞれを切り替える第１，第２のスイッチと、前記第１のバラクタダイオードに電圧を印加する電圧源と、前記電圧源を入り切りする前記第１のスイッチと前記第１のバラクタダイオード間に接続した第３のスイッチと、前記第１のバラクタダイオードにかかる電圧を検知し、前記第３のスイッチを制御する電圧検知回路と、前記第２のバラクタダイオードと接地電位間に接続した容量と、前記電圧検知回路の出力に応じ前記第２のバラクタダイオードに印加する電圧を補正する補正回路とを備え、
第１のロックでは、前記電圧制御発振器の制御電圧に対する発振周波数の変化量を大きくし、前記第１のロック状態後の第２のロックでは、発振周波数の変化量を小さくする前記第１および第２のロックの切り替えを前記第１，第２のスイッチの切り替えにより行うことを特徴とするＰＬＬ回路。
前記補正回路が、検知回路の出力に応じて第２のバラクタダイオードのラインに供給する電流を切り替える複数の電流源を有することを特徴とする請求項１記載のＰＬＬ回路。
前記補正回路が、検知回路の出力に応じて第２のバラクタダイオードのラインに供給する電圧を切り替えるスイッチ回路と、前記スイッチ回路により切り替えられる電圧源および電荷を蓄える容量を有することを特徴とする請求項１記載のＰＬＬ回路。
前記ループフィルタと前記第１，第２のバラクタダイオード間に、ロック時における安定性を保つための、第１のロックと第２のロックとで切り替え可能なフィルタ定数可変部を備えたことを特徴とする請求項１から請求項３のいずれか１項に記載のＰＬＬ回路。