JP2003198364A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路において、電圧制御発振器（ＶＣ
Ｏ）の広い周波数可変範囲と適切なＫｖを周波数のバン
ド数やそのオーバーラップなどの影響を受けずにシンプ
ルな制御により実現する。 【解決手段】 ＶＣＯ６０は入力された電圧により発振
周波数が変化し、その出力を分周器４でＮ分周する。分
周器で分周した信号を基準信号発生器１の基準周波数信
号と位相比較器２で位相比較し、その出力をループフィ
ルタで平滑化する。その出力信号をＶＣＯ６０に入力す
ることで、基準周波数のＮ倍の信号がＶＣＯから出力さ
れる。そこで、第１のロックでは、スイッチにより、容
量変化の大きいバラクタダイオード１４，１５を選択し
てＶＣＯ６０の制御電圧に対する発振周波数の変化量を
大きくし、第１のロック状態後の第２のロックでは、容
量変化の小さいバラクタダイオード１６，１７を選択し
て発振周波数の変化量を小さくするようにする。
Ｏ）の広い周波数可変範囲と適切なＫｖを周波数のバン
ド数やそのオーバーラップなどの影響を受けずにシンプ
ルな制御により実現する。 【解決手段】 ＶＣＯ６０は入力された電圧により発振
周波数が変化し、その出力を分周器４でＮ分周する。分
周器で分周した信号を基準信号発生器１の基準周波数信
号と位相比較器２で位相比較し、その出力をループフィ
ルタで平滑化する。その出力信号をＶＣＯ６０に入力す
ることで、基準周波数のＮ倍の信号がＶＣＯから出力さ
れる。そこで、第１のロックでは、スイッチにより、容
量変化の大きいバラクタダイオード１４，１５を選択し
てＶＣＯ６０の制御電圧に対する発振周波数の変化量を
大きくし、第１のロック状態後の第２のロックでは、容
量変化の小さいバラクタダイオード１６，１７を選択し
て発振周波数の変化量を小さくするようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、チューナや通信機
器に使用されるＰＬＬ回路に関し、特に、発振回路をＩ
Ｃに内蔵する場合において、広帯域な発振周波数が要求
される場合に好適なＰＬＬ回路に関する。
器に使用されるＰＬＬ回路に関し、特に、発振回路をＩ
Ｃに内蔵する場合において、広帯域な発振周波数が要求
される場合に好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】従来のチューナや通信機器に使用されて
いる周波数バンド切り替え型の電圧制御発振器（以降Ｖ
ＣＯと記載）を使用して、そのＶＣＯをＩＣに内蔵した
ＰＬＬ回路の構成を図５に示す。
いる周波数バンド切り替え型の電圧制御発振器（以降Ｖ
ＣＯと記載）を使用して、そのＶＣＯをＩＣに内蔵した
ＰＬＬ回路の構成を図５に示す。
【０００３】図５において、１は基準信号発生器、２は
位相比較器、３はループフィルタ、４は分周器、６０は
ＶＣＯである。
位相比較器、３はループフィルタ、４は分周器、６０は
ＶＣＯである。
【０００４】通常ＰＬＬ回路は、ＶＣＯ６０、位相比較
器２、分周器４、水晶などの基準信号発生器１から構成
されており、その動作は、基準信号発生器１の信号とＶ
ＣＯの信号を分周した信号とを位相比較器２にて比較
し、位相比較の出力をループフィルタ３にて平滑化し、
その出力をＶＣＯ６０に与えるという構成をとってい
る。この構成によりＶＣＯの発振周波数が一定になるよ
うに制御され、またＶＣＯの発振周波数を変える場合に
は、分周器４の分周比を変えることにより実現できる。
器２、分周器４、水晶などの基準信号発生器１から構成
されており、その動作は、基準信号発生器１の信号とＶ
ＣＯの信号を分周した信号とを位相比較器２にて比較
し、位相比較の出力をループフィルタ３にて平滑化し、
その出力をＶＣＯ６０に与えるという構成をとってい
る。この構成によりＶＣＯの発振周波数が一定になるよ
うに制御され、またＶＣＯの発振周波数を変える場合に
は、分周器４の分周比を変えることにより実現できる。
【０００５】従来、バンド切り替え機能付きの内蔵ＶＣ
Ｏの場合、共振コンデンサの容量値をスイッチにより切
り替えることで、複数の周波数可変バンドをもたせ、必
要な発振周波数帯域をカバーするようにしている。
Ｏの場合、共振コンデンサの容量値をスイッチにより切
り替えることで、複数の周波数可変バンドをもたせ、必
要な発振周波数帯域をカバーするようにしている。
【０００６】これは、ＰＬＬ回路の特性として、Ｋｖ
（ＶＣＯの発振周波数／制御電圧（単位Ｈｚ／Ｖ）以下
Ｋｖと記載）が大きければ大きいほど電源やグランド、
制御電圧ラインにのるノイズの影響をＶＣＯが受けやす
く、ロック時のＣ／Ｎ特性が劣化するという特性を持っ
ているからである。例えば携帯電話等のＰＬＬではＫｖ
が４０ＭＨｚ／Ｖで必要Ｃ／Ｎを満たすような設計にな
っている。
（ＶＣＯの発振周波数／制御電圧（単位Ｈｚ／Ｖ）以下
Ｋｖと記載）が大きければ大きいほど電源やグランド、
制御電圧ラインにのるノイズの影響をＶＣＯが受けやす
く、ロック時のＣ／Ｎ特性が劣化するという特性を持っ
ているからである。例えば携帯電話等のＰＬＬではＫｖ
が４０ＭＨｚ／Ｖで必要Ｃ／Ｎを満たすような設計にな
っている。
【０００７】位相比較器２の出力でリニアに使用できる
電圧の範囲は０．５ｖから２．５ｖなので、必要な周波
数帯域をカバーするためには複数の周波数のバンド切り
替えが必要となる。
電圧の範囲は０．５ｖから２．５ｖなので、必要な周波
数帯域をカバーするためには複数の周波数のバンド切り
替えが必要となる。
【０００８】またＶＣＯのインダクタ、バリキャップを
ＩＣに内蔵する場合、素子のバラツキによりＶＣＯの可
変周波数帯域が変わってしまうという問題もある。一般
的にＩＣに内蔵した場合、インダクタで５％、バリキャ
ップで１０％のバラツキがあると言われている。
ＩＣに内蔵する場合、素子のバラツキによりＶＣＯの可
変周波数帯域が変わってしまうという問題もある。一般
的にＩＣに内蔵した場合、インダクタで５％、バリキャ
ップで１０％のバラツキがあると言われている。
【０００９】このバラツキのために、さらに多くの周波
数バンド切り替えが必要となり、各バンドの周波数可変
範囲をオーバーラップさせなければならないことにな
る。そのため、広い周波数帯域をカバーするためにはバ
ンド数も多くなってしまうという問題点がある。
数バンド切り替えが必要となり、各バンドの周波数可変
範囲をオーバーラップさせなければならないことにな
る。そのため、広い周波数帯域をカバーするためにはバ
ンド数も多くなってしまうという問題点がある。
【００１０】図６は、ループフィルタ出力電圧対ＶＣＯ
の発振周波数の特性を示したものである。図５の回路に
おける容量２２〜２５をスイッチ１８〜２１のＯＮ，Ｏ
ＦＦによりＶＣＯの発振周波数のバンドを切り替えるこ
とができ、バンド切り替えを行うことにより必要発振周
波数帯域をカバーしている。
の発振周波数の特性を示したものである。図５の回路に
おける容量２２〜２５をスイッチ１８〜２１のＯＮ，Ｏ
ＦＦによりＶＣＯの発振周波数のバンドを切り替えるこ
とができ、バンド切り替えを行うことにより必要発振周
波数帯域をカバーしている。
【００１１】
【発明が解決しようとする課題】従来のＰＬＬ回路で
は、ＶＣＯのＫｖを低くしたまま広い周波数範囲をカバ
ーするために、バンド数を多くする必要がある。ＶＣＯ
が複数の発振周波数バンドを持っているために、どのバ
ンドを使用するか決めるための回路も必要となってい
る。現在では、出荷検査の時に発振周波数ごとにどのバ
ンドを使用するかのデータをＲＯＭに持たせるか、周波
数調整回路として、初めにあるバンドでロック動作をさ
せ、そのときの発振周波数のずれを検出して、どの周波
数バンドを使用するか選択するような回路を持ってお
り、回路が複雑になっている。複数のバンドを持たせた
場合、周波数の低い側のバンドではバリキャップによる
発振周波数の可変範囲が下がるという問題もある。
は、ＶＣＯのＫｖを低くしたまま広い周波数範囲をカバ
ーするために、バンド数を多くする必要がある。ＶＣＯ
が複数の発振周波数バンドを持っているために、どのバ
ンドを使用するか決めるための回路も必要となってい
る。現在では、出荷検査の時に発振周波数ごとにどのバ
ンドを使用するかのデータをＲＯＭに持たせるか、周波
数調整回路として、初めにあるバンドでロック動作をさ
せ、そのときの発振周波数のずれを検出して、どの周波
数バンドを使用するか選択するような回路を持ってお
り、回路が複雑になっている。複数のバンドを持たせた
場合、周波数の低い側のバンドではバリキャップによる
発振周波数の可変範囲が下がるという問題もある。
【００１２】本発明の目的は、広いＶＣＯの周波数可変
範囲と適切なＫｖを周波数のバンド数やそのオーバーラ
ップなどの影響を受けずにシンプルな制御により実現す
るＰＬＬ回路を提供するものである。
範囲と適切なＫｖを周波数のバンド数やそのオーバーラ
ップなどの影響を受けずにシンプルな制御により実現す
るＰＬＬ回路を提供するものである。
【００１３】
【課題を解決するための手段】この目的を達成するため
に、本発明のＰＬＬ回路においては、複数のＫｖの異な
ったロックループが形成されており、初めにＫｖの大き
いループで広い発振周波数範囲を実現しつつロックを行
い、その後そのロック電圧を維持しつつ、Ｋｖの小さい
ループに切り替えることにより、ロック状態でのＶＣＯ
の特性を満足することを目的としている。
に、本発明のＰＬＬ回路においては、複数のＫｖの異な
ったロックループが形成されており、初めにＫｖの大き
いループで広い発振周波数範囲を実現しつつロックを行
い、その後そのロック電圧を維持しつつ、Ｋｖの小さい
ループに切り替えることにより、ロック状態でのＶＣＯ
の特性を満足することを目的としている。
【００１４】図１にそって説明を行う。具体的な回路と
してはループフィルタ３の出力を２系統に分け、第１の
ロックでは、その出力は電圧対容量変化の大きいバラク
タダイオード１４，１５に接続され、広い周波数可変範
囲を実現し、目標となる周波数にＶＣＯ６０の発振周波
数を急峻に引き込みロックする。その後、第２のロック
として、ループフィルタ３出力を電圧対容量変化の小さ
いバラクタダイオード１６，１７に接続、ロック時のノ
イズに対する特性を満足することができるという構成を
している。
してはループフィルタ３の出力を２系統に分け、第１の
ロックでは、その出力は電圧対容量変化の大きいバラク
タダイオード１４，１５に接続され、広い周波数可変範
囲を実現し、目標となる周波数にＶＣＯ６０の発振周波
数を急峻に引き込みロックする。その後、第２のロック
として、ループフィルタ３出力を電圧対容量変化の小さ
いバラクタダイオード１６，１７に接続、ロック時のノ
イズに対する特性を満足することができるという構成を
している。
【００１５】第１のロック状態から第２のロック状態へ
変化するタイミングを制御するために、容量変化の小さ
いバラクタダイオード１６，１７に印加されている電圧
を検知する電圧検知回路３０を備えており、第２のロッ
ク状態に変化する瞬間にループフィルタ３の電圧を変化
させ、電圧源９の電圧にした後にスイッチ８を開放する
機能をもっている。
変化するタイミングを制御するために、容量変化の小さ
いバラクタダイオード１６，１７に印加されている電圧
を検知する電圧検知回路３０を備えており、第２のロッ
ク状態に変化する瞬間にループフィルタ３の電圧を変化
させ、電圧源９の電圧にした後にスイッチ８を開放する
機能をもっている。
【００１６】また、長時間第２のループでロックしてい
る時は、バラクタダイオード１４，１５に印加している
電圧が、容量１０の電荷が変化することにより変化する
ことが考えられる。この電圧を補正するために、図２の
ように電圧検知回路３０と補正回路３１を組み合わせる
ことによりバラクタダイオード１４，１５の印加電圧を
一定にする機能を備えている。
る時は、バラクタダイオード１４，１５に印加している
電圧が、容量１０の電荷が変化することにより変化する
ことが考えられる。この電圧を補正するために、図２の
ように電圧検知回路３０と補正回路３１を組み合わせる
ことによりバラクタダイオード１４，１５の印加電圧を
一定にする機能を備えている。
【００１７】上記のバラクタダイオード１４，１５の印
加電圧の補正は、図３のように、電荷をチャージ、ディ
スチャージすることによっても実現できる。
加電圧の補正は、図３のように、電荷をチャージ、ディ
スチャージすることによっても実現できる。
【００１８】さらに、第１のループと第２のループとで
Ｋｖが大きく違い、２つのＫｖにおいてループフィルタ
定数を変化させる必要がある場合は、図４のようにフィ
ルタ回路を切り替える。
Ｋｖが大きく違い、２つのＫｖにおいてループフィルタ
定数を変化させる必要がある場合は、図４のようにフィ
ルタ回路を切り替える。
【００１９】これらの構成により、広い周波数可変範囲
と適切なＫｖを両立することのできるＰＬＬ回路を実現
することができる。ちなみに図７は、本発明のＰＬＬ回
路におけるＶＣＯの制御特性を示したものである。
と適切なＫｖを両立することのできるＰＬＬ回路を実現
することができる。ちなみに図７は、本発明のＰＬＬ回
路におけるＶＣＯの制御特性を示したものである。
【００２０】
【発明の実施の形態】以下、本発明におけるＰＬＬ回路
について、図示の実施の形態により詳細に説明する。
について、図示の実施の形態により詳細に説明する。
【００２１】（実施の形態１）図１は、本発明の実施の
形態１におけるＰＬＬ回路を示したものである。図１に
おいて、１は基準信号発生器、２は位相比較器、３はル
ープフィルタ、４は分周器、６，７，８はスイッチ、９
は電圧源、１０は容量、３０は電圧検知回路、６０はＶ
ＣＯであり、ＶＣＯ中の１４，１５，１６，１７はバラ
クタダイオード、１２，１３はインダクタ、１１は電圧
源、５は出力回路である。
形態１におけるＰＬＬ回路を示したものである。図１に
おいて、１は基準信号発生器、２は位相比較器、３はル
ープフィルタ、４は分周器、６，７，８はスイッチ、９
は電圧源、１０は容量、３０は電圧検知回路、６０はＶ
ＣＯであり、ＶＣＯ中の１４，１５，１６，１７はバラ
クタダイオード、１２，１３はインダクタ、１１は電圧
源、５は出力回路である。
【００２２】バラクタダイオードの電圧に対する容量変
化は、バラクタダイオード１４，１５は大きく、バラク
タダイオード１６，１７は小さくなるように設定されて
いる（バラクタダイオード１４と１５，１６と１７はそ
れぞれ同じ容量変化を行う）。
化は、バラクタダイオード１４，１５は大きく、バラク
タダイオード１６，１７は小さくなるように設定されて
いる（バラクタダイオード１４と１５，１６と１７はそ
れぞれ同じ容量変化を行う）。
【００２３】ＰＬＬがロックする前は、スイッチ６、ス
イッチ８は閉じており、スイッチ7は開いた状態になっ
ている。電圧源９は今回の場合ＶＣＣ／２の電圧である
１．５ｖに設定されている。
イッチ８は閉じており、スイッチ7は開いた状態になっ
ている。電圧源９は今回の場合ＶＣＣ／２の電圧である
１．５ｖに設定されている。
【００２４】この電圧源９の電圧によりバラクタダイオ
ード１６，１７はある容量値に固定されている。この状
態であると、可変できる容量はバリキャップ１４，１５
だけになっており、この状態でロック動作に入ると、あ
るループフィルタ出力電圧でＰＬＬがロックし、ＶＣＯ
の発振周波数が固定される（この状態を第１のロック状
態とする）。第１のロック状態では、Ｋｖが大きいため
に広い周波数可変範囲を持っている。
ード１６，１７はある容量値に固定されている。この状
態であると、可変できる容量はバリキャップ１４，１５
だけになっており、この状態でロック動作に入ると、あ
るループフィルタ出力電圧でＰＬＬがロックし、ＶＣＯ
の発振周波数が固定される（この状態を第１のロック状
態とする）。第１のロック状態では、Ｋｖが大きいため
に広い周波数可変範囲を持っている。
【００２５】第１のロック状態の後、スイッチ６を開
き、スイッチ７を閉じる。切り替えた瞬間は、ループフ
ィルタ３の出力電圧は第１のロック時の電圧が保持され
ている。この電圧を電圧源９で変化させ、その電圧変化
を電圧検知回路３０にて検知、１．５Ｖの前後ある範囲
（今回の場合は１．３ｖから１．７ｖ）に入った時点で
スイッチ８を開き、第２のロック状態に移行する。バラ
クタダイオード１４，１５へ印加されている電圧は、容
量１０により第１のロック状態での電圧が保持されてい
る。
き、スイッチ７を閉じる。切り替えた瞬間は、ループフ
ィルタ３の出力電圧は第１のロック時の電圧が保持され
ている。この電圧を電圧源９で変化させ、その電圧変化
を電圧検知回路３０にて検知、１．５Ｖの前後ある範囲
（今回の場合は１．３ｖから１．７ｖ）に入った時点で
スイッチ８を開き、第２のロック状態に移行する。バラ
クタダイオード１４，１５へ印加されている電圧は、容
量１０により第１のロック状態での電圧が保持されてい
る。
【００２６】第１のロック状態から第２のロック状態へ
理想どおりに変化すならば、第２のロック時におけるル
ープフィルタ３の出力電圧は電圧源９の電圧となり、位
相比較器２のほぼセンターの電圧でロックさせることが
できる（この状態を第２のロック状態とする）。第２の
ロック状態では、Ｋｖが小さいためノイズの影響を受け
にくくＣ／Ｎ特性はさらによくなる。
理想どおりに変化すならば、第２のロック時におけるル
ープフィルタ３の出力電圧は電圧源９の電圧となり、位
相比較器２のほぼセンターの電圧でロックさせることが
できる（この状態を第２のロック状態とする）。第２の
ロック状態では、Ｋｖが小さいためノイズの影響を受け
にくくＣ／Ｎ特性はさらによくなる。
【００２７】このように、第１のロック状態において広
い周波数範囲をカバーし、その後に第２のロック動作を
行うことにより、発振特性をさらに改善することが可能
となる。
い周波数範囲をカバーし、その後に第２のロック動作を
行うことにより、発振特性をさらに改善することが可能
となる。
【００２８】本発明におけるＰＬＬ回路では、従来の発
振周波数のバンドを切り替えるタイプのＶＣＯを使用し
たＰＬＬに比べ、素子のバラツキによるバンドのオーバ
ーラップや、発振周波数に応じてどのバンドを使用する
かを選択するための回路やデータを必要としないため
に、トータルの回路をシンプルにすることができる。
振周波数のバンドを切り替えるタイプのＶＣＯを使用し
たＰＬＬに比べ、素子のバラツキによるバンドのオーバ
ーラップや、発振周波数に応じてどのバンドを使用する
かを選択するための回路やデータを必要としないため
に、トータルの回路をシンプルにすることができる。
【００２９】（実施の形態２）図２は、本発明の実施の
形態２におけるＰＬＬ回路を示したもので、実施の形態
１に対し、バラクタダイオード１４，１５への印加電圧
が第２のロック時にずれた場合に補正するための補正回
路３１を付け加えたものである。
形態２におけるＰＬＬ回路を示したもので、実施の形態
１に対し、バラクタダイオード１４，１５への印加電圧
が第２のロック時にずれた場合に補正するための補正回
路３１を付け加えたものである。
【００３０】動作は、第２のロックを行うまでは、図１
の回路と同様であり、第２のロック時、バラクタダイオ
ード１４，１５へ印加されている電圧が容量１０のリー
クや回路におけるリーク等により変動した場合、その電
圧を補正するために、補正回路３１の電流源３２または
３３をＯＮさせることにより行う。制御は検知回路３０
によりバラクタダイオード１６，１７への印加電圧を検
知することにより行う。
の回路と同様であり、第２のロック時、バラクタダイオ
ード１４，１５へ印加されている電圧が容量１０のリー
クや回路におけるリーク等により変動した場合、その電
圧を補正するために、補正回路３１の電流源３２または
３３をＯＮさせることにより行う。制御は検知回路３０
によりバラクタダイオード１６，１７への印加電圧を検
知することにより行う。
【００３１】電圧検知回路３０の動作としては、第２の
ロック状態において、バラクタダイオード１４，１５へ
の印加電圧が変化するのに伴い、ループフィルタ３の出
力電圧が変動するが、この変動を検知することにより行
う。この電圧変動がある範囲（ここでは１ｖ以下、２ｖ
以上に設定）を越えた時に電圧検知回路３０が補正回路
３１を動作させ、バラクタダイオード１４，１５への印
加電圧を範囲内に戻す補正をかける。補正回路３１はル
ープフィルタ３の出力電圧が１ｖから２ｖの間にある場
合は動作せず、ロック時の特性はＫｖの低いループ特性
で決定される。
ロック状態において、バラクタダイオード１４，１５へ
の印加電圧が変化するのに伴い、ループフィルタ３の出
力電圧が変動するが、この変動を検知することにより行
う。この電圧変動がある範囲（ここでは１ｖ以下、２ｖ
以上に設定）を越えた時に電圧検知回路３０が補正回路
３１を動作させ、バラクタダイオード１４，１５への印
加電圧を範囲内に戻す補正をかける。補正回路３１はル
ープフィルタ３の出力電圧が１ｖから２ｖの間にある場
合は動作せず、ロック時の特性はＫｖの低いループ特性
で決定される。
【００３２】（実施の形態３）図３は、本発明の実施の
形態３におけるＰＬＬ回路を示したものであり、図２の
回路に対し、補正を電荷のチャージ、ディスチャージに
て行う回路である。
形態３におけるＰＬＬ回路を示したものであり、図２の
回路に対し、補正を電荷のチャージ、ディスチャージに
て行う回路である。
【００３３】補正回路４１について説明する。第２のロ
ックまでの動作および電圧検知回路３０の制御は、図
１，図２の場合と同様である。補正回路４１は電圧源４
３とスイッチ４４、容量４２から構成されており、電圧
源４３の電圧はループフィルタ３の出力電圧に応じて変
化する。
ックまでの動作および電圧検知回路３０の制御は、図
１，図２の場合と同様である。補正回路４１は電圧源４
３とスイッチ４４、容量４２から構成されており、電圧
源４３の電圧はループフィルタ３の出力電圧に応じて変
化する。
【００３４】ループフィルタ３の出力電圧が１ｖから２
ｖの時にはスイッチ４４が電圧源４３に接続されてい
る。ループフィルタ３の出力電圧が１ｖ以下もしくは２
ｖ以上になった時に補正回路４１が動作し、スイッチ４
４により電圧源４３が切り離され、容量４２にたまった
電荷を容量１０にチャージ、もしくはディスチャージす
る動作を行う。この電荷の移動によりバラクタダイオー
ドに印加される電圧の補正を行う。
ｖの時にはスイッチ４４が電圧源４３に接続されてい
る。ループフィルタ３の出力電圧が１ｖ以下もしくは２
ｖ以上になった時に補正回路４１が動作し、スイッチ４
４により電圧源４３が切り離され、容量４２にたまった
電荷を容量１０にチャージ、もしくはディスチャージす
る動作を行う。この電荷の移動によりバラクタダイオー
ドに印加される電圧の補正を行う。
【００３５】（実施の形態４）図4は、本発明の実施の
形態４におけるＰＬＬ回路を示したものである。ここで
は、ループフィルタの定数を第１のロック時と、第２の
ロック時とで切り替えるようにしており、図１から図３
の回路と併用して使用される。２つのループにおけるＫ
ｖの差によりロック時の特性、ダンピングファクタやロ
ックアップタイム等を理想の定数に近づけるためのもの
で、フィルタ定数可変部５０を第１のロック状態、第２
のロック状態で、スイッチ５１を閉じたり、開けたりす
ることにより実現する。
形態４におけるＰＬＬ回路を示したものである。ここで
は、ループフィルタの定数を第１のロック時と、第２の
ロック時とで切り替えるようにしており、図１から図３
の回路と併用して使用される。２つのループにおけるＫ
ｖの差によりロック時の特性、ダンピングファクタやロ
ックアップタイム等を理想の定数に近づけるためのもの
で、フィルタ定数可変部５０を第１のロック状態、第２
のロック状態で、スイッチ５１を閉じたり、開けたりす
ることにより実現する。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ＶＣＯをＩＣに内蔵したＰＬＬ回路において、広い周波
数可変範囲とＫｖをシステムに応じて自由に設定するこ
とのできる優れたＰＬＬ回路を実現するものである。
ＶＣＯをＩＣに内蔵したＰＬＬ回路において、広い周波
数可変範囲とＫｖをシステムに応じて自由に設定するこ
とのできる優れたＰＬＬ回路を実現するものである。
【図１】本発明の実施形態１におけるＰＬＬ回路のブロ
ック構成図
ック構成図
【図２】本発明の実施形態２におけるＰＬＬ回路のブロ
ック構成図
ック構成図
【図３】本発明の実施形態３におけるＰＬＬ回路のブロ
ック構成図
ック構成図
【図４】本発明の実施形態４におけるＰＬＬ回路のブロ
ック構成図
ック構成図
【図５】従来技術におけるＰＬＬ回路のブロック図
【図６】従来のＰＬＬ回路におけるＶＣＯ制御特性図
【図７】本発明のＰＬＬ回路におけるＶＣＯ制御特性図
１ 基準信号発生器
２ 位相比較器
３ ループフィルタ
４ 分周器
５ 出力回路
６，７，８，４４，５１ スイッチ
９，１１，３４，４３ 電圧源
１０，４２ 容量
１４，１５，１６，１７ バラクタダイオード
１２，１３ インダクタ
３０ 電圧検知回路
３１，４１ 補正回路
３２，３３ 電流源
５０ フィルタ定数可変部
５２ 抵抗
６０ 電圧制御発振器（ＶＣＯ）
Claims (8)
- 【請求項１】 入力された電圧により発振周波数が変化
する電圧制御発振器と、前記電圧制御発振器の出力をＮ
分周する分周器と、基準信号発生器と、前記分周器で分
周した信号と前記基準信号発生器から発生した基準周波
数信号とを位相比較する位相比較器と、前記位相比較器
の出力を平滑化するループフィルタとを備え、前記ルー
プフィルタの出力信号を前記電圧制御発振器に入力する
ことにより前記基準周波数のＮ倍の信号が前記電圧制御
発振器から出力されるようにしたＰＬＬ回路において、 第１のロックでは、前記電圧制御発振器の制御電圧に対
する発振周波数の変化量を大きくし、第１のロック状態
後の第２のロックでは、発振周波数の変化量を小さくす
るようにしたことを特徴とするＰＬＬ回路。 - 【請求項２】 電圧制御発振器における発振周波数の変
化量を切り替えるために、電圧に対する容量変化の異な
った複数個のバラクタダイオードを電圧制御発振器の共
振部として使用し、ループフィルタの出力部に前記バラ
クタダイオードを切り替えるためのスイッチを備え、前
記スイッチを切り替えて、第１および第２のロックの切
り替えを行うことを特徴とする請求項１記載のＰＬＬ回
路。 - 【請求項３】 電圧に対する容量変化の小さい側のバラ
クタダイオードに電圧を印加するための電圧源と、その
電圧源を入り切りするためのスイッチを、ループフィル
タの出力部にあるバラクタダイオードを切り替えるため
のスイッチの前記バラクタダイオード側に備えているこ
とを特徴とする請求項２記載のＰＬＬ回路。 - 【請求項４】 電圧に対する容量変化の大きい側のバラ
クタダイオードと接地電位間に容量を備えていることを
特徴とする請求項２または請求項３記載のＰＬＬ回路。 - 【請求項５】 電圧に対する容量変化の小さい側のバラ
クタダイオードにかかる電圧を検知し、電圧源を入り切
りするためのスイッチを制御するための電圧検知回路を
備えていることを特徴とする請求項３または請求項４記
載のＰＬＬ回路。 - 【請求項６】 電圧に対する容量変化が小さい側のバリ
キャップに印加されている電圧を検知し、電圧に対する
容量変化が大きい側のバリキャップのラインに電流を供
給する電流源を有する補正回路を備えていることを特徴
とする請求項１から請求項５のいずれか１項に記載のＰ
ＬＬ回路。 - 【請求項７】 電圧に対する容量変化が小さい側のバリ
キャップに印加されている電圧を検知し、電圧に対する
容量変化が大きい側のバリキャップのラインに容量に貯
められた電荷を印加することのできる、電圧源，容量お
よびスイッチからなる補正回路を備えていることを特徴
とする請求項１から請求項５のいずれか１項に記載のＰ
ＬＬ回路 - 【請求項８】 ループフィルタとバラクタダイオード間
に、ロック時における安定性を保つための、第１のロッ
クと第２のロックとで切り替え可能なフィルタ定数可変
部を備えていることを特徴とする請求項１から請求項７
のいずれか１項に記載のＰＬＬ回路。
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| JP2001393903A JP3904920B2 (ja) | 2001-12-26 | 2001-12-26 | Ｐｌｌ回路 |
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| JP2003198364A true JP2003198364A (ja) | 2003-07-11 |
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| JP (1) | JP3904920B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525108A (ja) * | 2003-12-22 | 2007-08-30 | 韓國電子通信研究院 | 電圧制御デジタルアナログ発振器およびこれを用いた周波数シンセサイザ |
| JP2011078075A (ja) * | 2009-09-01 | 2011-04-14 | Fujitsu Semiconductor Ltd | 位相同期ループ回路および位相同期ループ回路の制御方法 |
| JP2013546228A (ja) * | 2010-10-05 | 2013-12-26 | クゥアルコム・インコーポレイテッド | 広帯域温度補償共振器および広帯域ｖｃｏ |
| JP2017195456A (ja) * | 2016-04-19 | 2017-10-26 | ザインエレクトロニクス株式会社 | Ｐｌｌ周波数シンセサイザ |
| US10819356B2 (en) | 2017-05-24 | 2020-10-27 | Thine Electronics, Inc. | PLL frequency synthesizer |
-
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- 2001-12-26 JP JP2001393903A patent/JP3904920B2/ja not_active Expired - Fee Related
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