KR100549221B1 - 전압 제어 디지털 아날로그 발진기 및 이를 이용한 주파수합성기 - Google Patents

전압 제어 디지털 아날로그 발진기 및 이를 이용한 주파수합성기 Download PDF

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Abstract

본 발명은 발진기 및 주파수 합성기에 관한 발명이다. 특히 전압 제어 디지털 아날로그 발진기 및 이를 이용한 주파수 합성기에 관한 것이다.
본 발명은 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값에 따라 출력 신호의 주파수가 변화하는 발진기, 및 간헐적으로 상기 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 디지털 입력단에 입력되는 디지털 값을 변화시키는 디지털 동조기를 포함하는 전압 제어 디지털 아날로그 발진기를 제공한다. 또한 이를 이용한 주파수 합성기를 제공한다.
본 발명에 의한 발진기는 및 주파수 합성기는 잡음은 적으면서도 광대역의 주파수 출력을 얻을 수 있다는 장점이 있다.
발진기(oscillator), 주파수 합성기(frequency synthesizer), VCO(voltage controlled oscillator).

Description

전압 제어 디지털 아날로그 발진기 및 이를 이용한 주파수 합성기 {THE VOLTAGE CONTROLLED DIGITAL ANALOG OSCILLATOR AND THE FREQUENCY SYNTHESIZER USING THE SAME}
도 1은 종래기술에 의한 정수-N 주파수 합성기의 계통도(block diagram)이다.
도 2는 종래기술에 의한 차동 구조 LC 동조 VCO의 회로도이다
도 3은 도 2에 표현된 종래기술에 의한 VCO의 입력 전압에 대한 출력 주파수 곡선을 나타내는 도면이다.
도 4는 종래기술에 의한 주파수 합성기의 주파수 동기 과정을 모의 실험한 결과를 나타내는 도면이다.
도 5는 종래기술에 의한 분수-N 주파수 합성기의 계통도이다.
도 6은 본 발명의 1 실시예에 따른 주파수 합성기의 계통도이다
도 7은 본 발명의 1 실시예에 따른 주파수 합성기의 기본 동작을 나타내는 파형도이다.
도 8은 도 6의 주파수 합성기에 채용될 수 있는 디지털 동조기를 나타내는 회로도의 일례이다.
도 9는 도 6의 주파수 합성기에 채용될 수 있는 디지털 동조기를 나타내는 회로도의 다른 일례이다.
도 10은 도 6의 주파수 합성기에 채용된 DAT 발진기의 회로도이다.
도 11은 종래기술에 의한 VCO 및 도 10의 DAT 발진기의 입력 전압에 따른 출력 주파수 특성을 표현한 그래프이다.
도 12는 DAT 발진기의 구성가능한 공진회로의 예들을 표현한 도면이다.
도 13 및 14는 본 발명의 1 실시예에 의한 주파수 합성기의 DC 특성 및 주파수 트래킹 과정을 설명하기 위한 도면이다.
도 15 내지 18은 본 발명의 제 1 실시예에 의한 주파수 합성기의 안정도를 설명하기 위한 도면이다.
도 19 및 20은 본 발명의 제 1 실시예에 의한 주파수 합성기의 과도 응답을 모의 실험한 결과를 나타내는 도면이다.
도 21은 본 발명의 제 2 실시예에 따른 분수-N 주파수 합성기를 개략적으로 나타낸 도면이다.
본 발명은 발진기 및 주파수 합성기에 관한 발명이다. 특히 전압 제어 디지털 아날로그 발진기 및 이를 이용한 주파수 합성기에 관한 것이다.
이하 도 1 내지 4를 참조하여 종래기술에 의한 정수-N(integer-N) 주파수 합성기를 설명하겠다.
도 1은 음의 피드백의 위상 동기 루프(phase locked loop, 이하 PLL이라 함)를 이용한 종래기술에 의한 정수-N 주파수 합성기의 계통도이다. 도 1에서, 기존 주파수 합성기는 외부에서 공급되는 기준 주파수(fXTAL)를 R로 나눈 주파수(fREF)를 출력하는 R 나눗셈기(R divider)(110), 두 입력 신호(fREF, fDIV)의 주파수와 위상을 비교하여 그 차이에 해당하는 신호(DN, UP)를 출력하는 주파수/위상 검출기(frequency phase detector, PFD)(120), 주파수/위상 검출기의 출력(DN, UP)에 상당하는 전하를 저대역 통과 필터(low pass filter, 이하 LPF라 함)에 출력하는 전류 펌프(current pump, CP)(130), 전체 주파수 합성기 루프 필터(loop filter) 역할을 하면서 뒷 단의 전압 제어 발진기(voltage controlled oscillator, 이하 VCO라 함)의 출력 주파수(fVCO)를 제어하는 전압을 공급하는 LPF(140), 입력 제어 전압에 비례하여 발진 주파수(fVCO)를 출력하는 VCO(150) 및 원하는 VCO 출력 주파수(fVCO)를 얻기 위하여 N 나눗셈기 출력 주파수(fDIV)와 VCO 출력 주파수(fVCO)의 주파수 비(N)를 구현하기 위하여 나누기 동작을 수행하는 N 나눗셈기(160) 등의 주요 블록으로 이루어져 있다. S-to-P 블록(170)은 외부에서 들어오는 직렬 디지털 데이터를 내부에 병렬 공급하기 위한 보조 블록이다.
이와 같은 종래기술의 주파수 합성기는 음의 피드백 루프(negative feedback loop)를 구성함으로써, N 나눗셈기(160)의 나누기 비가 정해지면 주파수/위상 검출기(120)의 두 입력 신호의 주파수/위상 동기 과정을 거쳐 주파수/위상이 동기 되면 VCO(150)의 출력에서 R 나눗셈기 출력 주파수(fREF)에 비해 N배 되는 높은 주파수(fVCO)를 합성해 얻을 수 있다.
주파수 합성기의 VCO(150)는 요구되는 출력 주파수나 응용 분야에 따라 여러 가지 방식과 형태로 구현될 수 있다. 높은 출력 주파수와 상당이 좋은 위상 잡음 특성을 요구하는 RF(radio Frequency) 프런트 앤드(front end)에서는 일반적으로 하나의 인덕터와 하나의 캐패시터를 이용한 LC 공진 회로와 LC 공진 망에서 발생하 는 에너지 손실(기생 저항 성분에서 발생)을 보상하기 위한 능동 회로를 사용하여 즉 양의 피드백(positive feedback)으로 음의 저항을 생성하여 VCO를 구현한다. 이러한 LC-동조(LC-tuned) VCO는 입력 제어 전압에 따라 출력 주파수를 가변 시키기 위하여 LC 공진기(resonator)의 인덕턴스(L) 또는 캐패시턴스(C)를 가변시킬 수 있다. 일반적으로는 인덕터 보다 캐패시터를 가변시키는 것이 구현하기 쉬워 LC-동조 VCO는 주로 고정된 인덕턴스를 가지는 인덕터와 입력 전압에 따라 캐패시턴스를 가변 시킬 수 있는 버랙터(varactor)를 사용한다.
도 2는 도 1에 표현된 종래기술에 의한 주파수 합성기 구조에서 사용되는 차동 구조 LC 동조 VCO의 회로도이다. 도 2에서, VCO는 공진 회로의 인덕터(210), 공진 회로의 가변 캐패시터(220), 음의 피드백을 구성함으로써, 음의(negative) 저항을 얻어 LC공진 회로가 계속적으로 공진을 유지할 수 있도록 하는 트랜지스터로 구성된 능동 소자(230), 및 공진 회로의 전류 바이어스를 위한 능동 소자(240)로 구성된다.
도 3은 도 2에 표현된 인덕터와 가변 캐패시터를 사용한 VCO의 입력 전압에 대한 출력 주파수 곡선을 단순화하여 나타낸 것이다. 도 3에서, 출력 주파수(fvco)는 입력 전압(V)에 대하여 연속적으로 비례함을 알 수 있다.
도 2 및 도 3에 나타난 VCO는 주어진 제어 전압 범위 내에서 어떤 시스템에서 필요한 주파수 대역(frequency tuning range)을 만족하여야 한다. 그러므로 도 3에 나타난 것처럼 제어전압 변화에 대한 주파수 변화 비를 나타내는 VCO 이득(VCO gain)은 수학식 1과 같다.
Figure 112003049016142-pat00001
수학식 1에서 알 수 있듯이 필요한 주파수 대역이 광대역이 될수록 정의된 VCO 이득은 커지게 된다.
또한, 상기 VCO의 주파수 변화는 공진 회로의 캐패시턴스 변화로부터 기인한다. 가변 캐패시터는 실리콘(silicon) 공정일 경우 인가 전압에 따라 접한 캐패시턴스(junction capacitance)가 변하는 것을 이용한 P-N 접합 버랙터(P-N junction varactor)나 축적 모드 모스 버랙터(accumulation mode MOS varactor)를 사용할 수 있다. 가변 캐패시터의 성능 지수는 수학시 2로 표현될 수 있다.
Figure 112003049016142-pat00002
수학식 2에서 Cmax는 최대 가변 캐패시턴를 Cmin는 최소 가변 캐패시턴스를 의미한다.
이러한 가변 캐패시터의 가변할 수 있는 캐피시턴스의 범위를 증가시키기 위해서는 크기가 큰 캐패시터를 사용하여야 한다. 그러나, 가변 캐패시턴스가 증가하 는 만큼 가변되지 않는 기생 캐패시턴스도 같이 증가하는 문제점이 있다. 또한 어떤 원하는 주파수에서 크기가 큰 버랙터를 사용할 경우 상대적으로 인덕턴스가 작은 인덕터를 사용하여야 하므로 전류 소모를 증가 시킨다는 문제점이 있다.
또한 가변 할 수 있는 캐패시턴스를 증가시키면 VCO 이득은 증가하게 된다. VCO 이득이 증가하는 것은 결국 VCO 의 주파수를 제어하는 입력 신호 선을 타고 들어오는 잡음이 VCO 출력에 크게 나타내어 주파수 합성기의 성능을 저하시킨다는 문제점이 있다. 입력 신호선을 타고 들어오는 잡음에 대한 VCO의 위상 출력 잡음 즉 L{wm}은 수학식 3에 표현되어 있다.
Figure 112003049016142-pat00003
수학식 3에서, KVCO는 VCO 이득, Am은 입력 잡음 크기, wm은 오프셋(offset) 각주파수를 의미한다. 이 수식으로부터 추가적으로 유추할 수 있는 것은 도 3에서 VCO이득이 가장 큰 가운데 부분에서 위상 잡음이 안 좋게 나타나며 VCO 이득이 없는 양 가장 자리에서는 위상 잡음이 가장 좋게 나타나게 된다는 것이다. 이로 인해 VCO의 전체 주파수 가변 범위에 걸쳐서 좋은 위상 잡음 출력을 얻기 어려우며 일정한 성능도 얻기 어려운 문제점이 있다.
도 4는 인덕터와 가변 캐패시터를 사용한 VCO를 이용한 도 1에 표현된 종래 기술에 의한 주파수 합성기의 주파수 동기 과정을 모의 실험한 결과이다. 나누기 비 N이 바뀌었을 경우, 비선형(nonlinear)적인 주파수 동기 과정을 거쳐 최종적으로 주파수와 위상이 동기되어 락킹(locking) 상태에 이름으로써, VCO 출력에서 원하는 주파수를 합성한다.
이러한 종래기술에 의한 정수-N 주파수 합성기는 주파수와 위상이 동기된 상태에서도 전류 펌프에서 생기는 UP 전류와 DOWN 전류의 여러 가지 불일치(mismatch)에 의하여 발생하고, 주파수/위상 검출기 입력 주파수의 주기를 갖는 잡음으로 인하여 VCO의 출력에 큰 잡음 전력을 갖는 스퍼(spur)를 생성한다는 문제점이 있다. 유의할 점은 이 스퍼가 VCO 이득에 비례하여 나타난다는 것이다. 그러므로 어떤 주기적 신호의 일정한 크기에 대해서 VCO 이득을 작게 할 때 스퍼 출력을 감소시킬 수 있다. 그러나 PLL 루프 설계에 있어서 VCO 이득만을 줄일 경우 전체 루프 이득이 줄어들게 된다. 그러므로 PLL이 락킹 상태일 때 인 밴드(In-band) 의 VCO 출력 위상 잡음과 아웃 밴드(Out-band)의 주파수/위상 검출기, 전류 펌프 등의 입력 위상 잡음이 루프 이득의 감소로 인해 증가하는 문제점이 있다.
이하 도 5를 참조하여 종래 기술에 의한 분수-N 주파수 합성기(fractional-N frequency synthesizer)를 설명한다.
도 5는 종래기술에 의한 분수-N 주파수 합성기이다. 도 5에서, 분수-N 주파수 합성기를 도 1에 표현된 종래기술에 의한 정수-N 주파수 합성기와 비교하면, 분 수-N 주파수 합성기는 정수-N 주파수 합성기의 N 나눗셈기를 대신하여 N/N+1 나눗셈기(180)와, 누산기(accumulator)(190)를 가지고, 이외의 블록은 양자가 동일하다. N/N+1 나눗셈기(180)는 나누기 비 N 및 N+1의 두-계수(dual-modulus) 나누기 비를 가지는 나누기 회로로써, 캐리(carry) 신호에 의하여 N과 N+1 나누기 비 중에서 하나가 선택된다. 누산기(190)는 입력되는 값을 누적하여 그 결과에 따라 캐리 신호를 발생한다. 이와 같은 구성으로 인하여 분수-N 주파수 합성기는 /R 나눗셈기 출력 주파수(fREF)의 N배의 주파수와 N+1배의 주파수 사이의 주파수를 VCO 출력 주파수(fVCO)로 출력할 수 있다. 본 분수-N 주파수 합성기도 상기한 정수-N 주파수 합성기와 유사한 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 넓은 주파수 가변 범위를 가지면서도, VCO 이득이 작으면서, 기생 캐패시턴스가 작고 낮은 작음과 스퍼를 가지는 발진기 및 주파수 합성기를 제공하는데 있다.
또한 본 발명의 다른 목적은 디지털적으로도 제어 가능한 발진기 및 주파수 합성기를 제공하는 데 있다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값에 의하여 출력 신호의 주파수가 결정되는 발진기, 및 간헐적으로 상기 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 디지털 입력단에 입력되는 디지털 값을 변화시키는 디지털 동조기를 포함하는 전압 제어 디지털 아날로그 발진기를 제공한다.
본 발명의 제 2 측면은 주파수/위상 검출기, 전류 펌프, 저대역 통과 필터, 디지털 동조기, 발진기 및 제 1 나눗셈기를 포함한 주파수 합성기에 있어서, 상기 주파수/위상 검출기는 소정의 입력 신호 및 상기 제 1 나눗셈기 출력 신호의 주파수 및 위상을 비교하여 그 결과에 따라 상기 전류 펌프를 제어하는 신호를 출력하며, 상기 전류 펌프는 상기 주파수 위상 검출기의 출력 신호에 따라 상기 저대역 통과 필터에 양의 전류 또는 음의 전류를 공급하며, 상기 저대역 통과 필터는 상기 전류 펌프의 출력 전류를 입력받아 상기 발진기의 아날로그 입력단에 입력되는 전압을 출력하며, 상기 디지털 동조기는 간헐적으로 상기 발진기의 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 발진기의 디지털 입력단에 입력되는 디지털 값을 변화시키며, 상기 발진기는 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값의 변화에 따라 출력 신호의 주파수를 변화시켜 출력하며, 상기 제 1 나눗셈기는 상기 발진기의 출력 신호의 주파수를 제 1 정수로 나눈 주파수를 가지는 신호를 출력하는 주파수 합성기를 제공한다.
본 발명의 제 3 측면은 주파수/위상 검출기, 전류 펌프, 저대역 통과 필터, 디지털 동조기, 발진기 및 제 1 나눗셈기를 포함한 주파수 합성기에 있어서, 상기 주파수/위상 검출기는 소정의 입력 신호 및 상기 제 1 나눗셈기 출력 신호의 주파수 및 위상을 비교하여 그 결과에 따라 상기 전류 펌프를 제어하는 신호를 출력하며, 상기 전류 펌프는 상기 주파수 위상 검출기의 출력 신호에 따라 상기 저대역 통과 필터에 양의 전류 또는 음의 전류를 공급하며, 상기 저대역 통과 필터는 상기 전류 펌프의 출력 전류를 입력받아 상기 발진기의 아날로그 입력단에 입력되는 전압을 출력하며, 상기 디지털 동조기는 간헐적으로 상기 발진기의 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 발진기의 디지털 입력단에 입력되는 디지털 값을 변화시키며, 상기 발진기는 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값의 변화에 따라 출력 신호의 주파수를 변화시켜 출력하며, 상기 제 1 나눗셈기는 상기 발진기의 출력 신호의 주파수를 소정의 기간에는 제 1 정수로 나누어 출력하고, 이외의 기간에는 상기 제 1 정수에 1을 더한 값으로 나누어 출력하는 주파수 합성기를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
이하 도 6을 참조하여 본 발명의 1 실시예에 따른 발진기 및 주파수 합성기의 구조를 설명하겠다.
도 6은 본 발명의 1 실시예에 따른 주파수 합성기의 개략적인 구조도이다. 도 5에서, 주파수 합성기는 R 나눗셈기(310), 주파수/위상 검출기(320), C 나눗셈기(330), 전류 펌프(340), LPF(350), 디지털 동조기(digital tuner)(360) DAT 발진기(digital analog tuning oscillator)(370), N 나눗셈기(380)를 포함한다. 또한 부수적으로 S-to-P 블록(390)을 포함한다.
R 나눗셈기(310)는 주파수 합성기의 외부에서 공급되는 기준 주파수(fXTAL)를 R로 나누어 출력한다.
주파수/위상 검출기(320)는 두 입력 신호(fREF, fDIV)의 주파수와 위상을 비교하여 그 결과에 따라 전류 펌프를 제어하는 신호(UP, DN)를 출력한다.
C 나눗셈기(330)는 간헐적으로(intermittently) 또는 주기적으로 펄스 신호(PC)를 디지털 동조기(360)에 제공한다. 여기에서 주기적으로 발생되는 펄스 신호(PC)는 나누기 회로 또는 카운터 회로에 의하여 구현될 수 있으며, 이 회로는 로드(load) 신호에 의하여 리셋(reset)될 수 있다. 주기는 상수일 수도 있으며 외부의 입력에 의하여 변할 수도 있다.
전류 펌프(340)는 주파수/위상 검출기(320)의 출력(UP, DN)에 상응하는 전하를 출력한다.
LPF(350)는 상기 전류 펌프(340)의 출력 전류를 입력받아 상기 DAT 발진기(370)의 아날로그 입력단에 입력되는 전압(VAT)을 출력한다.
디지털 동조기(360)는 LPF(350)의 출력 전압(VAT)을 간헐적으로 또는 주기적으로 측정하여 LPF의 출력 전압(VAT)의 상태에 따라서 DAT 발진기(370)의 디지털 입력단으로 입력되는 디지털 값을 변화시키는 기능을 수행하는 블록이다. 상기 C 나눗셈기(330)와 본 디지털 동조기(360)을 합하여 넓은 의미의 디지털 동조기라고도 할 수 있다.
DAT 발진기(370)는 아나로그 입력단에 입력되는 전압(VAT) 및 디지털 입력단에 입력되는 디지털 값(VDT)에 의하여 출력 신호의 주파수가 결정되는 발진기를 의미한다.
입력 제어 전압에 비례하여 발진 주파수(fVCO)를 출력하되, 디지털적으로는 물론 아날로그적으로도 동조(tuning)할 수 있는 VCO이다.
N 나눗셈기(380)는 입력 주파수(fVCO)를 N으로 나누어 출력한다.
S to P 블록(390)는 직렬 디지털 데이터(Data)를 외부로부터 입력받아 내부에 병렬 데이터로 공급한다.
이하 도 7을 참조하여 본 발명의 1 실시예에 따른 주파수 합성기의 동작을 설명하겠다.
도 7은 주파수 합성기의 기본 동작을 나타내는 파형도이다.
도 7에서, N 나눗셈기의 N의 값이 변화한 이후(Load 신호가 온이 된 이후)에 C 나눗셈기에서 발생하는 주기적인 펄스 신호(PC)에 의해 디지털 동조기가 LPF 출력 전압(VAT)의 상태를 체크한다. 만약 LPF 출력 전압(VAT)이 중간 전압에서 제 1 임계 전압 이상으로 올라가 있다면 DAT 발진기에 입력되는 디지털 값을 감소시키게 된다. 감소된 디지털 값은 DAT 발진기의 스위치트 캐패시터(switched capacitor)를 공진 회로로부터 오프(OFF)시키는 것을 의미하는 것으로써 DAT 발진기의 주파수(fVCO)를 한 순간에 이산적으로(discrete) 이동시킨다. 반대로 LPF 출력 전압(VAT)이 중간 전압에서 제 2 임계 전압보다 더 내려가 있다면 DAT 발진기에 입력되는 디지털 값을 감소시켜 반대의 동작이 일어난다. 제 1 및 제 2 임계 전압 사이에 필터 전압이 있다면 디지털 값의 변화는 없다. 이와 같은 방식으로 동작하여 N 나눗셈기의 N의 값이 변화한 이후에는 디지털적으로 주파수를 이동시킨다.
이하 도 8 내지 도 12를 참조하여 본 발명의 1 실시예에 의한 전압 제어 아날로그 디지털 발진기의 주요 블록들을 상세히 설명하겠다. 전압 제어 아날로그 디지털 발진기는 도 6의 C 나눗셈기, 디지털 동조기 및 DAT 발진기를 포함한는 넓은 의미의 발진기이다.
도 8은 디지털 동조기의 일례를 나타낸 회로도이다.
도 8에서, 디지털 동조기는 스위치(410), 비교기(420), 카운터(430)을 포함한다. 스위치(410)는 C 나눗셈기에 의하여 발생하는 펄스 신호(PC)가 들어오면 LPF의 전압(VAT)를 출력하고, 그 이외에는 제 1 임계 전압과 제 2 임계 전압 사이의 중간 전압(VM)을 출력한다. 비교기는 상기 스위치(410)의 출력 전압과 제 1 입계 전압(VH) 및 제 2 임계 전압(VL)을 비교하여 그 결과에 따라 UP/DN 신호를 카운터(430)에 전달한다. 카운터(430)는 UP 신호를 입력받으면 업 카운팅 즉 1을 더하고, DN 신호를 입력받으면 다운 카운팅 즉 1을 뺀다. 카운터의 초기값은 도 5에 표현된 바와 같이 S to P(390)로부터 입력 받을 수도 있다.
도 9는 디지털 동조기의 다른 예를 상세히 나타내는 구조도이다.
도 9에서 디지털 동조기는 중간 전압(VM) 발생기(510), 스위치(520), 비교기(530), 카운터(540)를 포함한다.
중간 전압 발생기(510)는 중간 전압(VM)을 출력한다. 중간 전압 발생기(510)에서 2 개의 저항(R1, R2)는 큰 저항값을 가지는 저항을 사용한다. 중간 전압 발생기(510)의 제 1 PMOS 트랜지스터(MP1)의 문턱전압은 제 2 PMOS 트랜지스터(MP2)보다 작으므로 중간 전압을 유지할 동안에는 전류 소모가 거의 없다.
스위치(520)는 2개의 NMOS 트랜지스터(MN3, MN4) 및 2개의 PMOS 트랜지스터(MP3, MP4)로 구성되어 있다. MN3 와 MP3는 상보적 스위치이고, MN4 와 MP4는 상보적 스위치이다. C 나눗셈기에서 발생하는 주기적인 펄스 신호(PC)가 고전압인 경우에는 MN4 와 MP4가 온(on) 상태가 되어 LPF 출력 전압(VAT)이 스위치(520)의 출력전압이 되고, C 나눗셈기의 출력전압이 저전압인 경우에는 MN3 와 MP3가 온(on) 상태가 되어 중간 전압(VM)이 스위치(520)의 출력전압이 된다.
비교기(530)는 제 5 NMOS 트랜지스터(MN5), 제 5 PMOS 트랜지스터(MP5), 2개의 저항(R3, R4) 및 3개의 인버터(I2, I3, I4)를 포함한다. 비교기(530)에서, 스위치(520) 출력 전압이 제 5 NMOS 트랜지스터(MN5)의 문턱전압(threshold voltage)보 다 낮은 경우에는 DN 신호가 저전압 상태에서 고전압 상태로 변화하여 뒤에 연결된 카운터(540)가 다운 카운팅을 수행한다. 스위치(520) 출력 전압이 제 5 PMOS 트랜지스터(MP5)의 문턱전압보다 높을 경우에는 반대로 UP 신호가 발생하여 뒤에 연결된 카운터(540)가 업 카운터로 동작한다. 만일 스위치(520) 출력 전압이 상기 문턱전압 사이의 전압인 경우에는 DN 신호 및 UP 신호 모두 저전압 값을 가지므로, 뒤에 연결된 카운터(540)는 동작하지 아니한다. 2개의 저항(R3, R4)으로 큰 값을 가지는 저항을 사용한다.
카운터(540)는 UP 신호 및 DN 신호에 의하여 업 카운팅 또는 다운 카운팅을 수행한다. 또한, 카운터의 값을 외부에서 셋팅할 수 있게 함으로써, 좀 더 빠르게 주파수 락킹(locking)이 가능하도록 하였다.
C 나눗셈기에서 발생하는 주기적인 펄스 신호(PC)는 LPF와 연결된 스위치를 구동하므로 주파수/위상 검출기와 전류 펌프에 의해 발생하는 스퍼 이외에 새로운 스퍼를 발생시킬 수 있다. 그러나 이미 VCO는 이득이 낮아 주파수 제어 입력의 잡음에 대해서 둔감한 상태에 있으므로 문제가 되지 않는다.
도 10은 DAT 발진기의 일례를 나타내기 위한 도면이다.
도 10에서 DAT 발진기는 인덕터(610), 가변 캐패시터(620), 음의(negative) 저항으로 동작하는 능동 소자(630), 전류 바이어스를 위한 능동 소자(640) 및 복수개의 스위치트 캐패시터(switched capacitor)(650)로 구성된다. 본 DAT 발진기는 공진회로의 캐패시턴스를 변화시키는 방법으로써 아날로그 입력 전압(Vctl)에 따라 연속적으로 캐패시턴스가 변하는 가변 캐패시터와 디지털 입력에 따라 스위치를 온/오프(ON/OFF) 함으로써 캐패시턴스가 이산적으로 변하는 스위치트 캐패시터를 함께 사용한다.
도 11은 종래기술에 의한 VCO의 입력전압에 대한 주파수 곡선(710)과 도 9에 의한 DAT 발진기의 입력전압에 대한 주파수 곡선(721 내지 726)을 표현한 도면이다. 도면에서 알 수 있듯이, DAT 발진기는 낮은 VCO 이득을 가지는 가변 캐패시터 및 인덕터를 사용하고서도, 스위치트 캐패시터를 사용함으로써 넓은 대역의 주파수 가변 범위를 얻을 수 있다는 장점이 있다. 또한, 스위치로 제어되는 캐패시터는 가변 캐패시터에 비해 거의 기생 캐패시터 문제가 작아 최대의 성능지수를 가지며, 스위치트 캐패시터와 함께 사용되는 가변 캐패시터는 크기도 작아 기생 캐패시터를 최소한으로 할 수 있다. 그러므로 전체 캐패시턴스의 성능지수는 종래기술에 의한 VCO에 비해 상당히 개선되어 거의 모든 캐패시턴스를 주파수 가변에 이용할 수 있어 광대역이 요구되더라고 최대한으로 큰 인덕턴스를 가지는 인덕터를 사용할 수 있어 발진기의 전류 소모를 줄일 수 있다.
도 12는 DAT 발진기의 공진 회로 구성 중 일반적인 세가지 경우를 나타낸 것이다.
도 12에서, A형 DAT 발진기(810)는 디지털적으로 인덕터를 제어해 이산적인 인덕턴스를 튜닝하고 아날로그적으로 가변 캐패시터를 튜닝하도록 한 것이다. 즉, A형 DAT 발진기(810)는 아날로그 입력단에 입력되는 전압에 따라 캐패시턴스가 변화하는 가변 캐패시터와 디지털 입력단에 입력되는 디지털 값에 의하여 인덕턴스가 변화하는 가변 인덕터를 포함한다. 여기에서 가변 인덕터는 복수개의 인덕터를 포 함하고 있으며, 가변 캐패시터 및 가변 인덕터는 병렬 연결되어 있다. 그러나 이 경우 인덕터를 튜닝하는 것은 실리콘 공정에 평면(planar) 인덕터를 집적시킨 경우는 캐패시터를 튜닝하는 것처럼 미세한 튜닝이 어려운 점이 있으며 인덕터에 스위치를 사용하는 것은 공진 회로의 양호도(quality factor, 이하 Q라 함)에 크게 악영향을 미치는 단점을 가지고 있다. 그러나 큰 주파수 튜닝을 위해서는 전체 전류 소모면에서 이점을 얻기 위해 인덕터를 튜닝하는 것이 장점이 될 수 있다.
B형 DAT 발진기(820)의 경우는 일반적인 스위치트 캐패시터를 이용한 것이다. 고정된 인덕터에 미세한 튜닝을 가변 캐패시터와 스위치트 캐패시터를 통해 가능하도록 한 것이다. 즉, B형 DAT 발진기(820)는 인덕터, 아날로그 입력단에 입력되는 전압에 따라 캐패시턴스가 변화하는 제 1 가변 캐패시터 및 디지털 입력단에 입력되는 디지털 값에 의하여 캐패시턴스가 변화하는 제 2 가변 캐패시터를 포함한다. 여기에서, 제 2 가변 캐패시터는 복수개의 캐패시터를 포함하고 있으며, 상기 인덕터, 상기 제 1 가변 캐패시터 및 상기 제 2 가변 캐패시터는 병렬 연결된다.
C형 DAT 발진기(830)의 경우는 B형 DAT 발진기(820)의 회로에 디지털적으로 튜닝되는 인덕터를 추가한 것이다. 즉 C형 DAT 발진기(830)는 디지털 입력단에 입력되는 디지털 값에 의하여 인덕턴스가 변화하는 가변 인덕터, 아날로그 입력단에 입력되는 전압에 따라 캐패시턴스가 변화하는 제 1 가변 캐패시터 및 디지털 입력단에 입력되는 디지털 값에 의하여 캐패시턴스가 변화하는 제 2 가변 캐패시터를 포함한다. 여기에서 가변 인덕터는 복수개의 인덕터를 포함하며, 제 2 가변 캐패시터는 복수개의 캐패시터를 포함하며, 상기 가변 인덕터, 상기 제 1 가변 캐패시터 및 상기 제 2 가변 캐패시터는 병렬 연결된다. 이 경우 인덕터를 튜닝함으로써 큰 주파수 가변을 이룰 수 있어 가변 주파수 영역에 적합한 전류 소모를 얻을 수 있다.
이하 도 13 내지 14를 참조하여, 본 발명의 1 실시예에 의한 주파수 합성기의 DC 특성 및 주파수 트래킹 과정을 설명하겠다.
도 13은 본 발명의 1 실시예에 의한 주파수 합성기의 DC 특성을 나타내는 도면이다. 도 13에서, 만일 VCO의 주파수가 도면부호 910의 영역에 있을 경우에는 C 나눗셈기에서 발생하는 주기적인 펄스 신호(PC)가 발생하였을 때 디지털 동조기에서 다운 카운팅이 일어나 한 단계 낮은 주파수 대역으로 옮겨가게 되고, 만일 VCO의 주파수가 도면부호 920의 영역에 있을 경우에는 업 카운팅이 일어나 한 단계 높은 주파수 대역으로 옮겨가게 된다. 주파수 합성기가 락킹되었을 때 VCO 주파수는 항상 VL과 VH 사이에 위치한 주파수가 된다.
도 14는 주파수 합성기 동작시 주파수 트래킹(tracking) 과정을 나타내는 도면이다. 도 14에서, 소정의 주파수 f1은 초기 주파수를 의미하고, 변경된 주파수 f2는 변경된 후의 주파수를 의미한다. 도면부호 1010, 1020 및 1030은 주기적인 비교 시점 또는 경유하는 지점을 나타낸다. f1 주파수에서 새로운 채널 데이터가 프로그램 되면 즉 새로운 VCO의 출력 주파수(f2)가 설정되면, 아날로그 PLL 루프에 의하여 주파수는 도면부호 1010으로 이동하고, 도면부호 1010에서 나눗셈기에서 발생하는 주기적인 펄스 신호(PC)에 의하여 다운 카운팅이 일어나면 도면부호 1020으로 주파수가 이동하게 된다. 도면부호 1020에서도 역시 원하는 주파수를 합성 못하므로 도면부호 1020에 계속 머물게 되고 나눗셈기에서 발생하는 주기적인 펄스 신호(PC)에 의해 다시 도면부호 1030점으로 이동하고 이후 아날로그 PLL 루프에 의해 f2 주파수로 이동하여 최종적으로 주파수 합성기는 락킹된다. 이후에는 나눗셈기에서 발생하는 주기적인 펄스 신호(PC)에 의해 필터의 전압을 측정하더라도 필터의 락킹된 전압은 VL과 VH 사이에 있으므로 디지털 동조기 내에 위치한 카운터의 출력 디지털 값은 그대로 유지된다.
이하 도 15 내지 18을 참조하여, 본 발명의 제 1 실시예에 의한 주파수 합성기의 안정도를 설명하겠다.
도 15 및 16에 표현된 DAT 발진기를 사용한 주파수 합성기는 안정적으로 동작한다. 그러나 도 15의 경우는 디지털 동조기 내에 위치한 카운터의 출력 디지털 값에 의한 각각의 주파수 밴드가 서로 겹쳐져 있어야 하므로 VCO의 설계에 있어서 주의가 필요하다.
도 17 및 18에 표현된 DAT 발진기를 사용한 주파수 합성기는 불안정하게 동작한다. 즉, 오실레이션(oscillation)이 발생한다. 이것은 원하는 락킹 주파수가 소정의 디지털 동조기의 카운터 출력 디지털 값에 의한 주파수 밴드에서 VH 이상에 있고, 이 주파수가 또한 카운터가 업 카운팅을 수행한 후의 디지털 동조기의 카운터 출력 디지털 값에 의한 다음 주파수밴드에서 VL이하에 있을 경우 DAT 발진기를 사용한 주파수 합성기는 불안정하게 동작한다.
도 15 내지 18에서, 상기 디지털 값이 고정된 상태에서의 상기 제 1 임계 전압에 의한 상기 출력 신호의 주파수와 상기 제 2 임계 전압에 의한 상기 출력 신호의 주파수의 차가 상기 디지털 값의 변화에 의하여 변화될 수 있는 최소의 주파수 폭보다 큰 경우에는 안정적임을 알 수 있다.
이하 도 19 내지 20을 참조하여 Matlab을 이용하여 본 발명의 제 1 실시예에 의한 주파수 합성기의 기능 블록들을 설계한 후, 과도 응답(transient response)을 모의 실험한 결과를 설명하겠다.
도 19는 N 나눗셈기의 나누기 비 N을 2400에서 2455로 천이한 경우이고, 도 20은 N을 165에서 175로 천이한 후 168로 천이한 경우이다. 도 19 내지 20에서 설명되는 것처럼 N이 변경된 후 디지털 동조기에 의하여 거친(coarse) 주파수 가변이 이루어지고 이후 루프 필터 LPF 전압에 의해 정확하게 원하는 주파수를 출력하는 것을 확인할 수 있다.
이하 도 21을 참조하여 본 발명의 제 2 실시예에 따른 분수-N 주파수 합성기를 설명하겠다.
도 21은 본 발명의 제 2 실시예에 따른 분수-N 주파수 합성기를 개략적으로 나타낸 도면이다. 도 21에서 분수-N 주파수 합성기는 R 나눗셈기(1110), 주파수/위상 검출기(1120), C 나눗셈기(1130), 전류 펌프(1140), LPF(1150), 디지털 동조기(1160), DAT_VCO(1170), N/N+1 나눗셈(1180) 및 누적기(1190)를 포함한다. 또한 P to S 블록(1200)을 추가적으로 포함할 수 있다. 이 중, R 나눗셈기(1110), 주파수/위상 검출기(1120), C 나눗셈기(1130), 전류 펌프(1140), LPF(1150), 디지털 동조기(1160), DAT_VCO(1170)은 도 에 표현된 정수-N 주파수 합성기의 각 블록과 동일하다. N/N+1 나눗셈기(1180)는 나누기 비 N 및 N+1의 두-계수(dual-modulus) 나누기 비를 가지는 나누기 회로로써, 캐리(carry) 신호(C)에 의하여 N과 N+1 나누기 비 중에서 하나가 선택된다. 누산기(1190)는 입력되는 값을 누적하여 그 결과에 따라 캐리 신호(C)를 발생한다. 그러므로 본 발명의 제 2 실시예에 따른 주파수 합성기는 VCO 이득을 아주 작게 할 수 있는 DAT 발진기를 사용함으로써, LPF 전압으로부터의 주기성 잡음에 둔감할 수가 있으므로 스퍼 전력을 감소시킬 수 있다는 장점이 있다.
본 발명에 의한 발진기 및 주파수 합성기는 광대역의 주파수 출력을 얻을 수 있는 반면 발진기에서 출력되는 잡음을 줄일 수 있다는 장점이 있다.
또한, 본 발명에 의한 발진기 및 주파수 합성기는 RF(radio frequency) 신호를 IF(intermediate frequency) 신호 또는 기저 대역(base band) 신호로 변환하기 위한 주파수를 공급하는데 적합하다는 장점이 있다.
또한, 본 발명에 의한 발진기 및 주파수 합성기는 넓은 주파수 가변 범위를 가지면서도, VCO 이득이 작으면서, 기생 캐패시턴스가 작고 낮은 작음과 스퍼를 가진다는 장점이 있다.

Claims (18)

  1. 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값에 의하여 출력 신호의 주파수가 결정되는 발진기; 및
    간헐적으로 상기 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 디지털 입력단에 입력되는 디지털 값을 변화시키는 디지털 동조기를 포함하는 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  2. 제 1 항에 있어서,
    상기 발진기는
    제 1 내지 2 인더터, 제 1 내지 2 가변 캐패시터, 제 1 내지 2 NMOS 트랜지스터, 전류 전원 및 2의 배수개의 스위치트 캐패시터를 포함하며,
    제 1 인덕터는 고전압 전원 및 제 1 노드에 연결되며,
    제 2 인덕터는 고전압 전원 및 제 2 노드에 연결되며,
    제 1 캐패시터는 제 1 노드 및 아날로그 입력단에 연결되며,
    제 2 캐패시터는 제 2 노드 및 아날로그 입력단에 연결되며,
    제 1 NMOS 트랜지스터의 제 1 소스/드레인은 제 1 노드에, 게이트는 제 2 노드에 제 2 소스/드레인은 제 3 노드에 연결되며,
    제 2 NMOS 트랜지스터의 제 1 소스/드레인은 제 2 노드에, 게이트는 제 1 노 드에 제 2 소스/드레인은 제 3 노드에 연결되며,
    전류 전원은 제 3 노드 및 저전압 전원에 연결되며,
    상기 스위치트 캐패시터 중 반의 양단은 제 1 노드 및 저전압 전원에 연결되고, 스위치는 디지탈 입력단에 연결되며,
    상기 스위치트 캐패시터 중 나머지의 양단은 제 2 노드 및 저전압 전원에 연결되고, 스위치는 디지탈 입력단에 연결되며,
    차동 출력 중 제 1 출력은 상기 제 1 노드에 연결되고, 제 2 출력은 상기 제 2 노드에 연결되는 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  3. 제 1 항에 있어서,
    상기 발진기는
    인덕터;
    상기 아날로그 입력단에 입력되는 전압에 따라 캐패시턴스가 변화하는 제 1 가변 캐패시터; 및
    복수개의 캐패시터를 포함하고 상기 디지털 입력단에 입력되는 디지털 값에 의하여 캐패시턴스가 변화하는 제 2 가변 캐패시터를 포함하며,
    상기 인덕터, 상기 제 1 가변 캐패시터 및 상기 제 2 가변 캐패시터는 병렬 연결된 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  4. 제 1 항에 있어서,
    상기 발진기는
    상기 아날로그 입력단에 입력되는 전압에 따라 캐패시턴스가 변화하는 가변 캐패시터; 및
    복수개의 인덕터를 포함하고, 상기 디지털 입력단에 입력되는 디지털 값에 의하여 인덕턴스가 변화하는 가변 인덕터를 포함하며,
    상기 가변 캐패시터 및 상기 가변 인덕터는 병렬 연결된 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  5. 제 1 항에 있어서,
    상기 발진기는
    복수개의 인덕터를 포함하고, 상기 디지털 입력단에 입력되는 디지털 값에 의하여 인덕턴스가 변화하는 가변 인덕터;
    상기 아날로그 입력단에 입력되는 전압에 따라 캐패시턴스가 변화하는 제 1 가변 캐패시터; 및
    복수개의 캐패시터를 포함하고 상기 디지털 입력단에 입력되는 디지털 값에 의하여 캐패시턴스가 변화하는 제 2 가변 캐패시터를 포함하며,
    상기 가변 인덕터, 상기 제 1 가변 캐패시터 및 상기 제 2 가변 캐패시터는 병렬 연결된 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  6. 제 1 항에 있어서,
    상기 디지털 동조기는
    간헐적인 신호를 발생시키는 제 1 요소; 및
    상기 간헐적인 신호가 발생하는 경우 상기 아날로그 입력단에 입력되는 전압을 상기 제 1 임계 전압 및 상기 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 디지털 입력단에 입력되는 디지털 값을 변화시키는 제 2 요소를 구비한 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  7. 제 6 항에 있어서,
    상기 제 1 요소는 소정의 주파수를 가지는 신호를 입력받아, 상기 주파수를 소정의 정수로 나눈 주파수를 가지는 신호를 상기 간헐적인 신호롤 출력하는 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  8. 제 7 항에 있어서,
    상기 소정의 정수는 외부에서 주어진 신호에 의하여 변경될 수 있는 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  9. 제 6 항에 있어서,
    상기 제 2 요소는
    상기 간헐적인 신호가 입력되는 경우에는 아날로그 입력단에 입력되는 전압을 출력하고, 그 외에는 상기 제 1 임계 전압과 상기 제 2 임계 전압 사이의 전압 을 출력하는 스위치;
    상기 스위치의 출력 전압을 상기 제 1 임계 전압 및 상기 제 2 임계 전압과 대소를 비교하여 그 결과를 출력하는 비교기; 및
    상기 비교기의 출력에 따라 업 카운팅을 수행하거나, 다운 카운팅을 수행하거나 또는 카운팅을 수행하지 아니하는 카운터를 포함하는 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  10. 제 9 항에 있어서,
    상기 카운터의 값은 외부에서 주어진 신호에 의하여 변경될 수 있는 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  11. 제 1 내지 10 항 중 어느 한 항에 있어서,
    상기 디지털 값이 고정된 상태에서의 상기 제 1 임계 전압에 의한 상기 출력 신호의 주파수와 상기 제 2 임계 전압에 의한 상기 출력 신호의 주파수의 차가 상기 디지털 값의 변화에 의하여 변화될 수 있는 최소의 주파수 폭보다 큰 것을 특징으로 하는 전압 제어 디지털 아날로그 발진기.
  12. 주파수/위상 검출기, 전류 펌프, 저대역 통과 필터, 디지털 동조기, 발진기 및 제 1 나눗셈기를 포함한 주파수 합성기에 있어서,
    상기 주파수/위상 검출기는 소정의 입력 신호 및 상기 제 1 나눗셈기 출력 신호의 주파수 및 위상을 비교하여 그 결과에 따라 상기 전류 펌프를 제어하는 신호를 출력하며,
    상기 전류 펌프는 상기 주파수 위상 검출기의 출력 신호에 따라 상기 저대역 통과 필터에 양의 전류 또는 음의 전류를 공급하며,
    상기 저대역 통과 필터는 상기 전류 펌프의 출력 전류를 입력받아 상기 발진기의 아날로그 입력단에 입력되는 전압을 출력하며,
    상기 디지털 동조기는 간헐적으로 상기 발진기의 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 발진기의 디지털 입력단에 입력되는 디지털 값을 변화시키며,
    상기 발진기는 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값의 변화에 따라 출력 신호의 주파수를 변화시켜 출력하며,
    상기 제 1 나눗셈기는 상기 발진기의 출력 신호의 주파수를 제 1 정수로 나눈 주파수를 가지는 신호를 출력하는 것을 특징으로 하는 주파수 합성기.
  13. 제 12 항에 있어서,
    소정의 주파수를 가지는 신호를 입력받아 이 신호의 주파수를 제 2 정수로 나눈 주파수를 가지는 신호를 상기 주파수/위상 검출기의 상기 소정의 입력 신호로 입력하는 제 2 나눗셈기를 추가적으로 가지는 것을 특징으로 하는 주파수 합성기.
  14. 제 12 항에 있어서,
    상기 저대역 통과 필터는
    저항, 제 1 내지 2 캐패시터를 포함하며,
    직렬 연결된 저항 및 제 1 캐패시터의 양단은 제 1 노드 및 제 2 노드에 연결되며,
    제 2 캐패시터는 제 1 노드 및 제 2 노드에 연결되며,
    제 1 노드는 입력단 및 출력단에 연결되며,
    제 2 노드는 전압 전원에 연결된 것을 특징으로 하는 주파수 합성기.
  15. 제 12 내지 14항 중 어느 한 항에 있어서,
    상기 디지털 동조기는
    상기 주파수/위상 검출기의 상기 소정의 입력 신호를 입력받아, 이 신호의 주파수를 제 3 정수로 나눈 주파수를 가지는 신호를 간헐적인 신호로써 출력하는 제 1 요소; 및
    상기 간헐적인 신호가 발생하는 경우 상기 발진기의 아날로그 입력단에 입력되는 전압을 상기 제 1 임계 전압 및 상기 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 발진기의 디지털 입력단에 입력되는 디지털 값을 변화시키는 제 2 요소를 구비한 것을 특징으로 하는 주파수 합성기.
  16. 주파수/위상 검출기, 전류 펌프, 저대역 통과 필터, 디지털 동조기, 발진기 및 제 1 나눗셈기를 포함한 주파수 합성기에 있어서,
    상기 주파수/위상 검출기는 소정의 입력 신호 및 상기 제 1 나눗셈기 출력 신호의 주파수 및 위상을 비교하여 그 결과에 따라 상기 전류 펌프를 제어하는 신호를 출력하며,
    상기 전류 펌프는 상기 주파수 위상 검출기의 출력 신호에 따라 상기 저대역 통과 필터에 양의 전류 또는 음의 전류를 공급하며,
    상기 저대역 통과 필터는 상기 전류 펌프의 출력 전류를 입력받아 상기 발진기의 아날로그 입력단에 입력되는 전압을 출력하며,
    상기 디지털 동조기는 간헐적으로 상기 발진기의 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 발진기의 디지털 입력단에 입력되는 디지털 값을 변화시키며,
    상기 발진기는 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값의 변화에 따라 출력 신호의 주파수를 변화시켜 출력하며,
    상기 제 1 나눗셈기는 상기 발진기의 출력 신호의 주파수를 소정의 기간에는 제 1 정수로 나누어 출력하고, 이외의 기간에는 상기 제 1 정수에 1을 더한 값으로 나누어 출력하는 것을 특징으로 하는 주파수 합성기.
  17. 제 16 항에 있어서,
    상기 제 1 나눗셈기는
    누적 연산(accumulation)을 수행하여 그 결과에 따라, 발진기의 출력 신호의 주파수를 상기 제 1 정수 또는 상기 제 1 정수에 1을 더한 값으로 나눌지 여부를 결정하는 신호를 출력하는 제 1 요소; 및
    상기 제 1 요소의 출력 신호에 따라, 발진기의 출력 신호의 주파수를 상기 제 1 정수 또는 상기 제 1 정수에 1을 더한 값으로 나누어 출력하는 2 요소를 포함하는 것을 특징으로 하는 주파수 합성기.
  18. 제 16 내지 17 항 중 어느 한 항에 있어서,
    상기 디지털 동조기는
    상기 주파수/위상 검출기의 상기 소정의 입력 신호를 입력받아, 이 신호의 주파수를 소정의 정수로 나눈 주파수를 가지는 신호를 간헐적인 신호로써 출력하는 제 1 요소; 및
    상기 간헐적인 신호가 발생하는 경우 상기 발진기의 아날로그 입력단에 입력되는 전압을 상기 제 1 임계 전압 및 상기 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 발진기의 디지털 입력단에 입력되는 디지털 값을 변화시키는 제 2 요소를 구비한 것을 특징으로 하는 주파수 합성기.
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