JP7104402B2

JP7104402B2 - Ｐｌｌ回路

Info

Publication number: JP7104402B2
Application number: JP2018100567A
Authority: JP
Inventors: 俊一久保; 悠介藤田
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2018-05-25
Filing date: 2018-05-25
Publication date: 2022-07-21
Anticipated expiration: 2038-05-25
Also published as: JP2019205118A; CN110535463A; US20190363722A1; US10715152B2; CN110535463B

Description

本発明は、ＰＬＬ回路に関するものである。

一般に、ＰＬＬ（Phase Locked Loop）回路は、位相比較器、チャージポンプ、ループフィルタおよび電圧制御発振器（Voltage Controlled Oscillator、ＶＣＯ）を備え、これらによりループが構成されている。ＰＬＬ回路は、入力される発振信号の周波数を定数倍した周波数を有する発振信号を出力する周波数シンセサイザとして用いられる。また、ＰＬＬ回路は、ＣＤＲ（Clock Data Recovery）装置において入力されるデジタル信号に埋め込まれたクロックを復元することができる。

ＰＬＬ回路は以下のように動作する。電圧制御発振器に制御電圧値が入力されると、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。電圧制御発振器から出力される発振信号、または、この発振信号を分周した信号が、帰還発振信号として位相比較器に入力される。また、この帰還発振信号に加えて他の入力信号（発振信号またはデジタル信号）も位相比較器に入力される。位相比較器において、入力信号と帰還発振信号との間の位相差が検出されて、この検出された位相差を表す位相差信号がチャージポンプへ出力される。

この位相差信号を入力するチャージポンプから、この位相差信号が表す位相差に応じた充放電電流が出力される。この充放電電流はループフィルタに入力される。ループフィルタは、チャージポンプから出力される充放電電流に応じて電荷蓄積量が増減される容量素子を含む。ループフィルタは、この電荷蓄積量に応じた制御電圧値を電圧制御発振器へ出力する。ループフィルタから出力される制御電圧値が電圧制御発振器に入力されて、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。

このようなループを有するＰＬＬ回路において、位相比較器により検出される位相差が小さくなるように、ループフィルタから出力されて電圧制御発振器に入力される制御電圧値が或る値に収束していく。そして、電圧制御発振器から、入力される発振信号の周波数を定数倍した周波数を有する発振信号が出力され、或いは、入力されるデジタル信号に埋め込まれたクロックが復元されて出力される。

電圧制御発振器としては様々なタイプのものがある。そのなかでも、ＬＣ-ＶＣＯは、インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力する。他のタイプの電圧制御発振器と比較すると、ＬＣ-ＶＣＯのジッタは少ない。したがって、１０Ｇｂｐｓ以上の周波数の場合には、様々なタイプがある電圧制御発振器のなかでもＬＣ-ＶＣＯの使用が不可欠である。

他のタイプの電圧制御発振器と比較すると、ＬＣ-ＶＣＯでは、制御電圧値の変化に対する出力発振信号の周波数の変化は小さい。ＬＣ-ＶＣＯでは、キャパシタの容量値を変更すると、出力発振信号の周波数（Ｆ）と制御電圧値（Ｖ）との間のＦＶ特性を変更することができる。また、ＬＣ-ＶＣＯに入力される制御電圧値の範囲は限られており、この範囲から制御電圧値が外れていると入出力間の周波数の比例関係は成立しない。

ところで、伝送される信号の周波数は、スペクトラム拡散（Spread Spectrum、ＳＳ）により時間的に変動する場合がある。信号の周波数が一定である場合、その信号から放射される電磁波のエネルギは、その周波数に集中することから、電磁妨害（Electro Magnetic Interference、ＥＭＩ）が問題となる。これに対して、ＳＳにより信号の周波数を意図的に変調すれば、その信号から放射される電磁波のエネルギは、周波数帯域が広がり、ピークが小さくなる。ＳＳによりＥＭＩの問題を低減することができる。信号のビットレートが高い場合や、伝送距離が長い場合には、ＳＳにより信号の周波数を変調するのが望ましい。ＳＳによる周波数の変調度として、±１.０％以上が求められる場合がある。

例えば、パラレルデータをシリアルデータに変換して出力するシリアライザ装置は、周波数が低い第１クロックが指示するタイミングでパラレルデータをラッチし、周波数が高い第２クロックが指示するタイミングでシリアルデータを出力する。このようなシリアライザ装置において、ＳＳを印加してシリアルデータを出力する場合がある。この場合、シリアライザ装置において用いられるＰＬＬ回路は、ＳＳが印加された第１クロックを入力して、この第１クロックの周波数の定数倍の周波数を有しＳＳが印加された第２クロックを生成し出力する。

シリアルデータのビットレートが高く、第２クロックの周波数が高い場合、前述したとおり、ＰＬＬ回路に含まれる電圧制御発振器としてＬＣ-ＶＣＯを用いるのが好ましい。しかし、ＰＬＬ回路に入力される第１クロックにおけるＳＳによる周波数の変調が大きいと、ＬＣ-ＶＣＯに入力される制御電圧値の変動も大きくなり、ＰＬＬ回路から出力される第２クロックの周波数は第１クロックの周波数に比例しない事態が生じる。このような事態を回避するには、ＬＣ-ＶＣＯにおいて、キャパシタの容量値を適切に設定して、ＦＶ特性を適切なものとすることが重要である。

ＦＶ特性を適切に設定することを意図した発明が特許文献１，２に開示されている。特許文献１に開示された発明は、第１クロックの周波数変動の範囲において第１クロックの周波数と第２クロックの周波数とが常に比例関係となるように、ＬＣ-ＶＣＯにおいてキャパシタの容量値を設定する。特許文献２に開示された発明は、第１クロックの周波数変動の範囲においてＬＣ-ＶＣＯに入力される制御電圧値が常に所定範囲内に存在するように、ＬＣ-ＶＣＯにおいてキャパシタの容量値を設定する。

特開２００３－７８４１０号公報米国特許第７１０２４４６号明細書

しかし、特許文献１に開示された発明では、当初設定時にはＬＣ-ＶＣＯのＦＶ特性が適切であったとしても、電圧または温度の変動があった場合にＬＣ-ＶＣＯのＦＶ特性が悪化する場合がある。すなわち、特許文献１に開示された発明は、電圧・温度（ＶＴ）ドリフトマージンを十分に確保することができない場合がある。

また、特許文献２に開示された発明では、ＬＣ-ＶＣＯに入力される制御電圧値を監視する範囲が広いと、特許文献１に開示された発明が有する上記問題と同様の問題がある。逆に、ＬＣ-ＶＣＯに入力される制御電圧値を監視する範囲が狭いと、ＳＳによる周波数変調が大きく制御電圧値の変動幅が大きいとき、制御電圧値が常に所定範囲内に存在するようなＦＶ特性を見出すことができない場合がある。また、ＬＣ-ＶＣＯに入力される制御電圧値を監視する範囲が狭いときに、制御電圧値が少しでも所定範囲内に存在するようなＦＶ特性を選択すると、その選択したＦＶ特性は好適なものであるとは限らない。

本発明は、上記問題点を解消する為になされたものであり、電圧制御発振器としてＬＣ-ＶＣＯを備えるＰＬＬ回路であって、ＬＣ-ＶＣＯのＦＶ特性をより好適に設定することができるＰＬＬ回路を提供することを目的とする。

本発明のＰＬＬ回路は、(1) インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力し、周波数と制御電圧値との間のＦＶ特性が可変である電圧制御発振器と、(2) 電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、(3) 位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、(4) チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値を電圧制御発振器へ出力するループフィルタと、(5) 制御電圧値の平均値に基づいてＦＶ特性を調整するＦＶ特性調整部と、を備える。

ＦＶ特性調整部は、制御電圧値の平均値と基準電圧値との差が予め決められた閾値以下となるようにＦＶ特性を調整する。或いは、ＦＶ特性調整部は、制御電圧値の平均値が予め決められた下限値と上限値との間となるようにＦＶ特性を調整する。ＦＶ特性調整部は、制御電圧値の平均値として、制御電圧値の最大値と最小値との平均値を求めるのが好適である。

本発明のＰＬＬ回路は、ＬＣ-ＶＣＯのＦＶ特性をより好適に設定することができる。

図１は、ＰＬＬ回路１の構成を示す図である。図２は、電圧制御発振器４０の一回路例を示す図である。図３は、電圧制御発振器４０のＦＶ特性の一例を示す図である。図４は、電圧制御発振器４０の出力発振信号の周波数帯域の一例を示す図である。図５は、ＦＶ特性調整部６０の一回路例を示す図である。図６は、ＦＶ特性調整部６０における各電圧値の変化を説明する図である。図７は、最大値検出回路の他の構成例を示す図である。図８は、最大値検出回路の更に他の構成例を示す図である。図９は、最小値検出回路の他の構成例を示す図である。図１０は、最小値検出回路の更に他の構成例を示す図である。図１１は、平均値算出回路の他の構成例を示す図である。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

図１は、ＰＬＬ回路１の構成を示す図である。ＰＬＬ回路１は、位相比較器１０、チャージポンプ２１、チャージポンプ２２、ループフィルタ３０、電圧制御発振器４０、分周器５０およびＦＶ特性調整部６０を備える。

電圧制御発振器４０は、インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、ループフィルタ３０から入力される制御電圧値に応じた周波数を有する発振信号を出力する。電圧制御発振器４０は、出力発振信号の周波数（Ｆ）と制御電圧値（Ｖ）との間のＦＶ特性が可変である。

位相比較器１０は、電圧制御発振器４０から出力される発振信号を分周器５０によりＮ分周した信号を帰還発振信号として入力するとともに、入力信号をも入力する。なお、分周器５０は設けられなくてもよく、この場合には、電圧制御発振器４０から出力される発振信号が、位相比較器１０に入力される帰還発振信号となる。位相比較器１０に入力される入力信号は、クロックであり、または、クロックが埋め込まれたデジタル信号であってもよい。位相比較器１０は、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号をチャージポンプ２１，２２へ出力する。

チャージポンプ２１，２２は、位相比較器１０から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力する。チャージポンプ２１，２２は互いに同じ構成であってもよい。

ループフィルタ３０は、チャージポンプ２１，２２から出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値を電圧制御発振器４０へ出力する。ループフィルタ３０は、抵抗器３１、キャパシタ３２、キャパシタ３３およびバッファ３４を含む。抵抗器３１は、チャージポンプ２１の出力端とバッファ３４の出力端との間に設けられている。キャパシタ３２は、チャージポンプ２１の出力端と接地電位端との間に設けられている。キャパシタ３３は、チャージポンプ２２の出力端と接地電位端との間に設けられている。バッファ３４の入力端はチャージポンプ２２の出力端と接続されている。バッファ３４の出力端は抵抗器３１と接続されている。バッファ３４の利得は１である。

ＦＶ特性調整部６０は、制御電圧値の平均値に基づいて、電圧制御発振器４０のＦＶ特性を調整するためのＦＶ特性制御信号を電圧制御発振器４０へ出力する。ＦＶ特性調整部６０の詳細については後述する。

図２は、電圧制御発振器４０の一回路例を示す図である。この図に示される回路例では、電圧制御発振器４０は、ＮＭＯＳトランジスタＭ１，Ｍ２、抵抗器Ｒ１，Ｒ２、キャパシタＣ１１～Ｃ１５、キャパシタＣ２１～Ｃ２５、スイッチＳＷ０～ＳＷ２およびインダクタＬを含む。

ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのソースは接地電位端に接続されている。ＮＭＯＳトランジスタＭ１のドレインは、ＮＭＯＳトランジスタＭ２のゲートに接続されている。ＮＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ１のゲートに接続されている。

キャパシタＣ１１，Ｃ１２，Ｃ２２，Ｃ２１は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。キャパシタＣ１２，Ｃ２２の容量値は可変である。直列に接続された抵抗器Ｒ１，Ｒ２は、キャパシタＣ１１，Ｃ１２間の接続点とキャパシタＣ２１，Ｃ２２間の接続点との間に設けられている。抵抗器Ｒ１，Ｒ２間の接続点に電圧Ｖｒが入力される。

キャパシタＣ１３，スイッチＳＷ０，キャパシタＣ２３は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。キャパシタＣ１４，スイッチＳＷ１，キャパシタＣ２４は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。キャパシタＣ１５，スイッチＳＷ２，キャパシタＣ２５は、この順に直列に接続されて、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。

キャパシタＣ１３～Ｃ１５およびキャパシタＣ２３～Ｃ２５それぞれの容量値の間には、例えば次のような関係がある。Ｃは、キャパシタＣ１３，Ｃ２３の容量値である。
Ｃ１５＝Ｃ２５＝２^２Ｃ
Ｃ１４＝Ｃ２４＝２Ｃ
Ｃ１３＝Ｃ２３＝Ｃ

インダクタＬは、ＮＭＯＳトランジスタＭ１，Ｍ２それぞれのドレインの間に設けられている。インダクタＬに電源電圧ＶＤＤが与えられる。

３個のスイッチＳＷ０～ＳＷ２それぞれのオン／オフは、ＦＶ特性調整部６０から与えられるＦＶ特性制御信号により設定される。ＦＶ特性制御信号は３ビットのデータで表すことができる。キャパシタＣ１３～Ｃ１５およびキャパシタＣ２３～Ｃ２５を含むキャパシタバンクＣbankの全体の容量値は、ＦＶ特性制御信号（すなわち、３個のスイッチＳＷ０～ＳＷ２それぞれのオン／オフ設定状態）に応じたものとなる。キャパシタＣ１２，Ｃ２２間の接続点に制御電圧値ＶＣが入力される。ＮＭＯＳトランジスタＭ２のドレインから発振信号が出力される。この出力発振信号の周波数は、制御電圧値ＶＣに応じたものとなる。また、ＦＶ特性は、ＦＶ特性制御信号に応じたものとなる。

図３は、電圧制御発振器４０のＦＶ特性の一例を示す図である。横軸は、電圧制御発振器４０に入力される制御電圧値ＶＣと電源電圧ＶＤＤとの比［－］である。縦軸は、電圧制御発振器４０から出力される発振信号の周波数［ＧＨｚ］である。３ビットのＦＶ特性制御信号CTLVCOの値が二進数表記で000から111までの８とおりの場合について、ＦＶ特性が示されている。この図に示されるとおり、電圧制御発振器４０は、入力される制御電圧値に応じた周波数を有する発振信号を出力することができ、また、ＦＶ特性制御信号によってＦＶ特性を変更することができる。

図４は、電圧制御発振器４０の出力発振信号の周波数帯域の一例を示す図である。横軸は、電圧制御発振器４０に入力されるＦＶ特性制御信号の値である。縦軸は、電圧制御発振器４０から出力される発振信号の周波数である。この図は、ＦＶ特性制御信号の各値について、出力発振信号の周波数帯域が線分で示されている。図３および図４に示されるとおり、出力発振信号の周波数帯域は、ＦＶ特性制御信号の値によって異なる。

図４中には、ＳＳを印加した場合における出力発振信号の周波数の中央値Ｆｃが実線で示され、また、ＳＳに因る出力発振信号の周波数の変動の範囲が破線で示されている。図中に示されている８とおりの帯域Ｂ１～Ｂ８のうち、帯域Ｂ１，Ｂ２，Ｂ８は、ＳＳに因る出力発振信号の周波数の変動の範囲と全く重ならない。帯域Ｂ３，Ｂ４，Ｂ６，Ｂ７は、ＳＳに因る出力発振信号の周波数の変動の全範囲ではなく一部範囲のみを含む。したがって、ＦＶ特性制御信号により帯域Ｂ１～Ｂ４，Ｂ６～Ｂ８の何れかが選択された場合、出力発振信号の周波数は、入力信号の周波数またはビットレートに対して比例関係とならない。

これに対して、帯域Ｂ５は、ＳＳに因る出力発振信号の周波数の変動の全範囲を含む。したがって、ＦＶ特性制御信号により帯域Ｂ５が選択された場合、出力発振信号の周波数は、入力信号の周波数またはビットレートに対して比例関係となるので、好ましい。ＳＳに因る出力発振信号の周波数の変動の全範囲を含む帯域が複数とおり存在する場合、それら複数の帯域のうち何れの帯域が選択されてもよい。しかし、ＶＴドリフトマージンを十分に確保するためには、複数の帯域のうちでも、より好適な帯域を選択するのが好ましい。

そこで、ＦＶ特性調整部６０は、制御電圧値の平均値と基準電圧値との差が予め決められた閾値以下となるように、適切なＦＶ特性制御信号を電圧制御発振器４０に与えてＦＶ特性を調整する。或いは、ＦＶ特性調整部６０は、制御電圧値の平均値が予め決められた下限値と上限値との間となるように、適切なＦＶ特性制御信号を電圧制御発振器４０に与えてＦＶ特性を調整する。制御電圧値の平均値は、ＳＳの１周期の期間に亘って一定時間間隔でサンプリングした制御電圧値の平均値であってもよいし、ＳＳの１周期の期間に亘る制御電圧値の積分値を周期で割った値であってもよいし、また、簡易な構成とするためには制御電圧値の最大値と最小値との平均の値であってもよい。

図５は、ＦＶ特性調整部６０の一回路例を示す図である。この図には、チャージポンプ２１、チャージポンプ２２および電圧制御発振器４０も示されている。ＦＶ特性調整部６０は、ＡＤ変換回路６１、最大値検出回路６２、最小値検出回路６３、平均値算出回路６４、判定回路６５および制御信号生成回路６６を含む。

ＡＤ変換回路６１は、アナログ値である制御電圧値ＶＣを入力して、その制御電圧値ＶＣに対応するデジタル値ＤＶＣを出力する。ＡＤ変換回路６１は、カウンタ６１１、参照電圧生成回路６１２、コンパレータ６１３、セレクタ６１４およびラッチ回路６１５を含む。

カウンタ６１１は、初期値から一定時間間隔でカウントアップしていき、そのカウント値を参照電圧生成回路６１２へ出力する。参照電圧生成回路６１２は、カウンタ６１１から出力されたカウント値を入力し、そのカウント値に対応する参照電圧値ＲＶを生成してコンパレータ６１３へ出力する。コンパレータ６１３は、参照電圧生成回路６１２から出力された参照電圧値ＲＶを入力するとともに、制御電圧値ＶＣを入力する。参照電圧値ＲＶが制御電圧値ＶＣを超えると、コンパレータ６１３から出力される信号ＣＭＰＯはハイレベルからローレベルに転じる。

カウンタ６１１は、信号ＣＭＰＯがローレベルに転じることで初期化され、再び初期値から一定時間間隔でカウントアップしていく。セレクタ６１４は、信号ＣＭＰＯがハイレベルであるとき、ラッチ回路６１５からの出力値を選択して出力する。セレクタ６１４は、信号ＣＭＰＯがローレベルであるとき、カウンタ６１１からの出力値を選択して出力する。ラッチ回路６１５は、セレクタ６１４からの出力値をラッチして出力する。ラッチ回路６１５から出力されるデジタル値ＤＶＣは、制御電圧値ＶＣに対応するものである。

最大値検出回路６２は、ＡＤ変換回路６１のラッチ回路６１５から順次に出力されるデジタル値ＤＶＣの最大値ＶＣmaxを検出して出力する。最大値検出回路６２は、コンパレータ６２１、セレクタ６２２およびラッチ回路６２３を含む。コンパレータ６２１は、デジタル値ＤＶＣおよびラッチ回路６２３からの出力値を入力して、これら２つの値の大小を比較する。セレクタ６２２は、デジタル値ＤＶＣがラッチ回路６２３からの出力値より大きいとコンパレータ６２１により判定されたときに、デジタル値ＤＶＣを選択して出力する。セレクタ６２２は、デジタル値ＤＶＣがラッチ回路６２３からの出力値より小さいとコンパレータ６２１により判定されたときに、ラッチ回路６２３からの出力値を選択して出力する。ラッチ回路６２３は、セレクタ６２２からの出力値をラッチして出力する。ラッチ回路６２３から出力されるデジタル値ＶＣmaxは、制御電圧値ＶＣの最大値に対応するものである。

最小値検出回路６３は、ＡＤ変換回路６１のラッチ回路６１５から順次に出力されるデジタル値ＤＶＣの最小値ＶＣminを検出して出力する。最小値検出回路６３は、コンパレータ６３１、セレクタ６３２およびラッチ回路６３３を含む。コンパレータ６３１は、デジタル値ＤＶＣおよびラッチ回路６３３からの出力値を入力して、これら２つの値の大小を比較する。セレクタ６３２は、デジタル値ＤＶＣがラッチ回路６３３からの出力値より小さいとコンパレータ６３１により判定されたときに、デジタル値ＤＶＣを選択して出力する。セレクタ６３２は、デジタル値ＤＶＣがラッチ回路６３３からの出力値より大きいとコンパレータ６３１により判定されたときに、ラッチ回路６３３からの出力値を選択して出力する。ラッチ回路６３３は、セレクタ６３２からの出力値をラッチして出力する。ラッチ回路６３３から出力されるデジタル値ＶＣminは、制御電圧値ＶＣの最小値に対応するものである。

平均値算出回路６４は、最大値検出回路６２から出力される最大値ＶＣmaxを入力するとともに、最小値検出回路６３から出力される最小値ＶＣminを入力して、これら最大値ＶＣmaxと最小値ＶＣminとの平均値ＶＣave（＝(ＶＣmax＋ＶＣmin)／２）を求めて出力する。平均値算出回路６４は、最大値ＶＣmaxと最小値ＶＣminとを加算して加算結果の値を出力する加算回路６４１と、この加算結果に１／２を乗算して乗算結果の値を出力する乗算回路６４２と、を含む。乗算回路６４２から出力される値は、最大値ＶＣmaxと最小値ＶＣminとの平均値ＶＣaveである。

判定回路６５は、平均値算出回路６４から出力される平均値ＶＣaveを入力して、予め決められた下限値ＬＶthと上限値ＨＶthとの間に平均値ＶＣaveがあるか否かを判定する。或いは、判定回路６５は、平均値ＶＣaveと基準電圧値との差が予め決められた閾値以下であるか否かを判定してもよい。制御信号生成回路６６は、判定回路６５による判定結果に基づいて、電圧制御発振器４０に与えるＦＶ特性制御信号を生成して、そのＦＶ特性制御信号を電圧制御発振器４０へ出力する。制御信号生成回路６６は、平均値ＶＣaveが下限値ＬＶthと上限値ＨＶthとの間に存在するように、或いは、平均値ＶＣaveと基準電圧値との差が予め決められた閾値以下となるように、ＦＶ特性制御信号を生成する。

図６は、ＦＶ特性調整部６０における各電圧値の変化を説明する図である。この図には、制御電圧値ＶＣの時間変化、および、参照電圧生成回路６１２から出力される参照電圧値ＲＶの時間変化、が示されている。また、制御電圧値ＶＣの時間変化および参照電圧値ＲＶの時間変化が一部拡大して示されている。この図に示されるように、参照電圧値ＲＶは、初期値から段階的に増加していき、参照電圧値ＲＶを超えると初期値に戻って、再び初期値から段階的に増加していく。

また、この図には、最大値検出回路６２から出力される最大値ＶＣmaxのレベル、最小値検出回路６３から出力される最小値ＶＣminのレベル、平均値算出回路６４から出力される平均値ＶＣaveのレベル、ならびに、判定回路６５による判定に用いられる下限値ＬＶthおよび上限値ＨＶthの各レベル、が示されている。

下限値ＬＶthおよび上限値ＨＶthは、制御電圧値ＶＣの変動範囲の略中央を挟み、かつ、電圧制御発振器４０の周波数帯域が必ず存在する範囲内で、狭く配置される。このようにすることで、ＳＳ強度に依らず、ＶＴドリフトマージンが最大となる周波数帯域を選択することができる。ＬＣ-ＶＣＯのＦＶ特性をより好適に設定することができる。

これまでに説明したＦＶ特性調整部６０は、制御電圧値ＶＣをＡＤ変換回路６１によりデジタル値ＤＶＣに変換した後に、デジタル処理により、最大値ＶＣmax、最小値ＶＣminおよび平均値ＶＣaveを求め、その平均値ＶＣaveを判定するものであった。しかし、図７～図１１に示されるように、アナログ値である制御電圧値ＶＣからアナログ処理により、最大値ＶＣmax、最小値ＶＣminおよび平均値ＶＣaveを求めることもできる。

図７は、最大値検出回路の他の構成例を示す図である。この図に示される最大値検出回路６２Ａは、差動アンプ６２４、ダイオード６２５、キャパシタ６２７、バッファ６２８および電流源６２９を含む。差動アンプ６２４の非反転入力端子は、制御電圧値ＶＣが入力される。差動アンプ６２４の反転入力端子は、ダイオード６２５のカソードに接続されている。差動アンプ６２４の出力端子は、ダイオード６２５のアノードに接続されている。キャパシタ６２７は、ダイオード６２５のカソードと接地電位端との間に設けられている。電流源６２９は、ダイオード６２５のカソードと接地電位端との間に設けられている。利得１のバッファ６２８の入力端は、ダイオード６２５のカソードと接続されている。バッファ６２８は、ダイオード６２５のカソードの電位を最大値ＶＣmaxとして出力する。

図８は、最大値検出回路の更に他の構成例を示す図である。この図に示される最大値検出回路６２Ｂは、差動アンプ６２４、ＰＭＯＳトランジスタ６２６、キャパシタ６２７、バッファ６２８および電流源６２９を含む。差動アンプ６２４の非反転入力端子は、制御電圧値ＶＣが入力される。差動アンプ６２４の反転入力端子は、ＰＭＯＳトランジスタ６２６のドレインに接続されている。差動アンプ６２４の出力端子は、ＰＭＯＳトランジスタ６２６のゲートに接続されている。ＰＭＯＳトランジスタ６２６のソースは、電源電位端に接続されている。キャパシタ６２７は、ＰＭＯＳトランジスタ６２６のドレインと接地電位端との間に設けられている。電流源６２９は、ＰＭＯＳトランジスタ６２６のドレインと接地電位端との間に設けられている。利得１のバッファ６２８の入力端は、ＰＭＯＳトランジスタ６２６のドレインと接続されている。バッファ６２８は、ＰＭＯＳトランジスタ６２６のドレインの電位を最大値ＶＣmaxとして出力する。

図９は、最小値検出回路の他の構成例を示す図である。この図に示される最小値検出回路６３Ａは、差動アンプ６３４、ダイオード６３５、キャパシタ６３７、バッファ６３８および電流源６３９を含む。差動アンプ６３４の非反転入力端子は、制御電圧値ＶＣが入力される。差動アンプ６３４の反転入力端子は、ダイオード６３５のアノードに接続されている。差動アンプ６３４の出力端子は、ダイオード６３５のカソードに接続されている。キャパシタ６３７は、ダイオード６３５のアノードと接地電位端との間に設けられている。電流源６３９は、ダイオード６３５のアノードと電源電位端との間に設けられている。利得１のバッファ６３８の入力端は、ダイオード６３５のアノードと接続されている。バッファ６３８は、ダイオード６３５のアノードの電位を最小値ＶＣminとして出力する。

図１０は、最小値検出回路の更に他の構成例を示す図である。この図に示される最小値検出回路６３Ｂは、差動アンプ６３４、ＮＭＯＳトランジスタ６３６、キャパシタ６３７、バッファ６３８および電流源６３９を含む。差動アンプ６３４の非反転入力端子は、制御電圧値ＶＣが入力される。差動アンプ６３４の反転入力端子は、ＮＭＯＳトランジスタ６３６のドレインに接続されている。差動アンプ６３４の出力端子は、ＮＭＯＳトランジスタ６３６のゲートに接続されている。ＮＭＯＳトランジスタ６３６のソースは、接地電位端に接続されている。キャパシタ６３７は、ＮＭＯＳトランジスタ６３６のドレインと接地電位端との間に設けられている。電流源６３９は、ＮＭＯＳトランジスタ６３６のドレインと電源電位端との間に設けられている。利得１のバッファ６３８の入力端は、ＮＭＯＳトランジスタ６３６のドレインと接続されている。バッファ６３８は、ＮＭＯＳトランジスタ６３６のドレインの電位を最小値ＶＣminとして出力する。

図１１は、平均値算出回路の他の構成例を示す図である。この図に示される平均値算出回路６４Ａは、差動アンプ６４３および抵抗器６４４～６４６を含む。抵抗器６４４および抵抗器６４５は直列に接続されており、抵抗器６４４の一端に最大値ＶＣmaxが入力され、抵抗器６４５の一端に最小値ＶＣminが入力される。差動アンプ６４３の非反転入力端子は、抵抗器６４４と抵抗器６４５との接続点に接続されている。差動アンプ６４３の反転入力端子は、参照電圧値Ｖrefが入力される。差動アンプ６４３の非反転入力端子と出力端子との間に、抵抗器６４６が設けられている。抵抗器６４４および抵抗器６４５それぞれの抵抗値は、互いに等しく、抵抗器６４６の抵抗値の１／２である。差動アンプ６４３の出力端子から平均値ＶＣaveが出力される。

平均値算出回路６４Ａからアナログ値として出力される平均値ＶＣaveを判定する判定回路も、差動アンプを含む構成とすることができる。

１…ＰＬＬ回路、１０…位相比較器、２１，２２…チャージポンプ、３０…ループフィルタ、３１…抵抗器、３２…キャパシタ、３３…キャパシタ、３４…バッファ、４０…電圧制御発振器（ＬＣ-ＶＣＯ）、５０…分周器、６０…ＦＶ特性調整部、６１…ＡＤ変換回路、６２，６２Ａ，６２Ｂ…最大値検出回路、６３，６３Ａ，６３Ｂ…最小値検出回路、６４，６４Ａ…平均値算出回路、６５…判定回路、６６…制御信号生成回路。

Claims

インダクタおよびキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力し、前記周波数と前記制御電圧値との間のＦＶ特性が可変である電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、周波数変調された入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、
前記位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
前記チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される前記制御電圧値を前記電圧制御発振器へ出力するループフィルタと、
前記入力信号の周波数変調によって変動する前記制御電圧値の平均値に基づいて前記電圧制御発振器の前記キャパシタの容量値を設定して前記ＦＶ特性を調整するＦＶ特性調整部と、
を備えるＰＬＬ回路。
前記ＦＶ特性調整部は、前記制御電圧値の平均値と基準電圧値との差が予め決められた閾値以下となるように前記ＦＶ特性を調整する、
請求項１に記載のＰＬＬ回路。
前記ＦＶ特性調整部は、前記制御電圧値の平均値が予め決められた下限値と上限値との間となるように前記ＦＶ特性を調整する、
請求項１に記載のＰＬＬ回路。
前記ＦＶ特性調整部は、前記制御電圧値の平均値として、前記制御電圧値の最大値と最小値との平均値を求める、
請求項１～３の何れか１項に記載のＰＬＬ回路。