CN110535463B - Pll电路 - Google Patents

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Abstract

本发明提供PLL电路。一个实施方式的PLL电路具有用于能够更加适当地设定LC‑VCO的FV特性的构造。该PLL电路(1)具有电压控制振荡器、相位比较器、电荷泵、环路滤波器、设定电压控制振荡器的FV特性的FV特性调整部。电压控制振荡器具有表示控制信号与频率之间的关系的FV特性，依照该FV特性输出与供给的控制信号对应的频率的振荡信号。相位比较器检测输入信号与来自电压控制振荡器的控制信号的相位差。电荷泵输出与相位差对应地增减的修正电压值。环路滤波器输出与修正电压值的变动对应地增减的控制电压值。FV特性调整部根据修正电压值的平均值，生成FV特性控制信号。

Description

PLL电路
技术领域
本发明涉及PLL电路。
背景技术
一般而言，PLL(Phase Locked Loop：锁相环)电路具有相位比较器、电荷泵、环路滤波器(Loop filter)和电压控制振荡器(Voltage Controlled Oscillator，以下，记作“VCO”)，由它们构成环路。PLL电路用作输出振荡信号的频率合成器，所述振荡信号具有使输入的振荡信号的频率成为常数倍的频率。此外，PLL电路能够将嵌入于在CDR(Clock DataRecovery：时钟数据恢复部)装置中输入的数字信号中的时钟恢复。
PLL电路如下动作。当对电压控制振荡器输入控制电压值时，从电压控制振荡器输出具有与该控制电压值对应的频率的振荡信号。从电压控制振荡器输出的振荡信号或者通过对该振荡信号进行分频而获得的信号作为反馈振荡信号输入到相位比较器。此外，除了该反馈振荡信号以外，也将其他输入信号(振荡信号或者数字信号)输入到相位比较器。在相位比较器中检测输入信号与反馈振荡信号之间的相位差，向电荷泵输出表示该检测出的相位差的相位差信号。
在输入有相位差信号的电荷泵中，电流在环路滤波器与该电荷泵之间流过，使得该相位差信号所表示的相位差缩小。环路滤波器包含通过来自电荷泵侧的电荷移动(充电电流)或者向电荷泵侧的电荷移动(放电电流)来增减电荷蓄积量的电容元件，维持相当于电荷泵的输出侧电压值的电荷蓄积量。环路滤波器向电压控制振荡器输出相当于该电荷蓄积量的控制电压值。当将从环路滤波器输出的控制电压值输入到电压控制振荡器时，从电压控制振荡器输出具有与该控制电压值对应的频率的振荡信号。
在具有如上所述的环路的PLL电路中，从环路滤波器向电压控制振荡器输出的控制电压值收敛为某个值，使得由相位比较器检测出的相位差变小。从电压控制振荡器输出具有输入的振荡信号的频率成为常数倍的频率的振荡信号，或者，在将嵌入于输入的数字信号中的时钟恢复后将其输出。
作为电压控制振荡器，存在各种类型的振荡器。其中，LC-VCO包含电感器和电容器，利用这些电感器和电容器的谐振现象，输出具有与输入的控制电压值对应的频率的振荡信号。当与其他类型的电压控制振荡器进行比较时，LC-VCO的抖动少。因此，在10Gbps以上的频率的情况下，在具有各种类型的电压控制振荡器中，LC-VCO的使用是不可缺少的。
当与其他类型的电压控制振荡器进行比较时，在LC-VCO中，输出振荡信号的频率的变化相对于控制电压值的变化较小。在LC-VCO中，决定输出振荡信号的频率(F)与控制电压值(V)之间的关系的FV特性依赖于电容器的电容值。此外，输入到LC-VCO的控制电压值的范围是有限的，当控制电压值超出该范围时，输入输出之间的频率的比例关系不成立。
但是，传输的信号的频率有时由于扩频(Spread Spectrum，以下，记作“SS”)而随时间发生变动。在信号的频率为恒定的情况下，从该信号放射的电磁波的能量集中于该频率，因此，电磁干扰(Electro Magnetic Interference、以下，记作“EMI”)成为问题。与此相对，如果利用SS有意地调制信号的频率，则从该信号放射的电磁波的能量的频带变宽，峰值变小。能够利用SS减少EMI的问题。在信号的比特率较高的情况或传输距离较长的情况下，优选利用SS来调制信号的频率。作为利用SS来进行的频率的调制度，有时要求±1.0％以上。
例如，将并行数据转换为串行数据的串行器装置按照由较低的频率的第1时钟所指示的定时对并行数据进行锁存，按照由较高的频率的第2时钟所指示的定时输出串行数据。在这样的串行器装置中，有时对输出的串行数据应用SS。在该情况下，在串行器装置中使用的PLL电路取入应用了SS的第1时钟，生成具有该第1时钟的频率的常数倍的频率并且应用了SS的第2时钟，输出该生成的第2时钟。
在串行数据的比特率较高且第2时钟的频率较高的情况下，如上所述，优选应用LC-VCO，作为PLL电路中包含的电压控制振荡器。但是，当利用输入到PLL电路的第1时钟中的SS进行的频率的调制较大时，输入到LC-VCO的控制电压值的变动也增大。在这样的状况下，产生从PLL电路输出的第2时钟的频率不与第1时钟的频率成比例的情况。为了避免这样的情况，在LC-VCO中，重要的是预先适当地设定电容器的电容值，适当地设定电压控制振荡器的FV特性。
意在于适当地设定FV特性的发明被日本特开2003-78410号公报(专利文献1)和美国专利第7102446号(专利文献2)公开。在专利文献1所公开的发明中，在第1时钟的频率变动的范围内，在LC-VCO中将电容器的电容值设定成使第1时钟的频率与第2时钟的频率始终成为比例关系。专利文献2所公开的发明在LC-VCO将电容器的电容值设定成使在第1时钟的频率变动的范围内，输入到LC-VCO的控制电压值始终存在于规定范围内。
发明内容
发明人针对上述的现有技术进行了研究，其结果，发现了如下的课题。即，在上述专利文献1所公开的发明中，即使在最初设定时LC-VCO的FV特性是适当的，在存在电压或者温度的变动的情况下，LC-VCO的FV特性有时也会发生恶化。即，专利文献1所公开的发明有时无法充分地确保电压·温度(VT)漂移边际(Drift margin)。
此外，在专利文献2所公开的发明中，当对输入到LC-VCO的控制电压值进行监视的范围较大时，与专利文献1所公开的发明同样，FV特性有时发生恶化。相反，当在对输入到LC-VCO的控制电压值进行监视的范围较窄的状况下，利用SS进行的频率调制较大并且控制电压值的变动幅度较大时，有时无法发现使控制电压值始终存在于规定范围内的FV特性。此外，当在对输入到LC-VCO的控制电压值进行监视的范围较窄的状况下选择了如控制电压值超出规定范围的FV特性时，所选择的FV特性不一定适合。
本发明是为了解决如上所述的课题而完成的，其目的在于提供一种具有LC-VCO作为电压控制振荡器且具有用于能够更加适当地设定LC-VCO的FV特性的结构的PLL电路。
本发明的PLL电路至少具有电压控制振荡器、相位比较器、电荷泵、环路滤波器和FV特性调整部。电压控制振荡器包含电感器和电容器，利用该电感器和电容器的谐振现象，输出具有与输入的控制电压值对应的频率的振荡信号。此外，依照FV特性控制信号来设定决定控制电压与频率之间的关系的电压控制振荡器的FV特性。相位比较器取入从电压控制振荡器输出的振荡信号或者对该振荡信号进行分频而得到的信号的反馈振荡信号、输入信号。相位比较器检测这些反馈振荡信号与输入信号之间的相位差，输出表示所检测出的相位差的相位差信号。电荷泵取入从相位比较器输出的相位差信号，输出缩小该相位差信号表示的相位差的修正电压值。环路滤波器取入从电荷泵输出的修正电压值，向电压控制振荡器输出与该修正电压值对应地增减的控制电压值。FV特性调整部根据从电荷泵输出的修正电压值的平均值生成用于调整电压控制振荡器的FV特性的FV特性控制信号。
附图说明
图1是示出PLL电路1的结构的图。
图2是示出电压控制振荡器40的一个电路例的图。
图3是示出电压控制振荡器40的FV特性的一例的图。
图4是示出电压控制振荡器40的输出振荡信号的频带的一例的图。
图5是示出FV特性调整部60的一个电路例的图。
图6是说明FV特性调整部60中的各电压值的变化的图。
图7是示出最大值检测电路的其他结构例的图。
图8是示出最大值检测电路的又一其他结构例的图。
图9是示出最小值检测电路的其他结构例的图。
图10是示出最小值检测电路的又一其他结构例的图。
图11是示出平均值计算电路的其他结构例的图。
具体实施方式
[本发明实施方式的说明]
首先，分别单独列举本发明的实施方式的内容进行说明。
(1)本实施方式的PLL电路作为一个方式，具有电压控制振荡器、相位比较器、电荷泵、环路滤波器和FV特性调整部。电压控制振荡器包含电感器和电容器并且利用该电感器和电容器的谐振现象生成所述振荡信号。此外，电压控制振荡器具有为了取入控制电压值而设置的第1输入端、为了输出具有与所取入的控制电压值对应的频率的振荡信号而设置的输出端、为了取入用于调整决定频率与控制电压值之间的关系的FV特性的FV特性控制信号而设置的第2输入端。相位比较器具有：为了取入输入信号而设置的第1输入端、与电压控制振荡器的输出端电连接并且为了取入反馈振荡信号而设置的第2输入端、为了输出相位差信号而设置的输出端。反馈振荡信号包含从电压控制振荡器输出的振荡信号或者通过对该振荡信号进行分频而获得的信号。相位差信号表示在所分别取入的反馈振荡信号与输入信号之间检测出的相位差。电荷泵具有与相位比较器的输出端电连接并且为了取入相位差信号而设置的输入端、为了输出将所取入的相位差信号所表示的相位差缩小的修正电压值而设置的输出端。环路滤波器具有与电荷泵的输出端电连接并且为了取入修正电压值而设置的输入端、为了输出与所取入的修正电压值的变动对应地增减的控制电压值而设置的输出端。FV特性调整部根据修正电压值的平均值，生成用于调整电压控制振荡器的FV特性的FV特性控制信号。此外，FV特性调整部具有与电荷泵的输出端电连接并且为了取入修正电压值而设置的输入端、和与电压控制振荡器的第2输入端电连接并且用于输出FV特性控制信号的输出端。
(2)作为本实施方式的一个方式，优选的是，FV特性调整部输出用于调整FV特性以使修正电压值的平均值与基准电压值之差成为预先确定的阈值以下的FV特性控制信号。作为本实施方式的一个方式，优选的是，FV特性调整部输出用于调整FV特性以使修正电压值的平均值位于预先确定的下限值与上限值之间的FV特性控制信号。此外，作为本实施方式的一个方式，优选的是，FV特性调整部求出修正电压值的最大值与最小值的平均值，作为修正电压值的平均值。
以上，该[本发明实施方式的说明]的栏中所列举的各方式能够分别应用于剩余的全部方式、或这些剩余方式的全部组合。
[本发明实施方式的详细情况]
以下，参照附图详细说明本实施方式的PLL电路的具体结构。另外，本发明不限定于这些例示，而通过权利要求来表示，是指包含与权利要求同等的意思和范围内的所有变更。此外，在附图的说明中，对相同的要素标记相同的标号，并省略重复的说明。
图1是示出PLL电路1的结构的图。PLL电路1具有相位比较器10、电荷泵21、电荷泵22、环路滤波器30、电压控制振荡器40、分频器50和FV特性调整部60。另外，相位比较器10具有：用于取入输入信号的输入端(第1输入端)10a、用于取入反馈振荡信号的输入端(第2输入端)10b和输出相位差信号的输出端10c。电荷泵21、22具有与输出端10c电连接的输入端21a、22a和用于输出修正电压值VC’的输出端21b、22b，相位差信号经由输入端21a、22a而分别被取入到电荷泵21、22中。环路滤波器30具有：输入端30a、30b，它们分别与电荷泵21、22的输出端21b、22b电连接；以及输出端30c，其用于输出控制电压值VC。电压控制振荡器40具有与输出端30c电连接的输入端(第1输入端)40a、用于输出振荡信号的输出端40b和用于取入FV特性控制信号的输入端(第2输入端)40c。分频器50具有与输出端40b电连接的输入端50a和与输入端10b电连接的输出端50b。通过由分频器50对振荡信号进行分频而获得的信号经由输出端50b和输入端10b而被取入相位比较器10中。另外，从电压控制振荡器40输出的振荡信号也可以不经由分频器50，而作为反馈振荡信号直接输入到相位比较器10的输入端10b。FV特性调整部60具有与输出端22b电连接的输入端60a、和用于输出FV特性控制信号的输出端60b。
电压控制振荡器40包含电感器和电容器，利用该电感器和电容器的谐振现象，经由输出端40b输出具有与从环路滤波器30经由输入端40a而取入的控制电压值对应的频率的振荡信号。在电压控制振荡器40中，依照经由输入端40c取入的FV特性控制信号来调整用于决定输出振荡信号的频率(F)与控制电压值(V)之间的关系的FV特性。
相位比较器10经由输入端10b取入利用分频器50对从电压控制振荡器40的输出端40b输出的振荡信号进行N分频而得到的信号作为反馈振荡信号，经由输入端10a而取入输入信号。另外，也可以不设置分频器50，在该情况下，从电压控制振荡器40的输出端40b输出的振荡信号成为被取入到相位比较器10中的反馈振荡信号。取入到相位比较器10中的输入信号是时钟，或者，也可以是嵌入有时钟的数字信号。相位比较器10检测这些反馈振荡信号与输入信号之间的相位差，经由输出端10c向电荷泵21、22输出表示该相位差的相位差信号。
电荷泵21、22经由输入端21a、22a而分别取入从相位比较器10输出的相位差信号，将输出端21b、22b设定为缩小该相位差信号所表示的相位差的修正电位。电荷泵21、22也可以为彼此相同的结构。
环路滤波器30经由输入端30a、30b从电荷泵21、22的输出端21b、22b取入修正电压值VC’，经由输出端30c向电压控制振荡器40输出与该修正电压值VC’的变动联动地增减的控制电压值。环路滤波器30包含电阻器31、电容器32、电容器33和缓冲器34。电阻器31设置在电荷泵21的输出端21b与缓冲器34的输出端之间。电容器32设置在电荷泵21的输出端21b与接地电位端之间，电荷蓄积量由于从电荷泵21流入的充电电流或者向电荷泵21流入的放电电流的产生而增减。由此，控制电压值VC被调整为电荷泵21的输出端21b的修正电压值VC’。电容器33设置在电荷泵22的输出端22b与接地电位端之间，电荷蓄积量由于从电荷泵22流入的充电电流或者向电荷泵22流入的放电电流的产生而增减。缓冲器34的输入端与电荷泵22的输出端22b连接，缓冲器34的输入端的电压值被调整为电荷泵21的输出端21b的修正电压值VC’。此外，缓冲器34的输出端与电阻器31连接。缓冲器34的增益为1。
FV特性调整部60根据经由输入端60a而取入的修正电压值VC’的平均值，生成用于调整电压控制振荡器40的FV特性的FV特性控制信号，经由输出端60b向电压控制振荡器40输出所生成的FV特性控制信号。之后叙述FV特性调整部60的详细内容。
图2是示出电压控制振荡器40的一个电路例的图。在图2所示的电路例子，电压控制振荡器40包含NMOS晶体管M1、M2、电阻器R1，R2、电容器C11～C15、电容器C21～C25、开关SW0～SW2和电感器L。
NMOS晶体管M1、M2各自的源极与接地电位端连接。NMOS晶体管M1的漏极与NMOS晶体管M2的栅极连接。NMOS晶体管M2的漏极与NMOS晶体管M1的栅极连接。
电容器C11、C12、C22、C21按照该顺序串联地连接，并设置于NMOS晶体管M1、M2各自的漏极之间。电容器C12、C22的电容值是可变的。串联地连接的电阻器R1、R2设置于电容器C11、C12之间的连接点与电容器C21、C22之间的连接点之间。对电阻器R1，R2之间的连接点输入电压Vr。电容器C12、C22之间的连接点与用于取入控制电压值VC的输入端40a连接。
电容器C13、开关SW0、电容器C23按照该顺序串联地连接，并设置于NMOS晶体管M1、M2各自的漏极之间。电容器C14、开关SW1、电容器C24按照该顺序串联地连接，并设置于NMOS晶体管M1、M2各自的漏极之间。电容器C15、开关SW2、电容器C25按照该顺序串联地连接，并设置于NMOS晶体管M1、M2各自的漏极之间。即，电压控制振荡器40具有配置于输入端40a与输出端40b之间的电容器池Cbank，该电容器池Cbank由多个电路要素构成，该多个电路要素分别包含开关和夹着该开关串联配置的多个电容器，并且并列地配置于输入端40a与输出端40b之间。在电容器C13～C15和电容器C23～C25各自的电容值之间例如存在如下所述的关系。C是电容器C13、C23的电容值。
C15＝C25＝22C
C14＝C24＝2C
C13＝C23＝C
电感器L设置于NMOS晶体管M1、M2各自的漏极之间。对电感器L施加电源电压VDD。利用从FV特性调整部60提供的FV特性控制信号来设定3个开关SW0～SW2各自的接通/断开。FV特性控制信号可以用3比特的数据表示。包含电容器C13～C15和电容器C23～C25的电容器池Cbank的整体的电容值对应于FV特性控制信号(即，3个开关SW0～SW2各自的接通/断开设定状态)。对电容器C12、C22之间的连接点输入控制电压值VC。从NMOS晶体管M2的漏极输出振荡信号。该输出振荡信号的频率对应于控制电压值VC。此外，FV特性对应于FV特性控制信号。
图3是示出电压控制振荡器40的FV特性的一例的图。横轴是输入到电压控制振荡器40的控制电压值VC与电源电压VDD之比(无单位)。纵轴是从电压控制振荡器40输出的振荡信号的频率[GHz]。针对3比特的FV特性控制信号CTLVCO的值以二进制数表述为从000到111的8种的情况，示出了FV特性。如图3所示，电压控制振荡器40能够输出具有与输入的控制电压值VC对应的频率的振荡信号，并且，能够利用FV特性控制信号来变更FV特性。
图4是示出电压控制振荡器40的输出振荡信号的频带的一例的图。横轴是输入到电压控制振荡器40的FV特性控制信号的值。纵轴是从电压控制振荡器40输出的振荡信号的频率。另外，在图4中，B1～B8表示与FV特性控制信号CTLVCO的值(以二进制数表示为从000到111)对应的频带(在图4中，用线段表示与FV特性控制信号的各值对应的输出振荡信号的频带)。如图3和图4所示，输出振荡信号的频带根据FV特性控制信号的值而不同。
在图4中，用实线表示应用了SS的情况下的输出振荡信号的频率的中央值Fc，并且，用虚线表示应用了SS的输出振荡信号的频率的变动的范围。图中所示的8个频带B1～B8中的、频带B1、B2、B8与应用了SS的输出振荡信号的频率变动的范围完全不重叠。频带B3、B4、B6、B7不包含应用了SS的输出振荡信号的频率变动的全部范围，仅包含一部分范围。因此，在利用FV特性控制信号选择了频带B1～B4、B6～B8中的任意一个的情况下，输出振荡信号的频率不与输入信号的频率或者比特率成比例关系。
与此相对，频带B5包含应用了SS的输出振荡信号的频率变动的全部范围。因此，在利用FV特性控制信号选择了频带B5的情况下，输出振荡信号的频率与输入信号的频率或者比特率成比例关系，因此是优选的。在存在多个包含应用了SS的输出振荡信号的频率变动的全部范围的频带的情况下，也可以选择这些多个频带中的任意的频带。但是，为了充分地确保VT(电压·温度)漂移边际，优选在多个频带中，也选择更加适当的频带。
因此，FV特性调整部60将适当的FV特性控制信号提供给电压控制振荡器40以调整FV特性，使得控制电压值(所取入的修正电压值)的平均值与基准电压值之差成为预先确定的阈值以下。或者，FV特性调整部60将适当的FV特性控制信号提供给电压控制振荡器40以调整FV特性，使得所取入的电压值的平均值位于预先确定的下限值与上限值之间。所取入的电压值的平均值可以是在SS的1个周期的整个期间以一定时间间隔采样的电压值的平均值，也可以是将SS的1个周期的整个期间的电压值的积分值除以周期所得到的值，并且还可以为了使结构简单而采用电压值的最大值与最小值的平均值。
图5是示出FV特性调整部60的一个电路例的图。该图中还示出了电荷泵21、22和电压控制振荡器40。FV特性调整部60包含AD转换电路61、最大值检测电路62、最小值检测电路63、平均值计算电路64、判定电路65和控制信号生成电路66。另外，AD转换电路61具有输出端61b、与该FV特性调整部60的输入端60a连接的输入端61a。最大值检测电路62具有输出端62b、与输出端61b电连接的输入端62a。最小值检测电路63具有输出端63b、与输出端61b电连接的输入端63a。平均值计算电路64具有输出端64c、与输出端62b电连接的输入端64a、与输出端63b电连接的输入端64b。判定电路65具有输出端65b、与输出端64c电连接的输入端65a(被输入下限值LVth和上限值HVth)。控制信号生成电路66具有与输出端65b电连接的输入端66a、和与该FV特性调整部60的输出端60b电连接的输出端66b。
AD转换电路61经由输入端61a而取入作为模拟值的修正电压值VC’，从输出端61b输出与该修正电压值VC’对应的数字值DVC。AD转换电路61包含计数器611、参考电压生成电路612、比较器613、选择器614和锁存电路615。
计数器611从初始值起以一定时间间隔进行递增计数，向参考电压生成电路612输出该计数值。参考电压生成电路612取入从计数器611输出的计数值，生成与该计数值对应的参考电压值RV，向比较器613输出所生成的参考电压值RV。比较器613取入从参考电压生成电路612输出的参考电压值RV，并且取入修正电压值VC’。当参考电压值RV超过控制电压值VC’时，从比较器613输出的信号CMPO从高电平转变为低电平。
计数器611通过将信号CMPO转变为低电平而初始化，再次从初始值起以一定时间间隔递增计数。选择器614在信号CMPO为高电平时，选择来自锁存电路615的输出值，输出该选择出的输出值。选择器614在信号CMPO为低电平时，选择来自计数器611的输出值，输出该选择出的输出值。锁存电路615对来自选择器614的输出值进行锁存，输出该锁存的输出值。从锁存电路615输出的数字值DVC是与修正电压值VC’对应的值。
最大值检测电路62检测从AD转换电路61的锁存电路615依次输出的数字值DVC的最大值VCmax，输出所检测出的最大值VCmax。最大值检测电路62包含比较器621、选择器622和锁存电路623。比较器621取入数字值DVC和来自锁存电路623的输出值，对该2个值的大小进行比较。选择器622在由比较器621判定为数字值DVC大于来自锁存电路623的输出值时，选择数字值DVC，输出该选择出的数字值DVC。选择器622在由比较器621判定为数字值DVC小于来自锁存电路623的输出值时，选择来自锁存电路623的输出值，输出该选择出的输出值。锁存电路623对来自选择器622的输出值进行锁存，输出该锁存的输出值。从锁存电路623输出的数字值VCmax是与修正电压值VC’的最大值对应的值。
最小值检测电路63检测从AD转换电路61的锁存电路615依次输出的数字值DVC的最小值VCmin，输出该检测出的最小值VCmin。最小值检测电路63包含比较器631、选择器632和锁存电路633。比较器631取入数字值DVC和来自锁存电路633的输出值，对该2个值的大小进行比较。选择器632在由比较器631判定为数字值DVC小于来自锁存电路633的输出值时，选择数字值DVC，输出该选择出的数字值DVC。选择器632在由比较器631判定为数字值DVC大于来自锁存电路633的输出值时，选择来自锁存电路633的输出值，输出该选择出的输出值。锁存电路633对来自选择器632的输出值进行锁存，输出该锁存的输出值。从锁存电路633输出的数字值VCmin是与修正电压值VC’的最小值对应的值。另外，分别对锁存电路615、623、633输入基准时钟CLK，锁存电路615、623、633同步地进行动作。
平均值计算电路64取入从最大值检测电路62输出的最大值VCmax，并且取入从最小值检测电路63输出的最小值VCmin。平均值计算电路64求出该最大值VCmax与最小值VCmin的平均值VCave(＝(VCmax+VCmin)/2)，输出该求出的平均值VCave。平均值计算电路64包含：加法电路641，其将最大值VCmax与最小值VCmin相加，输出加法结果的值；以及乘法电路642，其将该加法结果乘以1/2，输出乘法结果的值。从乘法电路642输出的值是最大值VCmax与最小值VCmin的平均值VCave。
判定电路65取入从平均值计算电路64输出的平均值VCave，判定在预先确定的下限值LVth与上限值HVth之间是否存在平均值VCave。或者，判定电路65也可以判定平均值VCave与基准电压值之差是否为预先确定的阈值以下。控制信号生成电路66根据判定电路65的判定结果生成提供给电压控制振荡器40的FV特性控制信号，向电压控制振荡器40输出该FV特性控制信号。控制信号生成电路66生成FV特性控制信号以使平均值VCave存在于下限值LVth与上限值HVth之间、或者平均值VCave与基准电压值之差为预先确定的阈值以下。
图6是说明FV特性调整部60中的各电压值的变化的图。该图中示出修正电压值VC’的时间变化和从参考电压生成电路612输出的参考电压值RV的时间变化。此外，对修正电压值VC’的时间变化和参考电压值RV的时间变化的一部分进行放大示出。如该图所示，参考电压值RV从初始值起阶梯状地增加，当超过修正电压值VC’时，恢复到初始值，再次从初始值起阶梯状地增加。
此外，该图6中示出从最大值检测电路62输出的最大值VCmax的电平、从最小值检测电路63输出的最小值VCmin的电平、从平均值计算电路64输出的平均值VCave的电平、以及用于判定电路65的判定的下限值LVth和上限值HVth的各电平。
下限值LVth和上限值HVth狭窄地配置在夹着控制电压值VC的变动范围的大致中央并且电压控制振荡器40的频带必然存在的范围内。由此，能够不依赖于SS强度而选择使VT漂移边际为最大的频带。能够更加适当地设定LC-VCO的FV特性。
至此为止说明的FV特性调整部60的结构是如下结构：在由AD转换电路61将修正电压值VC’转换为数字值DVC之后，通过数字处理求出最大值VCmax、最小值VCmin和平均值VCave，判定该平均值VCave。但是，如图7～图11所示，还可以通过模拟(analog)处理，根据作为模拟(analog)值的控制电压值VC求出最大值VCmax、最小值VCmin和平均值VCave。
图7是示出最大值检测电路的其他结构例的图。图7所示的最大值检测电路62A包含差动放大器624、二极管625、电容器627、缓冲器628和电流源629。差动放大器624的非反转输入端子被输入控制电压值VC。差动放大器624的反转输入端子与二极管625的阳极连接。差动放大器624的输出端子与二极管625的阴极连接。电容器627设置于二极管625的阳极与接地电位端之间。电流源629设置于二极管625的阳极与接地电位端之间。增益为1的缓冲器628的输入端与二极管625的阳极连接。缓冲器628将二极管625的阳极的电位作为最大值VCmax输出。
图8是示出最大值检测电路的又一其他结构例的图。图8所示的最大值检测电路62B包含差动放大器624、PMOS晶体管626、电容器627、缓冲器628和电流源629。差动放大器624的非反转输入端子取入修正电压值VC’。差动放大器624的反转输入端子与PMOS晶体管626的漏极连接。差动放大器624的输出端子与PMOS晶体管626的栅极连接。PMOS晶体管626的源极与电源电位端连接。电容器627设置在PMOS晶体管626的漏极与接地电位端之间。电流源629设置在PMOS晶体管626的漏极与接地电位端之间。增益为1的缓冲器628的输入端与PMOS晶体管626的漏极连接。缓冲器628将PMOS晶体管626的漏极的电位作为最大值VCmax输出。
图9是示出最小值检测电路的其他结构例的图。图9所示的最小值检测电路63A包含差动放大器634、二极管635、电容器637、缓冲器638和电流源639。差动放大器634的非反转输入端子取入修正电压值VC’。差动放大器634的反转输入端子与二极管635的阴极连接。差动放大器634的输出端子与二极管635的阳极连接。电容器637设置在二极管635的阴极与接地电位端之间。电流源639设置在二极管635的阴极与电源电位端之间。增益为1的缓冲器638的输入端与二极管635的阴极连接。缓冲器638将二极管635的阴极的电位作为最小值VCmin输出。
图10是示出最小值检测电路的又一其他结构例的图。图10所示的最小值检测电路63B包含差动放大器634、NMOS晶体管636、电容器637、缓冲器638和电流源639。差动放大器634的非反转输入端子取入修正电压值VC’。差动放大器634的反转输入端子与NMOS晶体管636的漏极连接。差动放大器634的输出端子与NMOS晶体管636的栅极连接。NMOS晶体管636的源极与接地电位端连接。电容器637设置于NMOS晶体管636的漏极与接地电位端之间。电流源639设置于NMOS晶体管636的漏极与电源电位端之间。增益为1的缓冲器638的输入端与NMOS晶体管636的漏极连接。缓冲器638将NMOS晶体管636的漏极的电位作为最小值VCmin输出。
图11是示出平均值计算电路的其他结构例的图。图11所示的平均值计算电路64A包含差动放大器643和电阻器644～646。电阻器644和电阻器645串联地连接，对电阻器644的一端输入最大值VCmax，对电阻器645的一端输入最小值VCmin。差动放大器643的非反转输入端子与电阻器644和电阻器645的连接点连接。差动放大器643的反转输入端子被输入参考电压值Vref。在差动放大器643的非反转输入端子与输出端子之间设置有电阻器646。电阻器644和电阻器645各自的电阻值彼此相等，为电阻器646的电阻值的1/2。从差动放大器643的输出端子输出平均值VCave。
判定从平均值计算电路64A作为模拟值输出的平均值VCave的判定电路也可以采用包含差动放大器的结构。
综上所述，本实施方式的PLL电路能够更加适当地设定LC-VCO的FV特性。
根据以上的本发明的说明，可知能够对本发明进行各种变形。这样的变形不能认为脱离本发明的思想和范围，对于全部本领域技术人员来说显而易见的改良包含在所记载的权利要求中。

Claims (4)

1.一种PLL电路，其具有：
电压控制振荡器，其具有：为了取入控制电压值而设置的第1输入端；为了输出具有与所取入的所述控制电压值对应的频率的振荡信号而设置的输出端；和为了取入FV特性控制信号而设置的第2输入端，所述FV特性控制信号用于调整决定所述频率与所述控制电压值之间的关系的FV特性，该电压控制振荡器包含电感器和电容器，并且利用所述电感器和所述电容器的谐振现象生成所述振荡信号；
相位比较器，其具有：为了取入输入信号而设置的第1输入端；与所述电压控制振荡器的所述输出端电连接，并且为了将所述振荡信号或者通过对所述振荡信号进行分频而获得的信号作为反馈振荡信号来取入而设置的第2输入端；和为了输出相位差信号而设置的输出端，所述相位差信号表示在分别取入的所述反馈振荡信号与所述输入信号之间检测出的相位差；
电荷泵，其具有：与所述相位比较器的所述输出端电连接并且为了取入所述相位差信号而设置的输入端；和为了输出修正电压值而设置的输出端，所述修正电压值用于缩小所取入的所述相位差信号所表示的所述相位差；
环路滤波器，其具有：与所述电荷泵的所述输出端电连接并且为了取入所述修正电压值而设置的输入端；和为了输出与所取入的所述修正电压值的变动对应地增减的所述控制电压值而设置的输出端；以及
FV特性调整部，其具有：与所述电荷泵的所述输出端电连接并且为了取入所述修正电压值而设置的输入端；和与所述电压控制振荡器的所述第2输入端电连接并且用于输出所述FV特性控制信号的输出端，该FV特性调整部根据所取入的所述修正电压值的平均值，生成用于调整所述电压控制振荡器的所述FV特性的所述FV特性控制信号。
2.根据权利要求1所述的PLL电路，其中，
所述FV特性调整部输出用于调整所述FV特性以使所述修正电压值的平均值与基准电压值之差成为预先确定的阈值以下的所述FV特性控制信号。
3.根据权利要求1所述的PLL电路，其中，
所述FV特性调整部输出用于调整所述FV特性以使所述修正电压值的平均值位于预先确定的下限值与上限值之间的所述FV特性控制信号。
4.根据权利要求1～3中任意一项所述的PLL电路，其中，
所述FV特性调整部求出所述修正电压值的最大值与最小值的平均值，作为所述修正电压值的平均值。
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