CN101895293A - Pll频率合成器 - Google Patents

Abstract

本发明提供PLL频率合成器。在PLL频率合成器(1A)中，由相位比较部(12)、门控部(13)、电荷泵(14)、电容元件(15)、电位调节部(16)、压控振荡器(18)和反馈分频部(19)构成环路。在该环路中，门控部(13)以及电荷泵(14)与电位调节部(16)并列地设置。以使输入到相位比较部(12)的基准振荡信号(RCLK)与反馈振荡信号(PCLK)之间的相位差减小的方式，从电荷泵(14)向电容元件(15)输入充放电电流(Icp)，并且通过电位调节部(16)来调节电容元件(15)的第1端的电位。

Description

PLL频率合成器

技术领域

本发明涉及PLL频率合成器(synthesizer)。

背景技术

通常，PLL频率合成器具有压控振荡器、相位比较部、电荷泵以及环路滤波器，并输出具有是基准振荡信号的频率的常数倍的频率的振荡信号。

PLL频率合成器以如下方式工作。对压控振荡器输入控制电压值，从压控振荡器输出具有与该控制电压值对应的频率的振荡信号。从压控振荡器输出的振荡信号、或具有对该振荡信号的频率进行分频后的频率的信号，作为反馈振荡信号，被输入到相位比较部。同时，还将基准振荡信号输入到相位比较部。在相位比较部中，检测这些反馈振荡信号与基准振荡信号之间的相位差，输出表示该检测到的相位差的相位差信号。从输入了该相位差信号的电荷泵输出与该相位差信号所表示的相位差对应的充放电电流。该充放电电流被输入到环路滤波器。然后从环路滤波器输出的控制电压值被输入到压控振荡器。通过这种方式，从PLL频率合成器输出具有是基准振荡信号的频率的常数倍的频率的振荡信号。

通常，环路滤波器包含电阻器和电容元件。电阻器的第1端与电荷泵的输出端连接，并且与压控振荡器的输入端连接。电阻器的第2端经由电容元件与基准电位连接。下式(1)表示代表这种环路滤波器的特性的时间常数中的自然频率ω_n，下式(2)表示阻尼系数(damping factor)ξ，这里，Ipmp[A]表示从电荷泵输出的充放电电流的大小，Kvco[Hz/V]表示压控振荡器的增益，C[F]表示电容元件的电容值，R[Ω]表示电阻器的电阻值。

[式1]

${\mathrm{\ω}}_n=\sqrt{\frac{\mathrm{Ipmp}\·\mathrm{Kvco}}{C}}\·\·\·\left(1\right)$

[式2]

$\mathrm{\ζ}=\frac{R}{2}\sqrt{\mathrm{Ipmp}\·\mathrm{Kvco}\·C}\·\·\·\left(2\right)$

[专利文献1]日本特开2002-280898号公报

对于PLL频率合成器，希望环路滤波器的频带较窄，即，希望环路滤波器的自然频率ω_n小。为了减小环路滤波器的自然频率ω_n，考虑减小从电荷泵输出的充放电电流的大小Ipmp，或者增加环路滤波器的电容元件的电容值C。但是，对于减小从电荷泵输出的充放电电流的大小Ipmp，因制造精度的问题而存在极限。因此，从该观点出发，优选的是增大环路滤波器的电容元件的电容值C。但是，增大电容值C关系到电容元件面积的增大，进而产生成本增加的问题。在PLL频率合成器内置于LSI中的情况下，这种问题尤为显著。

发明内容

本发明正是为了解决上述问题而完成的，其目的在于，提供一种既能抑制环路滤波器的电容元件的面积增大又能减小环路滤波器的自然频率ω_n的PLL频率合成器。

本发明的PLL频率合成器的特征在于，该PLL频率合成器具有：(1)压控振荡器，其输出具有与输入的控制电压值对应的频率的振荡信号；(2)相位比较部，其输入从压控振荡器输出的振荡信号、或输入具有对该振荡信号的频率进行分频后的频率的信号，作为反馈振荡信号，并且还输入基准振荡信号，该相位比较部检测这些反馈振荡信号与基准振荡信号之间的相位差，当反馈振荡信号的相位延迟于基准振荡信号时，输出第1相位差信号，当反馈振荡信号的相位超前于基准振荡信号时，输出第2相位差信号；(3)门控部，其输入从相位比较部输出的第1相位差信号和第2相位差信号，按照基准振荡信号的N个周期(N为2以上的整数)中M个周期(M为大于等于1且小于N的整数)的比例，输出第1相位差信号和第2相位差信号；(4)电荷泵，其输入从门控部输出的第1相位差信号和第2相位差信号，输出与这些信号所表示的相位差对应的充放电电流；(5)电容元件，其具有与电荷泵的输出端连接的第1端和与基准电位连接的第2端，第1端被输入从电荷泵输出的充放电电流而使该电容元件进行充放电，并且该电容元件向压控振荡器输出与第1端的电位对应的控制电压值；(6)电位调节部，其输入从相位比较部输出的第1相位差信号和第2相位差信号，根据这些信号所表示的相位差使电容元件的第1端的电位上升或下降。

在该PLL频率合成器中，由相位比较部、门控部、电荷泵、电容元件、电位调节部和压控振荡器构成环路。其中，在该环路中，门控部、电荷泵与电位调节部并列地设置。在该环路中，以使输入到相位比较部的基准振荡信号与反馈振荡信号之间的相位差减小的方式，从电荷泵向电容元件输入充放电电流，并且由电位调节部来调节电容元件的第1端的电位。而且，在该环路的工作稳定的状态下，从压控振荡器输出的振荡信号具有是基准振荡信号的频率的常数倍的频率。

本发明的PLL频率合成器优选还具有设置在电容元件的第1端与压控振荡器的输入端之间的低通滤波器。在本发明的PLL频率合成器中，优选电位调节部包含：第1缓冲器，其输入从相位比较部输出的第1相位差信号；第1电容元件，其设置在该第1缓冲器的输出端与电容元件的第1端之间；第2缓冲器，其输入从相位比较部输出的第2相位差信号；以及第2电容元件，其设置在该第2缓冲器的输出端与电容元件的第1端之间。此时，优选电位调节部包含：第1电阻器，其设置在第1缓冲器的输出端与第1电容元件之间；以及第2电阻器，其设置在第2缓冲器的输出端与第2电容元件之间。此外，优选电位调节部包含分别对第1缓冲器和第2缓冲器进行驱动的LDO电源。

附图说明

图1是示出第1比较例的PLL频率合成器2A的结构的图。

图2是第1比较例的PLL频率合成器2A中包含的环路滤波器25A的电路图。

图3是示出第1比较例的PLL频率合成器2A中的第1相位差信号UP、第2相位差信号DN、充放电电流Icp以及控制电压值Vcon各自的波形的一例的图。

图4是示出第2比较例的PLL频率合成器2B的结构的图。

图5是第2比较例的PLL频率合成器2B中包含的环路滤波器25B的电路图。

图6是示出第一实施方式的PLL频率合成器1A的结构的图。

图7是示出第一实施方式的PLL频率合成器1A中包含的门控部13的电路图。

图8是第一实施方式的PLL频率合成器1A中包含的电位调节部16的电路图。

图9是第一实施方式的PLL频率合成器1A中包含的电位调节部16的详细电路图。

图10是示出第一实施方式的PLL频率合成器1A中的各信号的波形的一例的图。

图11是示出第一实施方式的PLL频率合成器1A中的各信号的波形的另一例的图。

图12是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器中的传递函数模型的图。

图13是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器的开环增益的频率依赖性的曲线图。

图14是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器的开环相位的频率依赖性的曲线图。

图15是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器的闭环增益的频率依赖性的曲线图。

图16是示出第二实施方式的PLL频率合成器1B的结构的图。

图17是示出第二实施方式的PLL频率合成器1B中包含的低通滤波器17的电路图。

具体实施方式

下面，参照附图来详细说明用于实施本发明的方式。另外，在附图的说明中，对同一要素标注了同一标号，并省略重复的说明。在下文中，首先说明比较例的结构，然后，与该比较例对比地说明本发明的实施方式的结构。

(第1比较例)

图1是示出第1比较例的PLL频率合成器2A的结构的图。该图所示的第1比较例的PLL频率合成器2A具有振荡器20、输入分频部21、相位比较部22、电荷泵24、环路滤波器25A、压控振荡器28和反馈分频部29。

振荡器20例如包含石英振子，向输入分频部21输出高精度稳定的恒定频率的振荡信号RCLK0。输入分频部21输入从振荡器20输出的振荡信号RCLK0，对该振荡信号RCLK0进行分频而生成基准振荡信号RCLK，并将该基准振荡信号RCLK输出到相位比较部22。

相位比较部22输入从输入分频部21输出的基准振荡信号RCLK，并且，输入从反馈分频部29输出的反馈振荡信号PCLK。相位比较部22检测这些反馈振荡信号PCLK与基准振荡信号RCLK之间的相位差。然后，当反馈振荡信号PCLK的相位延迟于基准振荡信号RCLK时，相位比较部22以脉冲的形式向电荷泵24输出第1相位差信号UP。而当反馈振荡信号PCLK的相位超前于基准振荡信号RCLK时，相位比较部22以脉冲的形式向电荷泵24输出第2相位差信号DN。

电荷泵24输入从相位比较部22输出的第1相位差信号UP和第2相位差信号DN。然后，电荷泵24向环路滤波器25A输出与这些信号UP、DN所表示的相位差对应的充放电电流Icp。环路滤波器25A输入从电荷泵24输出的充放电电流Icp，向压控振荡器28输出根据该充放电电流Icp而增减的控制电压值Vcon。

压控振荡器28输入从环路滤波器25A输出的控制电压值Vcon，输出具有与该控制电压值Vcon对应的频率的振荡信号OutCLK。反馈分频部29输入从压控振荡器28输出的振荡信号OutCLK，对该振荡信号OutCLK进行分频而生成反馈振荡信号PCLK，并将该反馈振荡信号PCLK输出到相位比较部22。

在该PLL频率合成器2A中，由相位比较部22、电荷泵24、环路滤波器25A、压控振荡器28和反馈分频部29构成环路。在该环路中，以使输入到相位比较部22的基准振荡信号RCLK与反馈振荡信号PCLK之间的相位差减小的方式，从电荷泵24向环路滤波器25A输入充放电电流Icp。而且，在该环路的工作稳定的状态下，从压控振荡器28输出的振荡信号OutCLK具有是基准振荡信号RCLK的频率的常数倍的频率。

图2是第1比较例的PLL频率合成器2A中包含的环路滤波器25A的电路图。第1比较例的环路滤波器25A包含电阻器R_1A、电容元件C_1A以及电容元件C_2A。电阻器R_1A的一端与电荷泵24的输出端以及压控振荡器28的输入端连接，电阻器R_1A的另一端经由电容元件C_1A与接地电位连接。电容元件C_2A的一端与电荷泵24的输出端以及压控振荡器28的输入端连接，电容元件C_2A的另一端与接地电位连接。

从电荷泵24输出并输入到环路滤波器25A的充放电电流Icp经过电阻器R_1A流入电容元件C_1A，使电容元件C_1A中的蓄积电荷量发生变化。而且，从环路滤波器25A输出并输入到压控振荡器28的控制电压值Vcon，包含与电容元件C_1A中的蓄积电荷量对应的电压值成分、以及由流过电阻器R_1A的电流引起的电阻器R_1A上的电压降成分。

图3是示出第1比较例的PLL频率合成器2A中的第1相位差信号UP、第2相位差信号DN、充放电电流Icp以及控制电压值Vcon各自的波形的一例的图。这里，设反馈振荡信号PCLK的相位延迟于基准振荡信号RCLK，从相位比较部22输出的第1相位差信号UP作为脉冲输入到电荷泵24。此外，该图中示出了环路滤波器25A不包含电容元件C_1B的情况下的波形，而在环路滤波器25A包含电容元件C_1B的情况下，控制电压值Vcon成为钝化波形。

如该图所示，从相位比较部22输出的第1相位差信号UP的脉冲具有与反馈振荡信号PCLK相对于基准振荡信号RCLK的相位差对应的脉宽Φe。从电荷泵24输出并输入到环路滤波器25A的充放电电流Icp的值在该第1相位差信号UP的脉冲期间内为电流值Ipmp。

设环路滤波器25A中包含的电阻器R_1A的电阻值为R₁、电容元件C_1A的电容值为C₁。从环路滤波器25A输出并输入到压控振荡器28的控制电压值Vcon在第1相位差信号UP的脉冲期间内，包含与电容元件C_1A中的蓄积电荷量对应的电压值成分、以及由流过电阻器R_1A的电流引起的电阻器R_1A上的电压降成分(Ipmp·R₁)。在第1相位差信号UP的脉冲期间之后，控制电压值Vcon变为与电容元件C_1A中的蓄积电荷量对应的电压值成分(Ipmp·Φe/C₁)。

在这样的第1比较例的PLL频率合成器2A中，如前所述，为了使环路滤波器25A的频带变窄(即，减小环路滤波器25A的自然频率ω_n)，可以考虑减小从电荷泵24输出的充放电电流的大小Ipmp，或者增大环路滤波器25A的电容元件C_1A的电容值。但是，对于减小从电荷泵24输出的充放电电流的大小Ipmp，因制造精度而存在极限。另一方面，增大电容元件C_1A的电容值则关系到电容元件C_1A的面积的增大，进而产生成本增加的问题。因此，作为用于解决该问题的结构，考虑图4所示的第2比较例的结构。

(第2比较例)

图4是示出第2比较例的PLL频率合成器2B的结构的图。该图所示的第2比较例的PLL频率合成器2B具有振荡器20、输入分频部21、相位比较部22、门控部23、电荷泵24、环路滤波器25B、压控振荡器28和反馈分频部29。

与图1所示的第1比较例的PLL频率合成器2A的结构相比，区别在于，该图4所示的第2比较例的PLL频率合成器2B还具有门控部23，以及具有环路滤波器25B来代替环路滤波器25A。

门控部23输入从相位比较部22输出的第1相位差信号UP和第2相位差信号DN。然后，门控部23按照基准振荡信号RCLK的N个周期(N为2以上的整数)中M个周期(M为大于等于1且小于N的整数)的比例，输出第1相位差信号UP和第2相位差信号DN。后文中，将按照N个周期中M个周期的比例从门控部23输出的第1相位差信号记作UPFRQ，将按照N个周期中M个周期的比例从门控部23输出的第2相位差信号记作DNFRQ。门控部23向电荷泵24输出这些第1相位差信号UPFRQ和第2相位差信号DNFRQ。下面，设M＝1。

电荷泵24输入从门控部23输出的第1相位差信号UPFRQ和第2相位差信号DNFRQ。然后，电荷泵24向环路滤波器25B输出与这些信号UPFRQ、DNFRQ所表示的相位差对应的充放电电流Icp。环路滤波器25B输入从电荷泵24输出的充放电电流Icp，向压控振荡器28输出根据该充放电电流Icp而增减的控制电压值Vcon。

图5是第2比较例的PLL频率合成器2B中包含的环路滤波器25B的电路图。第2比较例的环路滤波器25B包含电阻器R_1B、电容元件C_1B和电容元件C_2B。电阻器R_1B的一端与电荷泵24的输出端以及压控振荡器28的输入端连接，电阻器R_1B的另一端经由电容元件C_1B与接地电位连接。电容元件C_2B的一端与电荷泵24的输出端以及压控振荡器28的输入端连接，电容元件C_2B的另一端与接地电位连接。

与图2所示的第1比较例的环路滤波器25A的结构进行比较，该图5所示的第2比较例的环路滤波器25B的区别在于电阻器的电阻值以及电容元件的电容值。即，如果在第1比较例中设电阻器R_1A的电阻值为R₁、电容元件C_1A的电容值为C₁、电容元件C_2A的电容值为C₂，则在第2比较例中，电阻器R_1B的电阻值为R₁·N，电容元件C_1B的电容值为C₁/N，电容元件C_2B的电容值为C₂/N。

像这样，在第2比较例的PLL频率合成器2B中，由于具有设置在相位比较部22与电荷泵24之间的门控部23，因此，既能抑制环路滤波器25B的电容元件C_1B的面积增大，又能减小环路滤波器25B的自然频率ω_n。但是，在第2比较例的PLL频率合成器2B中设置的门控部23平均存在0.5·N·T_RCLK的延迟因素，因此，PLL频率合成器2B的工作不稳定。其中，T_RCLK是基准振荡信号RCLK的周期。因此，作为用于解决这种问题的结构，考虑图6所示的第一实施方式的结构。

(第一实施方式)

图6是示出第一实施方式的PLL频率合成器1A的结构的图。该图所示的PLL频率合成器1A具有振荡器10、输入分频部11、相位比较部12、门控部13、电荷泵14、电容元件15、电位调节部16、压控振荡器18以及反馈分频部19。

振荡器10例如包含石英振子，向输入分频部11输出高精度稳定的恒定频率的振荡信号RCLK0。输入分频部11输入从振荡器10输出的振荡信号RCLK0，对该振荡信号RCLK0进行分频而生成基准振荡信号RCLK，并将该基准振荡信号RCLK输出到相位比较部12。

相位比较部12输入从输入分频部11输出的基准振荡信号RCLK，并且，输入从反馈分频部19输出的反馈振荡信号PCLK。相位比较部12检测这些反馈振荡信号PCLK与基准振荡信号RCLK之间的相位差。然后，当反馈振荡信号PCLK的相位延迟于基准振荡信号RCLK时，相位比较部12分别以脉冲的形式向门控部13和电位调节部16输出第1相位差信号UP。而当反馈振荡信号PCLK的相位超前于基准振荡信号RCLK时，相位比较部12分别以脉冲的形式向门控部13和电位调节部16输出第2相位差信号DN。

门控部13输入从相位比较部12输出的第1相位差信号UP和第2相位差信号DN。然后，门控部13按照在基准振荡信号RCLK的N个周期(N为2以上的整数)中取M个周期(M为大于等于1且小于N的整数)的比例，输出第1相位差信号UP和第2相位差信号DN。下文中，将按照在N个周期中取M个周期的比例从门控部13输出的第1相位差信号记作UPFRQ，将按照在N个周期中取M个周期的比例从门控部13输出的第2相位差信号记作DNFRQ。门控部13向电荷泵14输出这些第1相位差信号UPFRQ和第2相位差信号DNFRQ。下面，设M＝1。

电荷泵14输入从门控部13输出的第1相位差信号UPFRQ和第2相位差信号DNFRQ。然后，电荷泵14向电容元件15输出与这些信号UPFRQ、DNFRQ所表示的相位差对应的充放电电流Icp。

电容元件15具有与电荷泵14的输出端连接的第1端、以及与接地电位连接的第2端。电容元件15的第1端被输入从电荷泵14输出的充放电电流Icp而进行充放电，并且，该电容元件15向压控振荡器18输出与第1端的电位对应的控制电压值Vcon。该电容元件15的电容值与第2比较例的环路滤波器25B的电容元件C_1B的电容量为相同程度。

电位调节部16输入从相位比较部12输出的第1相位差信号UP和第2相位差信号DN。然后，电位调节部16根据这些信号UP、DN所表示的相位差，使电容元件15的第1端的电位上升或下降。

压控振荡器18输入从电容元件15的第1端输出的控制电压值Vcon，输出具有与该控制电压值Vcon对应的频率的振荡信号OutCLK。反馈分频部19输入从压控振荡器18输出的振荡信号OutCLK，对该振荡信号OutCLK进行分频而生成反馈振荡信号PCLK，并将该反馈振荡信号PCLK输出到相位比较部12。

在该PLL频率合成器1A中，由相位比较部12、门控部13、电荷泵14、电容元件15、电位调节部16、压控振荡器18和反馈分频部19构成了环路。其中，在该环路中，门控部13以及电荷泵14与电位调节部16并联地设置。在该环路中，以使输入到相位比较部12的基准振荡信号RCLK与反馈振荡信号PCLK之间的相位差减小的方式，从电荷泵14向电容元件15输入充放电电流Icp，并通过电位调节部16来调节电容元件15的第1端的电位。而且，在该环路的工作稳定的状态下，从压控振荡器18输出的振荡信号OutCLK具有是基准振荡信号RCLK的频率的常数倍的频率。

图7是示出第一实施方式的PLL频率合成器1A中包含的门控部13的电路图。门控部13包含分频部130、逻辑与电路131以及逻辑与电路132。分频部130输入基准振荡信号RCLK，按照在基准振荡信号RCLK的N个周期中取1个周期的比例，输出高电平的门控信号GATE。在基准振荡信号RCLK从高电平转变为低电平的时机，门控信号GATE从低电平转变为高电平，在基准振荡信号RCLK下一次从高电平转变为低电平的时机，门控信号GATE从高电平转变为低电平。

逻辑与电路131输入从相位比较部12输出的第1相位差信号UP，并且，输入从分频部130输出的门控信号GATE。并且，逻辑与电路131运算这些第1相位差信号UP与门控信号GATE的逻辑“与”，输出作为其运算结果的第1相位差信号UPFRQ。

逻辑与电路132输入从相位比较部12输出的第2相位差信号DN，并且，输入从分频部130输出的门控信号GATE。并且，逻辑与电路132运算这些第2相位差信号DN与门控信号GATE的逻辑“与”，输出作为其运算结果的第2相位差信号DNFRQ。这样构成的门控部13可按照在基准振荡信号RCLK的N个周期中取1个周期的比例，输出第1相位差信号UPFRQ和第2相位差信号DNFRQ。

图8是第一实施方式的PLL频率合成器1A中包含的电位调节部16的电路图。电位调节部16包含第1缓冲器161、第2缓冲器162、第1电阻器R₁₆₁、第2电阻器R₁₆₂、第1电容元件C₁₆₁以及第2电容元件C₁₆₂。第1电阻器R₁₆₁与第2电阻器R₁₆₂各自的电阻值彼此相等。第1电容元件C₁₆₁与第2电容元件C₁₆₂各自的电容值彼此相等。第1电容元件C₁₆₁和第2电容元件C₁₆₂例如可分别作为金属电容器来实现。

第1缓冲器161输入第1相位差信号UP。第2缓冲器162输入第2相位差信号DN。第1电阻器R₁₆₁的一端与第1缓冲器161的输出端连接，第1电阻器R₁₆₁的另一端经由第1电容元件C₁₆₁与电容元件15连接。第2电阻器R₁₆₂的一端与第2缓冲器162的输出端连接，第2电阻器R₁₆₂的另一端经由第2电容元件C₁₆₂与电容元件15连接。

这样构成的电位调节部16根据从相位比较部12输出的第1相位差信号UP和第2相位差信号DN所表示的相位差，使电容元件15的第1端的电位上升或下降。

图9是第一实施方式的PLL频率合成器1A中包含的电位调节部16的详细电路图。在该图中，第1缓冲器161和第2缓冲器162分别用晶体管级的电路图来表示。此外，在该图中还示出了分别驱动第1缓冲器161和第2缓冲器162的LDO(Low Drop Out：低压差)电源160。

分别驱动第1缓冲器161和第2缓冲器162的电源电压的变动是产生电位调节部16对电容元件15的第1端进行电位调节时的抖动的原因。因此，作为分别驱动第1缓冲器161和第2缓冲器162的电源，优选使用能够提供稳定电压值的LDO电源160。

另外，也可以不在电位调节部16中设置第1电阻器R₁₆₁和第2电阻器R₁₆₂。但是，在没有设置第1电阻器R₁₆₁的情况下，第1缓冲器161直接驱动第1电容元件C₁₆₁，因此，会流过瞬间的大电流，这可能成为导致可靠性下降的因素。在不设置第2电阻器R₁₆₂的情况下也是同样。因此，通过设置第1电阻器R₁₆₁和第2电阻器R₁₆₂，可改善可靠性。另外，通过设置第1电阻器R₁₆₁和第2电阻器R₁₆₂，从而使电位调节部16还具有低通滤波器的功能，从这一点看也是有利的。

图10和图11是示出第一实施方式的PLL频率合成器1A中的各信号的波形的一例的图。在这些图中，从上到下按顺序示出了以下信号各自的波形的一例：输入到相位比较部12的反馈振荡信号PCLK、输入到相位比较部12的基准振荡信号RCLK、从相位比较部12输出的第1相位差信号UP、从相位比较部12输出的第2相位差信号DN、来自电位调节部16的第1缓冲器161的输出信号UPPH、来自电位调节部16的第2缓冲器162的输出信号DNPHX、从门控部13的分频部130输出的门控信号GATE、从门控部13输出的第1相位差信号UPFRQ、从门控部13输出的第2相位差信号DNFRQ、以及输入到压控振荡器18的控制电压值Vcon。

在图10所示的例子中，设反馈振荡信号PCLK的相位延迟于基准振荡信号RCLK，从相位比较部12以脉冲的形式输出第1相位差信号UP。此外，设N值为4。即，从相位比较部12输出的第1相位差信号UP的脉冲出现在基准振荡信号RCLK的每个周期内，与此相对，从门控部13输出的第1相位差信号UPFRQ的脉冲按基准振荡信号RCLK的4个周期中1个周期的比例而出现。

因此，在按照基准振荡信号RCLK的每个周期从相位比较部12以脉冲的形式输出第1相位差信号UP的期间，电位调节部16对输入到压控振荡器18的控制电压值Vcon进行调节。而在按照基准振荡信号RCLK的4个周期中1个周期的比例从门控部13以脉冲的形式输出第1相位差信号UPFRQ的期间，电容元件15被充电，在此之后，控制电压值Vcon保持充电后的值。

在图11所示的例子中，设反馈振荡信号PCLK的相位超前于基准振荡信号RCLK，从相位比较部12以脉冲的形式输出第2相位差信号DN。此外，设N值为4。即，从相位比较部12输出的第2相位差信号DN的脉冲出现在基准振荡信号RCLK的每个周期内，与此相对，从门控部13输出的第2相位差信号DNFRQ的脉冲按照基准振荡信号RCLK的4个周期中1个周期的比例而出现。

因此，在按照基准振荡信号RCLK的每个周期从相位比较部12以脉冲的形式输出第2相位差信号DN的期间，电位调节部16对输入到压控振荡器18的控制电压值Vcon进行调节。而在按照基准振荡信号RCLK的4个周期中1个周期的比例从门控部13以脉冲的形式输出第2相位差信号DNFRQ的期间，电容元件15被放电，在此之后，控制电压值Vcon保持放电后的值。

这里，在第一实施方式中，设电容元件15的电容量为C₁₅、电位调节部16中包含的第1电容元件C₁₆₁和第2电容元件C₁₆₂的各自的电容值为C₁₆、电位调节部16中包含的第1缓冲器161和第2缓冲器162各自的输出信号UPPH、DNPHX的脉冲大小为Vphfb。另外，如图9、图10和图11所示，信号UPPH、DNPHX的各脉冲彼此为相反的极性。此外，在第1比较例中，将环路滤波器25A中包含的电阻器R_1A的电阻值设为R₁、将从电荷泵24输出的充放电电流Icp的大小设为Ipmp。此时，如果满足Vphfb·C₁₆/C₁₅＝R₁·Ipmp的关系式，则对于从压控振荡器18输出的振荡信号OutCLK的相位调节，在第一实施方式和第1比较例中能够得到同样的效果。

图12是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器中的传递函数模型的图。该图(a)示出第1比较例的PLL频率合成器2A的传递函数模型，该图(b)示出第2比较例的PLL频率合成器2B的传递函数模型，该图(c)示出第一实施方式的PLL频率合成器1A的传递函数模型。在该图(b)、(c)的各传递函数模型中出现的τ表示作为延迟因素的门控部13、23的延迟时间，用τ＝0.5·N·T_RCLK这一式子来表示。其中，T_RCLK是基准振荡信号RCLK的周期。

在该图(b)所示的第2比较例的PLL频率合成器2B的传递函数模型中，在环路内，存在作为延迟因素的门控部13的相移。因此，第2比较例的PLL频率合成器2B的工作不稳定。与此相对，在该图(c)所示的第一实施方式的PLL频率合成器1A的传递函数模型中，在环路内，作为延迟因素的门控部13的相移仅存在于相互并联地设置的比例项和积分项中的积分项中。因此，第一实施方式的PLL频率合成器1A的工作稳定。

图13是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器的开环增益的频率依赖性的曲线图。图14是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器的开环相位的频率依赖性的曲线图。图15是示出第1比较例、第2比较例和第一实施方式的各PLL频率合成器的闭环增益的频率依赖性的曲线图。这些图是根据图12所示的传递函数模型而计算出的。

如图13所示，关于开环增益的频率依赖性，第1比较例、第2比较例和第一实施方式的各PLL频率合成器之间几乎没有差异。

如图14所示，关于开环相位的频率依赖性，在第2比较例的PLL频率合成器2B中，由于作为延迟要素的门控部23的相移的影响，在开环增益为1的交迭(crossover)频率的附近，相位发生旋转，因此，完全不存在相位余度。与此相对，第一实施方式的PLL频率合成器1A与第1比较例的PLL频率合成器2A相同，能够确保相位余度。

结果，如图15所示，关于闭环增益的频率依赖性，在第2比较例的PLL频率合成器2B中，出现了表示不稳定的峰值。与此相对，第一实施方式的PLL频率合成器1A与第1比较例的PLL频率合成器2A相同，展现出稳定的特性。

如上所述，第一实施方式的PLL频率合成器1A能既抑制电容元件15的面积增大又能减小自然频率ω_n，能进行稳定的工作。

(第二实施方式)

图16是示出第二实施方式的PLL频率合成器1B的结构的图。该图所示的PLL频率合成器1B具有振荡器10、输入分频部11、相位比较部12、门控部13、电荷泵14、电容元件15、电位调节部16、低通滤波器17、压控振荡器18和反馈分频部19。

与图6所示的第一实施方式的PLL频率合成器1A的结构相比，该图16所示的第二实施方式的PLL频率合成器1B的区别在于，还具有设置在电容元件15的第1端与压控振荡器18的输入端之间的低通滤波器17。

图17是示出第二实施方式的PLL频率合成器1B中包含的低通滤波器17的电路图。低通滤波器17包含电阻器R₁₇和电容元件C₁₇。电阻器R₁₇的一端与电容元件15的第1端连接。电阻器R₁₇的另一端与压控振荡器18的输入端连接，并且，经由电容元件C₁₇与接地电位连接。低通滤波器17也可以采用对图17所示的结构进行多级连接而成的结构。

(变形例)

本发明不限于上述实施方式，可进行各种变形。例如，门控部13和电位调节部16不限于上述电路结构，也可以是其它电路结构。可以不设置输入分频部11，也可以不设置反馈分频部19。

如以上说明的那样，根据本发明的PLL频率合成器，既能抑制环路滤波器的电容元件的面积增大又能减小环路滤波器的自然频率ω_n。

Claims (5)

1.一种PLL频率合成器，其特征在于，该PLL频率合成器具有：

压控振荡器，其输出具有与输入的控制电压值对应的频率的振荡信号；

相位比较部，其输入从所述压控振荡器输出的振荡信号、或输入具有对该振荡信号的频率进行分频后的频率的信号，作为反馈振荡信号，并且还输入基准振荡信号，该相位比较部检测这些反馈振荡信号与基准振荡信号之间的相位差，当所述反馈振荡信号的相位延迟于所述基准振荡信号时，输出第1相位差信号，当所述反馈振荡信号的相位超前于所述基准振荡信号时，输出第2相位差信号；

门控部，其输入从所述相位比较部输出的第1相位差信号和第2相位差信号，按照在所述基准振荡信号的N个周期中取M个周期的比例，输出所述第1相位差信号和所述第2相位差信号，其中，N为2以上的整数，M为大于等于1且小于N的整数；

电荷泵，其输入从所述门控部输出的第1相位差信号和第2相位差信号，输出与这些信号所表示的相位差对应的充放电电流；

电容元件，其具有与所述电荷泵的输出端连接的第1端以及与基准电位连接的第2端，所述第1端被输入从所述电荷泵输出的充放电电流而使该电容元件进行充放电，该电容元件向所述压控振荡器输出与所述第1端的电位对应的所述控制电压值；以及

电位调节部，其输入从所述相位比较部输出的第1相位差信号和第2相位差信号，根据这些信号所表示的相位差，使所述电容元件的第1端的电位上升或下降。

2.根据权利要求1所述的PLL频率合成器，其特征在于，

该PLL频率合成器还具有设置在所述电容元件的所述第1端与所述压控振荡器的输入端之间的低通滤波器。

3.根据权利要求1所述的PLL频率合成器，其特征在于，

所述电位调节部包含：

第1缓冲器，其输入从所述相位比较部输出的第1相位差信号；

第1电容元件，其设置在该第1缓冲器的输出端与所述电容元件的所述第1端之间；

第2缓冲器，其输入从所述相位比较部输出的第2相位差信号；以及

第2电容元件，其设置在该第2缓冲器的输出端与所述电容元件的所述第1端之间。

4.根据权利要求3所述的PLL频率合成器，其特征在于，

所述电位调节部包含：

第1电阻器，其设置在所述第1缓冲器的输出端与所述第1电容元件之间；以及

第2电阻器，其设置在所述第2缓冲器的输出端与所述第2电容元件之间。

5.根据权利要求3所述的PLL频率合成器，其特征在于，

所述电位调节部包含分别对所述第1缓冲器和所述第2缓冲器进行驱动的LDO电源。

Images