CN102291123B - 延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法 - Google Patents

延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法 Download PDF

Info

Publication number
CN102291123B
CN102291123B CN2011101536756A CN201110153675A CN102291123B CN 102291123 B CN102291123 B CN 102291123B CN 2011101536756 A CN2011101536756 A CN 2011101536756A CN 201110153675 A CN201110153675 A CN 201110153675A CN 102291123 B CN102291123 B CN 102291123B
Authority
CN
China
Prior art keywords
coupled
loop filter
switch
circuit
electric capacity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2011101536756A
Other languages
English (en)
Other versions
CN102291123A (zh
Inventor
邓匡复
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Etron Technology Inc
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Publication of CN102291123A publication Critical patent/CN102291123A/zh
Application granted granted Critical
Publication of CN102291123B publication Critical patent/CN102291123B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法，该延迟锁相回路包含一相位频率检测电路、一回路滤波器及一电压控制延迟电路。该相位频率检测电路用以根据一参考频率及一反馈频率，输出一上开关信号或一下开关信号；该回路滤波器包含一第一电容、一第二电容及一第一开关，在一相位追踪期间，该第一开关关闭，且该第一电容被充电或放电，及在一相位锁定期间，该第一开关开启，且该第一电容和该第二电容被充电或放电；该电压控制延迟电路用以根据该回路滤波器输出的一控制电压和该参考频率，以输出该反馈频率。

Description

延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法
技术领域
本发明有关于一种延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法，尤指一种具有交换式电容回路滤波器的延迟锁相回路、具有交换式电容的回路滤波器及具有交换式电容回路滤波器的延迟锁相回路的锁相的方法。
背景技术
请参照图1，图1为现有技术说明延迟锁相回路100的示意图。延迟锁相回路100包含一相位频率检测电路102、一电荷泵104、电压控制延迟电路106及一电容C。相位频率检测电路102用以接收一参考频率REF及一反馈频率FB，且根据参考频率REF及反馈频率FB，输出一上开关信号UP或一下开关信号DN。电荷泵104用以根据上开关信号UP或下开关信号DN，对电容C充电或放电，并输出一控制电压VCTRL(亦即电容C的电位)。电压控制延迟电路106根据控制电压VCTRL和参考频率REF，调整反馈频率FB以同步参考频率REF。另外，致能信号CKE可致能或失能延迟锁相回路100。
请参照图2A和图2B，图2A说明电容C在省电模式期间漏电，导致电容C的电位VCTRL下降的示意图，图2B说明当重新致能延迟锁相回路100时，因为电容C的电位VCTRL下降，导致延迟锁相回路100具有相位误差的示意图。当延迟锁相回路100进入省电模式(亦即用以致能延迟锁相回路100的致能信号CKE为逻辑低电位)时，相位频率检测电路102、电荷泵104及电压控制延迟电路106为失能。因此，电容C所储存的电能会渐渐地流失直到重新致能延迟锁相回路100为止。如图2A所示，延迟锁相回路100在省电模式期间，大电容C所流失的电能所造成的电位偏移量(电阻电容时间常数大)比小电容C(电阻电容时间常数小)少。所以，如图2B所示，当延迟锁相回路100脱离省电模式(亦即用以致能延迟锁相回路100的致能信号CKE为逻辑高电位)时，大电容C造成的相位误差小于小电容C造成的相位误差。
请参照图3，图3是用于说明电荷泵104的示意图。当电荷泵104接收上开关信号UP时，上电流源1042根据电流IU，对电容C充电；当电荷泵104接收下开关信号DN时，下电流源1044根据电流ID，对电容C放电，其中电流IU等于电流ID。延迟锁相回路100的回路频宽Wn由式(1)决定。
Wn = IU × K VCDL T × C - - - ( 1 )
其中KVCDL为电压控制延迟电路106的增益值，T为延迟锁相回路100的参考频率REF的周期。而延迟锁相回路100的锁定时间LT和回路频宽Wn成反比。因此，具有小电容C的延迟锁相回路100会有较短的锁定时间LT。但具有小电容C的延迟锁相回路100所输出的反馈频率FB会有抖动幅度大的缺点。
因此，在现有技术中，延迟锁相回路100通常具有大电容C，以减少反馈频率FB的抖动及减少当延迟锁相回路100进入省电模式期间电容C的漏电，且延迟锁相回路100通常亦具有大的充放电电流(IU、ID)，以降低锁定时间LT。但因为延迟锁相回路100具有大的充放电电流，所以具有大电容C的延迟锁相回路100会有功率消耗较大的问题。
发明内容
本发明的一实施例提供一种延迟锁相回路。该延迟锁相回路包含一相位频率检测电路、一回路滤波器及一电压控制延迟电路。该相位频率检测电路具有一第一输入端，用以接收一参考频率，一第二输入端，用以接收一反馈频率，一第一输出端，用以输出一上开关信号，及一第二输出端，用以一下开关信号；该回路滤波器具有一第一输入端，用以接收该上开关信号，一第二输入端，用以接收该下开关信号，及一输出端，用以输出一控制电压，其中该回路滤波器包含一第一电容、一第二电容及一第一开关，而该第一开关耦接于该第一电容的第一端和一第二电容的第一端之间，其中在一相位追踪(phase tracking)期间，该第一电容被充电或放电，且该第一开关关闭，及在一相位锁定(phaselocking)期间，该第一开关开启；及该电压控制延迟电路(voltage controldelay line)具有一第一输入端，用以接收该参考频率，一第二输入端，耦接于该回路滤波器的输出端，用以接收该控制电压，及一输出端，用以输出该反馈频率。
本发明的另一实施例提供一种回路滤波器。该回路滤波器包含一上电路、一下电路、一第一电容、一第二电容、一缓冲器、一第一开关及一第二开关。该上电路具有一第一端，用以接收一第一电压，一第二端，耦接于该回路滤波器的输出端，及一第三端，耦接于该回路滤波器的第一输入端；该下电路具有一第一端，耦接于该回路滤波器的输出端，一第二端，耦接于一地端，及一第三端，耦接于该回路滤波器的第二输入端；该第一电容具有一第一端，耦接于该回路滤波器的输出端，及一第二端，耦接于该地端；该第二电容具有一第一端，及一第二端，耦接于该地端；该缓冲器具有一第一端，耦接于该回路滤波器的输出端，及一第二端；该第一开关耦接于该第一电容的第一端和该第二电容的第一端之间；及该第二开关耦接于该缓冲器的第二端和该第二电容的第一端之间；其中在一相位追踪期间，该第一电容被充电或放电，该第一开关关闭和该第二开关开启，以及在一相位锁定期间，该第一开关开启以及第二开关关闭。
本发明的另一实施例提供一种延迟锁相回路的锁相的方法。该方法包含一相位频率检测电路根据一参考频率与一反馈频率，输出一上开关信号或一下开关信号；一回路滤波器在一相位追踪(phase tracking)期间，根据该上开关信号或该下开关信号对一第一电容充放电，及藉由一缓冲器对一第二电容充放电，并输出一控制电压；及一电压控制延迟电路根据该控制电压和该参考频率，同步该反馈频率和该参考频率，并输出该反馈频率。
本发明提供的一种延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法，利用一回路滤波器的第一开关和第二开关，改变该回路滤波器在一相位追踪期间与一相位锁定期间的电容值。因此，在该相位追踪期间，该回路滤波器仅利用一较小的电容(第一电容)的电位以控制一电压控制延迟电路快速锁定；在该相位锁定期间，该回路滤波器利用一较大的电容(第一电容和第二电容并联)的电位以控制该电压控制延迟电路。所以，本发明具有锁定时间较短、低耗电、低抖动、无开关交换电流式因电流不匹配所造成的相位偏移、可长时间进入省电模式的优点。
附图说明
图1为现有技术说明延迟锁相回路的示意图；
图2A为用于说明电容在省电模式期间漏电，导致电容的电位下降的示意图；
图2B为用于说明当重新致能延迟锁相回路时，因为控制节点的电位下降，导致延迟锁相回路具有相位误差的示意图；
图3为用于说明电荷泵的示意图；
图4为本发明的一实施例说明一种延迟锁相回路的示意图；
图5A为用于说明在相位追踪期间，回路滤波器运作的示意图；
图5B为用于说明在相位锁定期间，回路滤波器运作的示意图；
图5C为用于说明回路滤波器输出的控制电压上，第一电容和第二电容的电荷存量变化的示意图；
图6为本发明的另一实施例说明一种延迟锁相回路的锁相的方法的流程图。
其中，附图标记：
100、400  延迟锁相回路
102、402  相位频率检测电路
104  电荷泵
106、406  电压控制延迟电路
404  回路滤波器
1042 上电流源
1044 下电流源
4042 上电路
4044 下电路
4046 缓冲器
4048 第一电容
4050 第二电容
4052 第一开关
4054 第二开关
40422  上电流源
40424  上开关
40442  下电流源
40444  下开关
CKE  致能信号
VDD  第一电压
IU、ID  电流              VCTRL控制电压
C 电容                    UP 上开关信号
DN  下开关信号            REF  参考频率
FB  反馈频率              600至608  步骤
具体实施方式
请参照图4，图4为本发明的一实施例说明一种延迟锁相回路400的示意图。延迟锁相回路400包含一相位频率检测电路402、一回路滤波器404及一电压控制延迟电路406。相位频率检测电路402具有一第一输入端，用以接收一参考频率REF，一第二输入端，用以接收一反馈频率FB，一第一输出端，用以输出一上开关信号UP，及一第二输出端，用以输出一下开关信号DN，其中当反馈频率FB的频率领先参考频率REF时，上开关信号UP为逻辑低电位，下开关信号DN为逻辑高电位；当反馈频率FB的频率落后参考频率REF时，上开关信号UP为逻辑高电位，下开关信号DN为逻辑低电位。但本发明亦可当反馈频率FB的频率领先参考频率REF时，上开关信号UP为逻辑高电位，下开关信号DN为逻辑低电位；当反馈频率FB的频率落后参考频率REF时，上开关信号UP为逻辑低电位，下开关信号DN为逻辑高电位。此时，回路滤波器404仅须以另包含的逻辑电路反相上开关信号UP和下开关信号DN的逻辑电位即可。
回路滤波器404具有一第一输入端，用以接收上开关信号UP，一第二输入端，用以接收下开关信号DN，及一输出端，用以输出一控制电压VCTRL。回路滤波器404包含一上电路4042、一下电路4044、一缓冲器4046、一第一电容4048、一第二电容4050、一第一开关4052、一第二开关4054，其中第一开关4052和第二开关4054为P型金氧半晶体管、N型金氧半晶体管或传输闸。上电路4042具有一第一端，用以接收一第一电压VDD，一第二端，耦接于回路滤波器404的输出端，及一第三端，耦接于回路滤波器404的第一输入端，用以接收上开关信号UP。上电路4042包含一上电流源40422及一上开关40424，其中上开关40424为P型金氧半晶体管、N型金氧半晶体管或传输闸。上电流源40422具有一第一端，耦接于上电路4042的第一端，及一第二端；上开关40424具有一第一端，耦接于上电流源40422的第二端，一第二端，耦接于上电路4042的第二端，及一第三端，耦接于上电路4042的第三端。下电路4044具有一第一端，耦接于回路滤波器404的输出端，一第二端，耦接于地端，及一第三端，耦接于回路滤波器404的第二输入端，用以接收下开关信号DN。下电路4044包含一下电流源40442及一下开关40444，其中下开关40444为P型金氧半晶体管、N型金氧半晶体管或传输闸。下电流源40442具有一第一端，及一第二端，耦接于下电路4044的第二端；下开关40444具有一第一端，耦接于下电路4044的第一端，一第二端，耦接于下电流源40442的第一端，及一第三端，耦接于下电路4044的第三端。第一电容4048具有一第一端，耦接于回路滤波器404的输出端，及一第二端，耦接于地端。第二电容4050具有一第一端，及一第二端，耦接于地端。第一开关4052耦接于第一电容4048的第一端和第二电容4050的第一端之间。缓冲器4046具有一第一端，耦接于回路滤波器404的输出端，及一第二端。第二开关4054耦接于缓冲器4046的第二端和第二电容4050的第一端之间。另外，致能信号CKE可致能或失能延迟锁相回路400。
请参照图5A、图5B和图5C，图5A为用于说明在相位追踪(phase tracking)期间，回路滤波器404运作的示意图，图5B为用于说明在相位锁定(phaselocking)期间，回路滤波器404运作的示意图，图5C为用于说明在回路滤波器404输出的控制电压VCTRL上，第一电容4048和第二电容4050电荷存量变化的示意图。如图5A所示，在相位追踪期间，第一开关4052关闭、第二开关4054开启，且缓冲器4046为致能状态。此时，如果上开关信号UP为逻辑高电位和下开关信号DN为逻辑低电位，则上开关40424开启，以及上电路4042根据电流IU对第一电容4048充电(第二电容4050被第一开关4052阻隔，所以第二电容4050并不会被上电路4042充电)；如果上开关信号UP为逻辑低电位和下开关信号DN为逻辑高电位，则下开关40444开启，以及下电路4044根据电流ID对第一电容4048放电(第二电容4050被第一开关4052阻隔，所以第二电容4050并不会被下电路4044放电)。而回路滤波器404根据第一电容4048的电位，由输出端输出控制电压VCTRL至电压控制延迟电路406。另外，因为第一开关4052关闭、第二开关4054开启及缓冲器4046被致能，所以在相位追踪期间，第二电容4050被缓冲器4046充放电。如此，回路滤波器404在相位追踪期间，仅对第一电容4048充放电，所以延迟锁相回路400具有较短的锁定时间LT，以及可具有较小的电流ID和电流IU。
如图5B所示，在相位锁定期间，第一开关4052开启、第二开关4054关闭。另外，如果在相位锁定期间，缓冲器4046被失能，则延迟锁相回路400可省电。在相位锁定期间，如果上开关信号UP为逻辑高电位和下开关信号DN为逻辑低电位，则上开关40424开启，以及上电路4042根据电流IU对第一电容4048和第二电容4050充电；如果上开关信号UP为逻辑低电位和下开关信号DN为逻辑高电位，则下开关40444开启，以及下电路4044根据电流ID对第一电容4048和第二电容4050放电。而回路滤波器404根据第一电容4048的电位，由输出端输出控制电压VCTRL至电压控制延迟电路406。另外，如图5B所示，如果在相位锁定期间，延迟锁相回路400进入省电模式(power downmode)，则因为回路滤波器404的输出端的电位由第一电容4048和第二电容4050的电位决定，所以回路滤波器404的输出端的电位下降的较慢(亦即控制电压VCTRL下降的较慢)。如此，当延迟锁相回路400离开省电模式后，虽然仍然要对第一电容4048和第二电容4050漏电的部分(亦即控制电压VCTRL的电位下降的部分)重新充电，但由于第一电容4048和第二电容4050漏电的部分较少，使得延迟锁相回路400具有较小的相位误差。
如图5C所示，第一电容4048仅在相位追踪期间被充放电，而第二电容4050在相位追踪期间被缓冲器4046充放电以及在相位锁定期间被上电路4042充电或下电路4044放电，也就是说第二电容4050一直被充放电。因此，回路滤波器上电容所注入电荷的变化相对现有技术来的平缓。
另外，电压控制延迟电路406，具有一第一输入端，用以接收参考频率REF，一第二输入端，耦接于回路滤波器404的输出端，用以接收控制电压VCTRL，及一输出端，用以输出反馈频率FB。电压控制延迟电路406根据控制电压VCTRL和参考频率REF，调整反馈频率FB以同步反馈频率FB和参考频率REF，并输出反馈频率FB。
请参照图6，图6为本发明的另一实施例说明一种延迟锁相回路的锁相的方法的流程图。图6的方法藉由图4所示的延迟锁相回路400说明，其步骤详述如下：
步骤600：开始；
步骤602：相位频率检测电路402根据参考频率REF与反馈频率FB，输出上开关信号UP或下开关信号DN，进行步骤604或步骤606；
步骤604：回路滤波器404在相位追踪期间，根据上开关信号UP或下开关信号DN对第一电容4048充放电，及藉由缓冲器4046对第二电容4050充放电，并输出控制电压VCTRL，跳至步骤608；
步骤606：回路滤波器404在相位锁定期间，根据上开关信号UP或下开关信号DN对第一电容4048和第二电容4050充放电，并输出控制电压VCTRL，进行步骤608；
步骤608：电压控制延迟电路406根据控制电压VCTRL和参考频率REF，同步反馈频率FB和参考频率REF，并输出反馈频率FB，跳回步骤602；
在步骤604中，回路滤波器404在相位追踪期间，关闭第一开关4052、开启第二开关4054，以及致能缓冲器4046。因此，回路滤波器404可根据上开关信号UP或下开关信号DN对第一电容4048充放电，及藉由缓冲器4046对第二电容4050充放电，并根据第一电容4048的电位，输出控制电压VCTRL。在步骤606中，回路滤波器404在相位锁定期间，开启第一开关4052、关闭第二开关4054。因此，回路滤波器404可根据上开关信号UP或下开关信号DN对第一电容4048和第二电容4050充放电，并根据第一电容4048和第二电容4050的电位，输出控制电压VCTRL。另外，如果在相位锁定期间，缓冲器4046被失能，则延迟锁相回路400可省电。在步骤608中，电压控制延迟电路406根据控制电压VCTRL和参考频率REF，调整反馈频率FB以同步反馈频率FB和参考频率REF，并输出反馈频率FB。
综上所述，本发明所提供的延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法，利用回路滤波器的第一开关和第二开关，改变回路滤波器在相位追踪期间与相位锁定期间的电容值。因此，在相位追踪期间，回路滤波器仅利用较小的电容(第一电容)的电位以控制电压控制延迟电路快速锁定；在相位锁定期间，回路滤波器利用较大的电容(第一电容和第二电容并联)的电位以控制电压控制延迟电路。所以，本发明具有锁定时间较短、低耗电、低抖动、无开关交换电流式因电流不匹配所造成的相位偏移、可长时间进入省电模式的优点。另外，本发明所提供的回路滤波器不仅可应用于延迟锁相回路，亦可应用于模拟脉冲宽度控制回路(analog pulse width control loop)。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求保护范围所做的均等变化与修改，皆应属本发明的涵盖范围。

Claims (15)

1.一种延迟锁相回路，其特征在于，包含：
一相位频率检测电路，具有一第一输入端，用以接收一参考频率，一第二输入端，用以接收一反馈频率，一第一输出端，用以输出一上开关信号，及一第二输出端，用以一下开关信号；
一回路滤波器，具有一第一输入端，用以接收该上开关信号，一第二输入端，用以接收该下开关信号，及一输出端，用以输出一控制电压，其中该回路滤波器包含一第一电容、一第二电容及一第一开关，而该第一开关耦接于该第一电容的第一端和一第二电容的第一端之间，其中在一相位追踪期间，该第一电容被充电或放电，且该第一开关关闭，及在一相位锁定期间，该第一开关开启；及
一电压控制延迟电路，具有一第一输入端，用以接收一参考频率，一第二端，耦接于该回路滤波器的输出端，用以接收该控制电压，及一输出端，用以输出该反馈频率；
其中，该回路滤波器还包含：
一上电路，具有一第一端，用以接收一第一电压，一第二端，耦接于该回路滤波器的输出端，及一第三端，耦接于该回路滤波器的第一输入端，用以接收该上开关信号；
一下电路，具有一第一端，耦接于该回路滤波器的输出端，一第二端，耦接于地端，及一第三端，耦接于该回路滤波器的第二输入端，用以接收该下开关信号；
一缓冲器，具有一第一端，耦接于该回路滤波器的输出端，及一第二端；及
一第二开关，耦接于该缓冲器的第二端和该第二电容的第一端之间；
其中该第二开关在该相位追踪期间开启，及在该相位锁定期间关闭。
2.如权利要求1所述的延迟锁相回路，其特征在于，该第一电容的第二端和该第二电容的第二端耦接于一地端。
3.如权利要求1所述的延迟锁相回路，其特征在于，该缓冲器在该相位锁定期间失能。 
4.如权利要求1所述的延迟锁相回路，其特征在于，该上电路包含：
一上电流源，具有一第一端，耦接于该上电路的第一端，及一第二端；及
一上开关，具有一第一端，耦接于该上电流源的第二端，一第二端，耦接于该上电路的第二端，及一第三端，耦接于该上电路的第三端。
5.如权利要求1所述的延迟锁相回路，其特征在于，该下电路包含：
一下电流源，具有一第一端，及一第二端，耦接于该下电路的第二端；及
一下开关，具有一第一端，耦接于该下电路的第一端，一第二端，耦接于该下电流源的第一端，及一第三端，耦接于该下电路的第三端。
6.一种回路滤波器，其特征在于，包含：
一上电路，具有一第一端，用以接收一第一电压，一第二端，耦接于该回路滤波器的输出端，及一第三端，耦接于该回路滤波器的第一输入端；
一下电路，具有一第一端，耦接于该回路滤波器的输出端，一第二端，耦接于一地端，及一第三端，耦接于该回路滤波器的第二输入端；
一第一电容，具有一第一端，耦接于该回路滤波器的输出端，及一第二端，耦接于该地端；
一第二电容，具有一第一端，及一第二端，耦接于该地端；
一缓冲器，具有一第一端，耦接于该回路滤波器的输出端，及一第二端；
一第一开关，耦接于该第一电容的第一端和该第二电容的第一端之间；及
一第二开关，耦接于该缓冲器的第二端和该第二电容的第一端之间；
其中在一相位追踪期间，该第一电容被充电或放电，该第一开关关闭和该第二开关开启，以及在一相位锁定期间，该第一开关开启以及第二开关关闭。
7.如权利要求6所述的回路滤波器，其特征在于，该缓冲器在该相位锁定期间失能。
8.如权利要求6所述的回路滤波器，其特征在于，该上电路包含：
一上电流源，具有一第一端，耦接于该上电路的第一端，及一第二端；及
一上开关，具有一第一端，耦接于该上电流源的第二端，一第二端，耦接于该上电路的第二端，及一第三端，耦接于该上电路的第三端。
9.如权利要求6所述的回路滤波器，其特征在于，该下电路包含：
一下电流源，具有一第一端，及一第二端，耦接于该下电路的第二端；及
一下开关，具有一第一端，耦接于该下电路的第一端，一第二端，耦接于 该下电流源的第一端，及一第三端，耦接于该下电路的第三端。
10.一种控制如权利要求1所述的延迟锁相回路的锁相的方法，其特征在于，包含：
一相位频率检测电路根据一参考频率与一反馈频率，输出一上开关信号或一下开关信号；
一回路滤波器在一相位追踪期间，根据该上开关信号或该下开关信号对一第一电容充放电，及藉由一缓冲器对一第二电容充放电，并输出一控制电压；及
一电压控制延迟电路根据该控制电压和该参考频率，同步该反馈频率和该参考频率，并输出该反馈频率。
11.如权利要求10所述的延迟锁相回路的锁相的方法，其特征在于，另包含：
该回路滤波器在一相位锁定期间，根据该上开关信号或该下开关信号对该第一电容和该第二电容充放电，并输出该控制电压。
12.如权利要求11所述的延迟锁相回路的锁相的方法，其特征在于，另包含：
该回路滤波器在该相位锁定期间，开启一第一开关、关闭一第二开关。
13.如权利要求12所述的延迟锁相回路的锁相的方法，其特征在于，另包含：
该回路滤波器在该相位锁定期间，失能该缓冲器。
14.如权利要求10所述的延迟锁相回路的锁相的方法，其特征在于，另包含：
该回路滤波器在该相位追踪期间，关闭该第一开关、开启该第二开关。
15.如权利要求14所述的延迟锁相回路的锁相的方法，其特征在于，另包含：
该回路滤波器在该相位追踪期间，致能该缓冲器。 
CN2011101536756A 2011-04-07 2011-06-03 延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法 Expired - Fee Related CN102291123B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100112095A TWI465046B (zh) 2011-04-07 2011-04-07 延遲鎖相迴路、迴路濾波器及延遲鎖相迴路的鎖相的方法
TW100112095 2011-04-07

Publications (2)

Publication Number Publication Date
CN102291123A CN102291123A (zh) 2011-12-21
CN102291123B true CN102291123B (zh) 2013-04-17

Family

ID=45337268

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011101536756A Expired - Fee Related CN102291123B (zh) 2011-04-07 2011-06-03 延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法

Country Status (3)

Country Link
US (2) US8476946B2 (zh)
CN (1) CN102291123B (zh)
TW (1) TWI465046B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI465046B (zh) * 2011-04-07 2014-12-11 Etron Technology Inc 延遲鎖相迴路、迴路濾波器及延遲鎖相迴路的鎖相的方法
JP5811937B2 (ja) * 2012-04-16 2015-11-11 株式会社ソシオネクスト Ｐｌｌ回路
EP3358731B1 (en) * 2013-09-04 2021-01-27 Telefonaktiebolaget LM Ericsson (publ) Switched mode power supply
CN103592500B (zh) * 2013-11-22 2016-04-20 重庆大学 一种基于参考频率电网同步信号实时检测方法及系统
CN107005243B (zh) * 2014-10-23 2019-06-25 美国莱迪思半导体公司 具有次谐波锁定阻止功能的锁相环
CN104617948B (zh) * 2014-12-19 2018-01-02 中国电子科技集团公司第二十四研究所 有源幅相控制电路
CN111183587A (zh) * 2017-10-12 2020-05-19 辛纳普蒂克斯公司 锁相环采样器和复位器
CN108055024B (zh) * 2018-01-31 2020-02-18 电子科技大学 一种紧凑的延时电路
US11336288B1 (en) * 2021-05-09 2022-05-17 Qualcomm Incorporated Charge pump with voltage tracking

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664829B1 (en) * 2002-09-04 2003-12-16 National Semiconductor Corporation Charge pump using dynamic charge balance compensation circuit and method of operation
CN101048937A (zh) * 2004-08-30 2007-10-03 德州仪器公司 无误锁延迟锁相回路电路和方法
CN101056105A (zh) * 2007-04-11 2007-10-17 威盛电子股份有限公司 复合式金属氧化物半导体电容以及锁相环
CN101123434A (zh) * 2006-03-31 2008-02-13 瑞昱半导体股份有限公司 电荷泵电路、频率讯号产生器与其相关方法
CN101714874A (zh) * 2009-11-11 2010-05-26 钰创科技股份有限公司 具省电功能的延迟锁相回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI98480C (fi) * 1993-12-23 1997-06-25 Nokia Mobile Phones Ltd Menetelmä ja järjestely silmukkasuodattimen ohjaamiseksi
CN1943113B (zh) * 2004-03-26 2010-09-01 松下电器产业株式会社 开关电容滤波器和反馈系统
JP4623678B2 (ja) * 2005-09-08 2011-02-02 パナソニック株式会社 Ｐｌｌ回路
US7629854B2 (en) * 2005-12-01 2009-12-08 Realtek Semiconductor Corp. Switch-capacitor loop filter for phase lock loops
US7928785B2 (en) * 2007-11-07 2011-04-19 Samsung Electronics Co., Ltd. Loop filter, phase-locked loop, and method of operating the loop filter
TW201126910A (en) * 2010-01-20 2011-08-01 Univ Nat Chiao Tung Phase lock frequency synthesizer and circuit locking method thereof
WO2011100475A1 (en) * 2010-02-10 2011-08-18 Maxlinear, Inc. Tcxo replacement for gps
TWI465046B (zh) * 2011-04-07 2014-12-11 Etron Technology Inc 延遲鎖相迴路、迴路濾波器及延遲鎖相迴路的鎖相的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664829B1 (en) * 2002-09-04 2003-12-16 National Semiconductor Corporation Charge pump using dynamic charge balance compensation circuit and method of operation
CN101048937A (zh) * 2004-08-30 2007-10-03 德州仪器公司 无误锁延迟锁相回路电路和方法
CN101123434A (zh) * 2006-03-31 2008-02-13 瑞昱半导体股份有限公司 电荷泵电路、频率讯号产生器与其相关方法
CN101056105A (zh) * 2007-04-11 2007-10-17 威盛电子股份有限公司 复合式金属氧化物半导体电容以及锁相环
CN101714874A (zh) * 2009-11-11 2010-05-26 钰创科技股份有限公司 具省电功能的延迟锁相回路

Also Published As

Publication number Publication date
CN102291123A (zh) 2011-12-21
US8476946B2 (en) 2013-07-02
TWI465046B (zh) 2014-12-11
US20130257495A1 (en) 2013-10-03
US20120256665A1 (en) 2012-10-11
TW201242258A (en) 2012-10-16
US8531220B1 (en) 2013-09-10

Similar Documents

Publication Publication Date Title
CN102291123B (zh) 延迟锁相回路、回路滤波器及延迟锁相回路的锁相的方法
CN104113303B (zh) 50%占空比时钟产生电路
KR100374439B1 (ko) 전원장치 및 전압 변환기
CN101106375A (zh) 锁相回路装置以及电流补偿方法
CN102638246B (zh) 占空比调整电路
CN102332823B (zh) 适用于高频降压型电压转化器的自适应导通时间控制电路
CN102158221B (zh) 锁相环及其快速锁定装置
CN103138751B (zh) 锁相环
CN101753022A (zh) 用于电压变换器的负载瞬态变化检测电路及其应用电路
CN1913361B (zh) 锁定检测器和具有该锁定检测器的延迟锁定环
CN101963629A (zh) 一种电流检测装置及方法
CN102684686A (zh) 一种降低带内相位噪声的锁相环及其相应的工作方法
CN101447788B (zh) 锁相环锁定信号的产生电路
CN109067206A (zh) 一种ac-dc电源及其同步整流管的控制电路
CN101577544A (zh) 具有崩溃保护机制的锁相环
CN102347759B (zh) 具有自我校准的延迟锁相回路系统及方法
CN107809240A (zh) 用于锁相环电路的环路滤波器及锁相环电路
CN205596020U (zh) 开关电源的反馈控制电路
CN101465646A (zh) Pll电路
CN102255497B (zh) 电荷泵电路的控制电路
CN109104170B (zh) 一种自适应宽频带数字时钟插值器单元
CN101944896B (zh) 电荷泵以及能降低漏电流的充放电方法
CN102130684B (zh) 压控振荡器的保护电路
CN1992528B (zh) 具有省电模式的锁相回路装置及执行该装置的方法
CN100431245C (zh) 双斜率适应性频率控制器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130417

Termination date: 20190603