CN101577544A

CN101577544A - 具有崩溃保护机制的锁相环

Info

Publication number: CN101577544A
Application number: CN 200910053140
Authority: CN
Inventors: 沙伊德; 孙海涛; 李静蓉; 岳崇杰
Original assignee: Huaya Microelectronics Shanghai Inc
Current assignee: Zhangjiagang Kangdexin Optronics Material Co Ltd
Priority date: 2009-06-15
Filing date: 2009-06-15
Publication date: 2009-11-11
Anticipated expiration: 2029-06-15
Also published as: CN101577544B

Abstract

一种具有崩溃保护机制的锁相环，包括鉴相器、电荷泵、环路滤波器、分频单元以及压控振荡器，还包括：输入单元，锁频检测单元以及保护单元；所述锁频检测单元检测锁相环是否锁定，并输出锁定状态信号至所述保护单元；所述保护单元接收反馈的所述分频信号、参考时钟以及所述锁定状态信号，根据所述分频信号是否存在产生相应的保护控制信号，以及当存在分频信号且所述锁相环未锁定时，将所述保护控制信号延时后反馈至所述输入单元；所述输入单元根据所述保护控制信号以及参考时钟，产生参考输入信号并输出至所述鉴相器。本发明中一旦出现了反馈信号，保护单元进行延时后使锁相环恢复正常工作，提高了电路的稳定性，且节省了测试时间，提高了效率。

Description

具有崩溃保护机制的锁相环

技术领域

本发明涉及锁相环技术，特别是涉及具有崩溃保护机制的锁相环。

背景技术

锁相环(PLL，Phase Locked Loop)被广泛应用于视频控制装置(videocontroller)中，以构成频率合成器、时钟发生器等。图1为一种锁相环的基本结构，鉴相器(PFD，Phase Frequency Detector)110检测输入的参考时钟F_ref和反馈信号F_fb的频差和相差，产生脉冲控制信号UP、DN送入电荷泵(CP，charge pump)120；电荷泵120将脉冲控制信号UP、DN转换成电流I_p，对环路滤波器(LP，Loop Filter)130的电容C_p进行充放电；环路滤波器130产生控制电压V_ctrl送入压控振荡器(VCO，Voltage Control Oscillator)140；压控振荡器140在控制电压V_ctrl升高时加快振荡频率，在控制电压V_ctrl降低时减慢振荡频率。压控振荡器140的输出信号F_out经过分频器150产生反馈信号F_fb；将反馈信号F_fb馈至鉴相器110，形成一个反馈系统。该反馈系统直到参考时钟F_ref和反馈信号F_fb相位一致时，或者相差一个固定的值，将锁相环锁定。反馈信号F_fb和参考时钟F_ref相位相差为恒值，所以两者的频率相等，因此通过锁相环电路，可产生频率和相位被锁定到固定频率和相位的输出信号F_out。

然而由于分频器无法对高频信号进行处理，当锁相环电路高速工作时，在初始工作的一瞬间，所产生的反馈信号F_fb的频率可为任意值。例如压控振荡器的工作范围为0-1000兆赫兹，参考时钟F_ref的频率为10兆赫兹；在电路接通的瞬间，分频器150产生1500兆赫兹的反馈信号，反馈信号F_fb与参考时钟F_ref的频率差范围超出了压控振荡器的正常工作范围，使反馈信号F_fb无法被跟踪和比较检测到，锁相环电路将误认为所产生的反馈信号F_fb过小，因此通过电荷泵120持续地对环路滤波器130进行驱动，从而使控制电压V_ctrl不断被提升，反馈信号F_fb不断地被提升，进而最终导致锁相环电路崩溃。

为了避免出现这样的情况，现有技术中对此有一些研究。专利号为6369660的美国专利中公开了一种锁相环电路，参考图2，该方案提供了鉴相器210、电荷泵220、环路滤波器230、压控振荡器240、分频器250以及崩溃保护单元260；其中崩溃保护单元260包括边缘检测单元201、计时器202、延时单元203以及电压钳制单元204。在具体实施例中，边缘检测单元201由七个串联连接的非门N1-N7以及一个与非门A1组成，其中，末个非门N7的输出信号作为与非门A1的一个输入信号，反馈信号作为非门N1的输入信号以及与非门A1的另一个输入信号；计时器202由一个PMOS管M1、四个NMOS管M2-M5以及一个电容C1组成，其中，边缘检测单元201的输出作为计时器202的输入，与PMOS管M1的栅极相连接，PMOS管M1的源极与电源电压VDD相连接；PMOS管M1的漏极与NMOS管M2的漏极相连接，NMOS管M2的源极与NMOS管M3的漏极相联接，NMOS管M3的源极与NMOS管M4的漏极相联接，NMOS管M4的源极与NMOS管M5的漏极相联接，NMOS管M5的源极与电压VSS相连接；NMOS管M2-M5的栅极相串联并与VDD相连接；延时单元203由施密特触发器T1构成；电压钳制单元204由两个NMOS管M6、M7构成，其中，NMOS管M6的漏极与栅极相连接，作为电压钳制单元204的输出信号；NMOS管M6的源极与NMOS管M7的漏极相联接，NMOS管M7的源极与电压VSS线连接，NMOS管M7的栅极作为电压钳制单元204的输入端，接收由延时单元203所输出的信号。

上述崩溃保护电路中，当边缘检测单元201检测到反馈信号的脉冲宽度不小于预定值时，产生边缘信号(EDGE)；计时器202将对边缘信号进行累积并产生计时信号(TIMER)，当计时器202所输出的计时信号的电压值高于施密特触发器阈值电压的上限时，使崩溃保护单元260开始工作。此时，施密特触发器203向电压钳制单元204输入低电平，使电压钳制单元204截止。当锁相环电路开始正常工作后，反馈信号使计时器202的输出电压低于低阈值，施密特触发器203输出高电压，进而开启电压钳制单元204，使节点N10接地。锁相环电路进入最小频率工作模式。

但是上述方案会产生经过环路滤波器230以及电压钳制单元204的漏电流，对锁相环电路的稳定性造成影响。一方面，该漏电流会降低节点N10所产生的控制电压V_ctrl，从而使反馈信号的频率降低，当鉴相器210检测到超出预定范围的相位差时，锁相环将试图将相位差恢复至预定范围内；因此，反馈信号的频率将会重复出现先降低再恢复，使得锁相环将长时间处于抖动状态，从而增加了电路的不稳定性。另一方面，目前大多数视频控制装置都采用90nm及以下的工艺条件进行制作，以提供更高的速率以及视频应用，而这本身已经带来了相比于180nm工艺而言，高100倍、甚至1000倍的漏电流，因此，为使视频控制装置更好地工作，必须尽可能地减小漏电流。

发明内容

本发明解决的问题是，提供具有崩溃保护机制的稳定的锁相环。

为解决上述问题，本发明提供一种锁相环，包括：鉴相器、电荷泵、环路滤波器、分频单元以及压控振荡器，所述鉴相器的输出端与电荷泵的输入端相连，输出脉冲控制信号；所述电荷泵的输出端与所述环路滤波器的输入端、以及所述压控振荡器的输入端相连，通过所述脉冲控制信号产生控制电压并输入至所述压控振荡器；所述分频单元的输入端与所述压控振荡器的输出端相连接，对所述压控振荡器的输出信号进行分频，并反馈至所述鉴相器；此外还包括：输入单元，锁频检测单元以及保护单元；其中，所述输入单元接收所述保护单元所输出的保护控制信号控制参考时钟，并输出所述参考输入信号至所述鉴相器；所述锁频检测单元接收参考时钟以及所述鉴相器输出的脉冲控制信号，检测锁相环电路的输出信号是否锁定频率，并输出锁定状态信号至所述保护单元；所述保护单元接收参考时钟、所述分频单元输出的分频信号以及所述锁频检测单元输出的锁定状态信号，当检测到存在反馈的分频信号时，延时并输出高电平的保护控制信号直至所述锁相环锁定；当所述锁相环锁定时，停止延时并保持输出高电平的保护控制信号；当检测到不存在反馈的分频信号时，输出低电平的保护控制信号。

可选的，所述保护单元包括：开关单元，延时单元和选通单元，其中，所述开关单元接收所述锁定状态信号，产生控制所述延时单元开启或关闭的第一输出信号，以及当所述延时单元停止工作时，产生作为所述选通单元数据信号的第二输出信号；所述延时单元接收所述分频信号、所述锁定状态信号以及来自所述开关单元的第一输出信号，用于当存在所述分频信号且所述锁相环未锁定时，产生作为所述选通单元数据信号的输出信号并进行预定时间的延时；所述选通单元将所接收到的来自所述开关单元的第二输出信号或者来自所述延时单元的输出信号作为数据信号，并根据所述数据信号产生保护控制信号；其中，当存在反馈信号且所述锁相环未锁定时，所述选通单元选通所述延时单元的输出信号；当所述锁相环锁定时，所述选通单元选通所述开关单元的第二输出信号。

可选的，所述延时单元包括：至少一个串联连接的D触发器以及由所述锁定状态信号进行控制的第一传输门，其中，首个D触发器的数据信号端为所述延时单元的第一输入端，与电源电压相连接，其后每一个D触发器的输出端作为下一个D触发器的输入端；每个D触发器的时钟端串联连接作为所述延时单元的第二输入端，与反馈的分频信号相连接；每个D触发器的置位端串联连接作为所述延时单元的第三输入端，用于接收来自所述开关单元的第一输出信号；第一传输门的输入端与末个D触发器的输出端相连接，其输出端作为所述延时单元的输出端。

可选的，当所述锁定状态信号为低电平时，所述第一传输门打开，末个D触发器的输出信号作为所述延时单元的输出信号进行输出。

可选的，所述开关单元包括：或非门和第二传输门，其中，所述或非门根据所述锁定状态信号和所述电源重置信号，获得用于控制所述延时单元开启或关闭的第一输出信号；所述第二传输门根据所述锁定状态信号，当所述延时单元停止工作时，获得作为所述选通单元数据信号的第二输出信号。

可选的，当所述电源重置信号为低电平时，所述第一输出信号为低电平；当所述电源重置信号为高电平时，所述第一输出信号由所述锁定状态信号决定。

可选的，当所述锁定状态信号为高电平时，所述第二传输门打开，所述锁定状态信号作为所述开关单元的第二输出信号进行输出。

可选的，所述选通单元包括D触发器以及选通器，其中，所述D触发器的数据信号端接收所述开关单元的第二输出信号或者所述延时单元的输出信号，所述D触发器的时钟端与参考时钟相连接；所述D触发器的置位端与所述电源重置信号相连接；所述D触发器的输出端与所述选通器的控制端相连接；所述选通器在所述D触发器输出信号的控制下，对第一信号以及第二信号进行选择，获得并输出所述保护控制信号。

可选的，所述第一信号为接地信号，所述第二信号为电源信号。

可选的，所述输入单元根据所述保护单元所输出的输出信号以及参考时钟产生参考输入信号，包括：当所述保护控制信号为高电平时，所述参考输入信号为与参考时钟相关的时钟信号；反之，所述参考输入信号为低电平。

可选的，所述参考输入信号为参考时钟。

可选的，所述输入单元包括：与门和输入分频器，其中，所述与门接收所述保护单元的输出信号与参考时钟，并将相与结果输出至输入分频器；所述输入分频器对相与结果进行分频，获得所述参考输入信号。

可选的，所述锁频检测单元包括：比较单元和累积输出单元，其中，所述比较单元根据脉冲控制信号以及参考时钟，比较参考时钟的脉冲宽度以及脉冲控制信号的脉冲宽度，获得比较结果信号并输出至所述累积输出单元；所述累积输出单元对所述比较结果信号进行累计，根据累计结果产生锁定状态信号。

可选的，所述锁频检测单元包括：脉冲发生器、信号发生器、与门、积分器、分压单元和比较器，其中，所述脉冲发生器根据所述鉴相器输出的上升脉冲控制信号以及下降脉冲控制信号，产生第一脉冲信号；所述信号发生器用于接收参考时钟并产生第二脉冲信号；所述与门用于对所述第一脉冲信号与所述第二脉冲信号进行相与，获得重置信号并输入至所述积分器；一旦出现所述重置信号，所述积分器将被重置，当预定时间范围内无所述重置信号时，所述积分器将累积获得超过所述分压单元输出电压的电压值，并输入所述比较器；所述比较器比较积分器的输出电压以及所述分压单元的输出电压，将比较结果作为锁定状态信号进行输出。

可选的，所述预定时间范围为200个时钟周期。

可选的，当所述积分器的输出电压超过了所述分压单元的输出电压时，所述锁定状态信号为高电平。

可选的，所述锁相环还包括：自偏置控制单元，接收所述保护单元所输出的保护控制信号，产生偏置控制信号并输出至所述压控振荡器，用于选择所述锁相环的工作频率范围以及控制所述锁相环的工作频率。

可选的，当所述保护单元处于工作状态时，所述自偏置控制单元向所述压控振荡器输出偏置控制信号，控制所述压控振荡器的增益，使所述锁相环在最低工作频带中工作。

可选的，所述自偏置控制单元包括：计数器、比较器、解码器、逻辑运算单元和开关；其中，所述计数器用于提供所述逻辑运算单元的启动信号；所述比较器用于根据控制电压，产生指示信号；所述解码器用于根据所述比较器获得的指示信号，获得调整信号，表示相对于前一次所需要进行调整；所述逻辑运算单元用于根据所述解码器所获得的调整信号，进行逻辑运算，获得所述偏置控制信号。

可选的，当所述保护控制信号为高电平时，所述开关使所述偏置控制信号对应于所述逻辑运算单元的运算结果，而当所述保护控制信号为低电平时，所述偏置控制信号对应于低电平。

可选的，所述分频单元中设置的分频比为符合锁相环设计要求的任一常数。

与现有技术相比，上述技术方案一旦检测到出现了反馈的时钟信号，保护单元将所产生的保护控制信号延时后输出，使锁相环恢复正常工作，从而避免了由于噪声的干扰而产生的电路抖动，并且当锁相环锁定后，保护单元停止进行延时。避免了锁相环电路陷入崩溃以及漏电流的产生，以获得稳定的锁相环电路

附图说明

图1是现有技术中常规锁相环的结构示意图；

图2是现有技术中具有崩溃保护电路的锁相环的结构示意图；

图3是本发明锁相环实施方式的结构示意图；

图4是图3中输入单元具体实施方式的结构示意图；

图5是图3中保护单元具体实施方式的结构示意图；

图6是图5中开关单元具体实施例的电路示意图；

图7是图5中延时单元具体实施例的电路示意图；

图8是图5中选通单元具体实施例的电路示意图；

图9和图10是应用本发明锁相环具体实施例中获得相关信号的波形示意图；

图11是图3中锁频检测单元具体实施方式的结构示意图；

图12是锁频检测单元具体实施例的电路示意图；

图13-图15是不同情况下重置信号DET的波形示意图；

图16是本发明锁相环另一种实施方式的结构示意图；

图17是图16中自偏置控制单元390具体实施例的结构示意图。

具体实施方式

本发明通过设置与反馈信号相关的崩溃保护机制，避免了锁相环电路陷入崩溃以及漏电流的产生，以获得稳定的锁相环电路，具体来说，当本发明锁相环实施方式检测到存在反馈信号时，在延时预定时间后，确保是存在反馈信号而不是由于噪声等因素的情况下，通过保护电路输出高电平的保护控制信号，使锁相环恢复正常工作；当锁相环锁定后，通过锁定状态信号停止延时，保护电路仍输出高电平的保护控制信号使锁相环保持正常工作；当保护电路检测不到反馈信号时，保护电路输出低电平的保护控制信号。

参考图3，本发明实施方式提供了一种锁相环，包括：鉴相器310、电荷泵320、环路滤波器330、分频单元340、压控振荡器350，此外还包括输入单元300、锁频检测单元370以及保护单元380。

其中，参考时钟refck分别作为输入单元300、锁频检测单元370以及保护单元380的输入信号；鉴相器310根据输入单元300所输出的参考输入信号inref以及经分频单元340所获得的分频信号fbck，比较两者的相位和/或频率差异以获得脉冲控制信号UP及DN，并将这两个脉冲控制信号输入电荷泵320以及锁频检测单元370；电荷泵320根据所输入的脉冲控制信号UP及DN对环路滤波器330进行充放电，产生控制电压V_ctrl；压控振荡器350在控制电压V_ctrl的作用下，产生输出信号clk_out；该输出信号clk_out通过分频单元340产生分频信号fbck，并分别反馈至鉴相器310和保护单元380；锁频检测单元370根据鉴相器310所输出的脉冲控制信号UP及DN以及参考时钟refck，判断锁相环是否锁定，并向保护单元380输出锁定状态信号lk_h；保护单元380根据分频信号fbck、参考时钟refck以及锁频检测单元370输出的锁定状态信号lk_h，获得保护控制信号aocout，并反馈输入至输入单元300。

输入单元300用于实现通过保护单元380输出的保护控制信号aocout控制参考输入信号inref；具体来说，只有当保护单元380输出的保护控制信号aocout为高电平时，才能使得参考输入信号inref为与参考时钟refck相关的时钟信号；其中，参考输入信号inref可为参考时钟refck。当保护单元380输出的保护控制信号aocout为低电平时，参考输入信号inref为低电平。在一种具体实现中，参考图4，输入单元300可包括与门301和输入分频器302，其中，保护单元380输出的保护控制信号aocout和参考时钟refck输入与门301，其相与结果通过输入分频器302进行分频，获得参考输入信号inref。

鉴相器310用于比较所述分频信号fbck与参考输入信号inref的相位差，产生脉冲控制信号UP及DN；例如，在分频信号fbck的相位滞后于参考输入信号inref时，脉冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度；在分频信号fbck的相位超前于参考输入信号inref时，脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉冲宽度。

电荷泵320用于将鉴相器310输出的脉冲控制信号UP、DN转换成充电或放电电流I_C，对环路滤波器330进行充放电。环路滤波器330用于降低控制电压V_ctrl的抖动，参考图3，具体来说可为二阶滤波器，包括：电容C₁、电容C₂以及电阻R；其中，电容C₁的一端与电荷泵320的输出端以及电阻R的一端相连接，电容C₁的另一端接地；电容C₂的一端接地，另一端与电阻R的另一端相连接。

具体地，当分频信号fbck的相位滞后于参考输入信号inref时，脉冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度，电荷泵320输出充电电流I_C对电容C₁和电容C₂进行充电，节电端N100的控制电压V_ctrl升高；在分频信号fbck的相位超前于参考输入信号inref时，脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉冲宽度，电荷泵320输出放电电流I_C使电容C₁和电容C₂进行放电，节电端N100的控制电压V_ctrl降低。通过设置电容C₁、C₂的值以及电阻R的值，调节所能获取的控制电压V_ctrl的电压值。

压控振荡器350的输出频率受电压控制，在控制电压V_ctrl升高时加快振荡频率，在控制电压V_ctrl降低时减慢振荡频率。其输出信号clk_out通过分频单元340分频后，获得分频信号fbck。

锁频检测单元370通过对鉴相器310所输出的脉冲控制信号UP及DN进行检测，获得表征所述锁相环是否锁定的锁定状态信号lk_h。具体来说，当检测到脉冲控制信号UP的脉冲宽度等于脉冲控制信号DN的脉冲宽度时，即所述锁相环频率锁定时，输出锁定状态信号lk_h为高电平；当所述锁相环频率未锁定时，输出锁定状态信号lk_h为低电平。由于脉冲控制信号UP及DN的脉冲宽度非常小，并且当所述锁相环锁定后，由参考时钟refck所提供的参考脉冲与脉冲控制信号UP与DN所叠加的脉冲具有相同的频率，因此在具体实施过程中，可通过由参考时钟refck提供参考脉冲，并将脉冲控制信号UP与DN叠加产生的脉冲的宽度与所述参考脉冲的脉冲宽度相比较，以确定所述锁相环是否锁定。

锁频检测单元370所输出的锁定状态信号lk_h用于控制保护单元380的是否进行延时。具体来说，在未锁定的情况下，锁定状态信号lk_h为低电平，此时保护单元380进行预定时间的延时后输出高电平的保护控制信号aocout，使输入单元300输出由参考时钟refck决定的参考输入信号inref，从而使锁相环开始正常工作；随着频率锁定，锁定状态信号lk_h转变为高电平，高电平的锁定状态信号lk_h控制保护单元380停止进行延时，并仍旧输出高电平的保护控制信号aocout，使锁相环继续正常工作。

保护单元380对反馈的分频信号fbck进行检测并根据检测结果输出相应的保护控制信号aocout，从而控制锁相环是否正常工作。具体来说，当出现反馈的分频信号fbck时，保护单元380输出高电平的保护控制信号aocout，使锁相环正常工作；而一旦当没有反馈的分频信号fbck时，保护单元380向输入单元300输出低电平的保护控制信号aocout，使输入单元300输出低电平的参考输入信号inref，从而使锁相环停止正常工作。此外，当锁定状态信号lk h为低电平时，保护单元380先进行预定时间的延时之后再输出高电平的保护控制信号aocout。

在本发明锁相环的一种具体实施例中，参考图5，保护单元380可包括延时单元410，开关单元420和选通单元430。其中，开关单元420接收电源重置信号por以及锁频检测单元370输出的锁定状态信号lk_h，产生控制延时单元410开启或关闭的第一输出信号，以及当延时单元410停止工作时，产生作为选通单元430数据信号的第二输出信号；延时单元410接收来自开关单元420的第一输出信号、分频信号fbck以及锁频检测单元370输出的锁定状态信号lk_h，当存在分频信号fbck且锁相环未锁定时，产生作为选通单元430数据信号的输出信号并进行预定时间的延时；选通单元430将所接收到的来自开关单元420的第二输出信号或者来自延时单元410的输出信号作为数据信号，并根据所接收到的参考时钟refck以及电源重置信号por，产生保护控制信号aocout，用以控制输入单元300产生参考输入信号inref。其中，当存在分频信号fbck且所述锁相环未锁定时，选通单元430选通延时单元410的输出信号；当锁相环锁定时，选通单元430选通开关单元420的第二输出信号。

具体来说，当锁定状态信号lk_h为高电平时，锁相环锁定，通过开关单元420的第一输出信号使延时单元410停止工作；当锁定状态信号lk_h为低电平时，锁相环未锁定，通过开关单元420的第一输出信号使延时单元410启动。

在一种具体实施方式中，参考图6，开关单元420可包括或非门421和CMOS传输门422。其中，锁频检测单元370输出的锁定状态信号lk_h以及电源重置信号por的反相信号通过或非门421进行或非运算，获得开关单元420的第一输出信号，所述第一输出信号用于输入延时单元410并控制延时单元410的开启或关闭。当所述电源重置信号por为低电平时，无论锁定状态信号lk_h为何值，所述第一输出信号为低电平；当所述电源重置信号por为高电平时，所述第一输出信号由锁定状态信号lk_h决定，当锁定状态信号lk_h为高电平时，所述第一输出信号为低电平，当锁定状态信号lk_h为低电平时，所述第一输出信号为高电平。

CMOS传输门422根据锁频检测单元370输出的锁定状态信号lk_h，获得开关单元420的第二输出信号，该第二输出信号用于输入选通单元430；具体地，当锁定状态信号lk h为高电平时，CMOS传输门422打开，锁定状态信号lk_h作为开关单元420的第二输出信号输出；当锁定状态信号lk_h为低电平时，传输门422关闭，所述第二输出信号的输出端无信号。

在一种具体实施方式中，参考图7，延时单元410可包括N个串联连接的D触发器，其中N≥1；首个D触发器的数据信号端为延时单元410的第一输入端，与电源电压相连接，其后每一个D触发器的输出端作为下一个D触发器的输入端；每个D触发器的时钟端串联连接作为延时单元410的第二输入端，与反馈的分频信号fbck相连接；每个D触发器的置位端串联连接作为延时单元410的第三输入端，用于接收由开关单元420所产生的第一输出信号。当所述第一输出信号为低电平时，延时单元410的N个串联D触发器置零；当所述第一输出信号为高电平时，电源信号VDD通过延时单元410的N个D触发器逐级传递，每个D触发器的时钟端与分频信号fbck相连接，也就是说，每当分频信号fbck出现一个信号上升沿时，D触发器输出其输入端所接收到的信号，因此，当所述第一输出信号为高电平后，经过预定时间的延时，电源信号VDD才通过N个串联的D触发器传递至输出信号dlo。

延时单元410还可包括CMOS传输门411，该CMOS传输门411由锁频检测单元370输出的锁定状态信号lk_h进行控制，当锁定状态信号lk_h为低电平时，CMOS传输门411打开，末个D触发器的输出信号dlo作为延时单元410的输出信号输出；当锁定状态信号lk_h为高电平时，CMOS传输门411关闭，延时单元410无输出信号。

当存在分频信号fbck时，选通单元430选通延时单元410的输出信号或者开关单元420的第二输出信号作为数字信号，用以控制所输出的保护控制信号aocout为高电平；当不存在分频信号fbck时，选通单元430控制所输出的保护控制信号aocout为低电平。

在一种具体实施方式中，参考图8，选通单元430可包括D触发器431以及选通器432。其中，D触发器431数据信号端接收开关单元420的第二输出信号或者延时单元410的输出信号作为其输入信号sleout，具体来说，当锁定状态信号lk_h为低电平时，D触发器431的输入信号sleout接收延时单元410的输出信号；当锁定状态信号lk_h为高电平时，D触发器431的输入信号sleout接收开关单元420的第二输出信号。D触发器431的时钟端与参考时钟refck相连接，在参考时钟refck的每个上升沿，D触发器431将输入信号sleout所接收的信号输出。D触发器431的置位端与电源重置信号por相连接，当电源重置信号por为低电平时，D触发器431将其输出的信号置零。

选通器432的输入端分别接收高电平与低电平，例如分别接入电源信号VDD与接地信号GND，其控制端与D触发器431的输出端相连接。选通器432在D触发器431的输出信号控制下，选择电源信号VDD或接地信号GND之一进行输出，其输出信号为保护控制信号aocout。

参考图9和图10，下面结合包括了上述保护单元380的锁相环电路的具体实施例在正常工作过程中，各信号的波形图，对本发明的实施方式作进一步描述。具体包括：高电平有效的电源重置信号por、分频信号fbck、锁频检测单元370输出的锁定状态信号lk_h、延时单元410中D触发器的输出信号dlo、D触发器431数据信号端的输入信号sleout以及保护单元380所输出的保护控制信号aocout。

其中，参考图9，在存在反馈的分频信号fbck且锁相环未锁定的情况下，锁频检测单元370输出的锁定状态信号lk_h为低电平；此时，延时单元410保持工作状态。其中，传输门422关闭，开关单元420的第二输出信号无信号；而或非门421输出高电平，延时单元410中N个D触发器在置位端为高电平的情况下，每当分频单元340输出分频信号fbck时，每一个D触发器的时钟端在接收到分频信号fbck的上升沿后传递其数据信号端所输入的信号，因此，在N个分频信号fbck的时钟周期后，电源电压VDD传输至输出信号dlo，例如，当N为5时，在第5个分频信号fbck的上升沿，输出信号dlo为高电平；由于锁频检测单元370输出的锁定状态信号lk_h为低电平，延时单元410的传输门411打开，将延时单元410中D触发器的输出信号dlo传输并输出至D触发器431数据信号端的输入信号sleout；在参考时钟refck的上升沿，D触发器431的输出信号rmglth为VDD；选通器432在高电平的控制下，使得高电平通过，从而使输出的保护控制信号aocout为高电平。通过N个分频信号fbck的时钟周期的延时，可以确保输入延时单元410的为分频信号fbck而并非是干扰噪声，然后，再将所输入的高电平传输至保护控制信号aocout。

参考图10，经过若干个时钟周期后，锁相环电路锁定，锁频检测单元370输出的锁定状态信号lk_h为高电平；此时，延时单元410被关闭。具体来说，传输门422打开，开关单元420的第二输出端传输锁定状态信号lk_h，即输出高电平；或非门421输出低电平，延时单元410中N个D触发器的置位端为低电平，延时单元410中D触发器输出信号dlo为低电平；由于锁频检测单元370输出的锁定状态信号lk_h为高电平，延时单元410的传输门411关闭，D触发器431的数据信号端仅接收经开关单元420传输门422输出的高电平，即其输入信号sleout为锁频检测单元370所输出的锁定状态信号lk_h，从而使D触发器431的输出信号rmglth为高电平；选通器432在高电平的控制下，使得高电平通过，从而使输出的保护控制信号aocout为高电平。其中，在不同实施例中，从出现反馈的分频信号fbck到锁相环电路锁定的时间，可根据各元件的具体电路特性而确定。

参考图10，当无分频信号fbck时，锁频检测单元370输出的锁定状态信号lk_h为低电平，保护单元380的延时单元410重新被启动。此时，传输门422关闭，开关单元420的第二输出信号无信号；而或非门421输出高电平，延时单元410中N个D触发器输出信号dlo为低电平；由于锁频检测单元370输出的锁定状态信号lk_h为低电平，延时单元410的传输门411打开，将延时单元410中D触发器的输出信号dlo传输并输出至D触发器431数据信号端的输入信号sleout；在参考时钟refck的上升沿，D触发器431的输出信号rmglth为低电平；选通器432在低电平的控制下，使得接地信号GND通过，从而使输出的保护控制信号aocout为接地信号GND。

在上述各种情况下，一旦检测到存在反馈信号，所述锁相环电路通过延时单元410延时预定时间，用以确保是反馈信号确实存在而不是噪声等因素，然后通过保护单元380输出高电平的保护控制信号aocout，使锁相环恢复正常工作；当锁相环锁定后，此时，锁频检测单元370将锁定状态信号lk_h置为高电平，接着，延时单元410被关闭，保护单元380仍将输出高电平的保护控制信号aocout，使锁相环保持正常工作。而当干扰超出锁定限制，换句话说，当保护单元380检测不到反馈信号时，保护单元380的延时单元410将启动并输出低电平，使保护单元380输出低电平的保护控制信号aocout。

保护单元380所输出的保护控制信号aocout输出至输入单元300，通过与参考时钟refck相与进而分频，获得参考输入信号inref。当存在反馈的分频信号fbck时，无论锁相环电路是否被锁定，保护控制信号aocout为高电平，此时参考输入信号inref为参考时钟refck，或参考时钟refck的分频信号；当分频信号fbck缺失时，保护控制信号aocout为接地信号GND，此时，参考输入信号inref为低电平。也就是说，当分频信号fbck缺失时，保护单元380可通过保护控制信号aocout对参考输入信号inref的控制，使锁相环电路避免崩溃，实现了对锁相环电路的保护。

参考图11，在本发明锁相环电路的一种具体实施方式中，锁频检测单元370可包括：比较单元501和累积输出单元502；其中，比较单元501，根据脉冲控制信号以及参考时钟，比较参考时钟的脉冲宽度以及脉冲控制信号的脉冲宽度，获得比较结果信号并输出至累积输出单元502；累积输出单元502用于对所述比较结果信号进行累计，根据累计结果产生锁定状态信号。

参考图12，在一种具体实施方式中，锁频检测单元370可包括：非门601，脉冲发生器602，信号发生器603，与门604，积分器605，分压单元606和比较器607。

脉冲控制信号DN经过非门601后，与脉冲控制信号UP一起输入脉冲发生器602，产生脉冲信号PSL；参考时钟refck通过信号发生器603产生脉冲信号WND；脉冲信号WND与脉冲信号PSL通过与门604进行相与操作，获得重置信号DET。

具体来说，当脉冲控制信号UP与DN叠加后所产生的脉冲无法被参考时钟refck所对应的参考脉冲所覆盖，或者说，前者的脉冲宽度超出了后者脉冲宽度的范围，则将产生重置信号DET。因此，上述实施方式中，也可将脉冲控制信号UP经过非门601后，与脉冲控制信号DN一起输入脉冲发生器602，以获得脉冲信号PSL。

在具体实施方式中，参考图13，当脉冲信号PSL的脉冲宽度超过信号WND的脉冲宽度时，产生DET信号701；参考图14，当脉冲信号PSL的脉冲宽度小于脉冲信号WND的脉冲宽度且脉冲信号PSL的最高频率不在脉冲信号WND的脉冲宽度中时，也会产生DET信号801；参考图15，当脉冲信号WND的脉冲宽度完全覆盖了脉冲信号PSL的脉冲宽度时，将不产生DET信号。

一旦出现重置信号DET，积分器605将会被重置，并且比较器607输出低电平的锁定状态信号lk_h；当预定时间范围内都无重置信号DET产生时，积分器605所累积电压超过了分压单元606的输出电压，比较器607将输出高电平的锁定状态信号lk_h。例如，连续200个时钟周期内都无DET信号产生，则比较器607将输出高电平的锁定状态信号lk_h，表征锁相环电路锁定。

参考图16，本发明锁相环还提供了另一种实施方式，具体来说，除了鉴相器310、电荷泵320、环路滤波器330、分频单元340、压控振荡器350、输入单元300、锁频检测单元370以及保护单元380之外，该锁相环实施方式还可包括自偏置控制单元(AOC，Auto-Offset-Control)390；其中，自偏置控制单元390接收保护单元380所输出的保护控制信号aocout，产生偏置控制信号并输出至压控振荡器350，通过该偏置控制信号对压控振荡器350的增益进行控制。

自偏置控制单元390用于选择锁相环的工作频率范围以及控制锁相环的工作频率。其中，对所述锁相环工作频率的控制可通过控制压控振荡器350的增益来实现；由于所述锁相环工作频率的变化量与电压值变化量的比值即为压控振荡器350的增益；也就是说，压控振荡器350的增益越大，表示该锁相环所能运行的工作频带越宽；而压控振荡器350的增益越小，该锁相环所能运行的工作频带也就越窄。但是，当锁相环工作频带较宽时，相应也会带来该锁相环较易受到干扰的问题，因此可通过自偏置控制单元390，对锁相环的工作频率进行控制。

具体来说，自偏置控制单元390根据保护控制信号aocout检测保护单元380是否处于工作状态，当保护单元380处于工作状态中，自偏置控制单元390通过向压控振荡器350输出偏置控制信号，控制其增益，从而使锁相环电路在最低工作频带中运行。

当没有分频信号fbck时，保护单元380开始工作，并将低电平的保护控制信号aocout传输至自偏置控制单元390，自偏置控制单元390向压控振荡器350输出偏置控制信号，用以将锁相环控制在最小增益工作模式；当存在分频信号fbck且该锁相环电路未锁定时，保护单元380继续工作并将高电平的保护控制信号aocout输出至自偏置控制单元390，自偏置控制单元390开始正常工作；当该锁相环电路锁定之后，保护单元380的延时单元410停止工作，但保护单元380仍向自偏置控制单元390输出高电平的保护控制信号aocout，自偏置控制单元390继续正常工作。

参考图17，在一种具体实施例中，自偏置控制单元390可包括：计数器900、比较器910、解码器920、逻辑运算单元930和开关940；其中，计数器900用于提供逻辑运算单元930的启动信号；比较器910用于根据控制电压Vctrl，产生指示信号T0和T1；解码器920用于根据比较器910所获得的指示信号T0和T1，获得调整信号W0和W1，指示相对于前一次所需要进行调整；逻辑运算单元930用于根据解码器920所获得的调整信号，进行自适应的逻辑运算，并将运算结果B0和B1通过开关940获得偏置控制信号OFF0和OFF1。其中，逻辑运算单元930可包括加法器901、减法器902和用于选通加法器901或减法器902运算结果的选通器903。开关940由保护控制信号aocout进行控制，具体来说，当保护控制信号aocout为高电平时，偏置控制信号OFF0和OFF1分别对应于运算结果B0和B1；当保护控制信号aocout为低电平时，偏置控制信号OFF0和OFF1分别对应于低电平。

在自偏置控制单元390的工作过程中，指示信号T0和T1输入至解码器920，产生调整信号W0和W1，并输入至逻辑运算单元930；计数器900可根据参考时钟或参考输入信号或反馈的分频信号进行计数，一旦所计的时钟信号的个数超出预定值，计数器900向逻辑运算单元930发出启动信号R0，使逻辑运算单元930开始工作。

其中，逻辑运算单元930所进行逻辑操作可包括“加”操作和“减”操作。所述“加”操作是指当接收到所述启动信号R0时，将调整信号加1后输出；所述“减”操作是指当接收到所述启动信号R0时，将调整信号减1后输出。

具体来说，当输入压控振荡器的控制电压Vctrl大于上限值时，T0和T1都为“1”，此时控制电压Vctrl过高，需要向压控振荡器输入表示增大的偏置控制信号。因此，通过编码器920输出调整信号W0和W1分别为：W0＝0且W1＝1，并通过逻辑运算单元930中的加法器901对上一次的运算结果B0和B1进行“加”操作；当保护控制信号aocout为高电平时，获得增大的偏置控制信号OFF0和OFF1。

当控制电压Vctrl在上限值和下限值之间时，T0为“1”而T1为“0”，此时控制电压Vctrl在控制范围内，不需要进行调整，因此编码器920输出调整信号W0和W1分别为：W0＝1且W1＝0，运算结果B0和B1则不进行改变，相应地，当保护控制信号aocout为高电平时，偏置控制信号OFF0和OFF1也不进行改变。

而当控制电压Vctrl小于下限值时，T0和T1都为“0”，此时控制电压Vctrl过低，需要向压控振荡器输入表示减小的偏置控制信号，因此通过编码器920输出调整信号W0和W1分别为：W0＝0且W1＝0，并通过逻辑运算单元930中的减法器902对上一次的运算结果B0和B1进行“减”操作；当保护控制信号aocout为高电平时，获得减小的偏置控制信号OFF0和OFF1。

此外，只在初始状态下，才可能出现T0为“0”而T1为“1”的情况，此时可通过逻辑运算单元930中的加法器901对初始的运算结果B0和B1进行“加”操作，以便当保护控制信号aocout为高电平时，获得表示增大的偏置控制信号。

本发明上述实施方式中的分频信号fbck，其分频比可为符合锁相环设计要求的任意常数，其具体设置不对本发明的发明构思造成影响。

现有技术中的崩溃保护电路，由于通过由两个接地的NMOS管所构成的电压钳制单元选择关闭或开启崩溃保护电路，而电压钳制单元与环路滤波器相连接，会产生漏电流，从而导致电路的抖动增加，造成电路的不稳定。

而通过设置与反馈信号相关的崩溃保护机制，本发明实施方式避免了漏电流的产生，并且一旦检测到存在反馈信号，锁频检测单元将输出高电平的锁定状态信号，使锁相环恢复正常工作并且在延时预定时间之后，确保是在存在反馈信号而不是由于噪声等因素使锁相环开始工作的情况下，保护电路才关闭；而当干扰超出锁定限制，换句话说，当锁相环电路检测不到反馈信号时，锁频检测单元将输出低电平的锁定状态信号，以启动保护电路。

并且，本发明实施方式还通过自偏置控制单元使锁相环在最低工作频率下进行工作，降低锁相环的运行速率，且并不需要分频器所反馈的时钟信号。

此外，锁频检测单元仅需要对鉴相器的输出信号以及参考时钟信号进行检查，节省了测试时间。

虽然本发明已通过较佳实施例说明如上，但这些较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种改正和补充，因此，本发明的保护范围以权利要求书的范围为准。

Claims

1.一种锁相环，包括：鉴相器，电荷泵，环路滤波器，分频单元以及压控振荡器，所述鉴相器的输出端与电荷泵的输入端相连，输出脉冲控制信号；所述电荷泵的输出端与所述环路滤波器的输入端、以及所述压控振荡器的输入端相连，通过所述脉冲控制信号产生控制电压并输入至所述压控振荡器；所述分频单元的输入端与所述压控振荡器的输出端相连接，对所述压控振荡器的输出信号进行分频，并反馈至所述鉴相器；其特征在于，还包括：输入单元，锁频检测单元以及保护单元；

其中，所述输入单元用于根据所述保护单元所输出的保护控制信号控制参考输入信号，并输出所述参考输入信号至所述鉴相器；

所述锁频检测单元接收参考时钟以及所述鉴相器输出的脉冲控制信号，检测锁相环电路的输出信号是否锁定频率，并输出锁定状态信号至所述保护单元；

所述保护单元接收参考时钟、所述分频单元输出的分频信号以及所述锁频检测单元输出的锁定状态信号，当检测到存在反馈的分频信号时，延时并输出高电平的保护控制信号直至所述锁相环锁定；当所述锁相环锁定时，停止延时并保持输出高电平的保护控制信号；当检测到不存在反馈的分频信号时，输出低电平的保护控制信号。

2.如权利要求1所述的锁相环，其特征在于，所述保护单元包括：开关单元，延时单元和选通单元，其中，

所述开关单元接收所述锁定状态信号，产生控制所述延时单元开启或关闭的第一输出信号，以及当所述延时单元停止工作时，产生作为所述选通单元数据信号的第二输出信号；

所述延时单元接收所述分频信号、所述锁定状态信号以及来自所述开关单元的第一输出信号，用于当存在所述分频信号且所述锁相环未锁定时，产生作为所述选通单元数据信号的输出信号并进行预定时间的延时；

所述选通单元将所接收到的来自所述开关单元的第二输出信号或者来自所述延时单元的输出信号作为数据信号，并根据所述数据信号产生保护控制信号。

3.如权利要求2所述的锁相环，其特征在于，所述延时单元包括：至少一个串联连接的D触发器以及由所述锁定状态信号进行控制的第一传输门，

其中，首个D触发器的数据信号端为所述延时单元的第一输入端，与电源电压相连接，其后每一个D触发器的输出端作为下一个D触发器的输入端；每个D触发器的时钟端串联连接作为所述延时单元的第二输入端，与反馈的分频信号相连接；每个D触发器的置位端串联连接作为所述延时单元的第三输入端，用于接收来自所述开关单元的第一输出信号；

第一传输门的输入端与末个D触发器的输出端相连接，其输出端作为所述延时单元的输出端。

4.如权利要求3所述的锁相环，其特征在于，当所述锁定状态信号为低电平时，所述第一传输门打开，末个D触发器的输出信号作为所述延时单元的输出信号进行输出。

5.如权利要求2所述的锁相环，其特征在于，所述开关单元包括：或非门和第二传输门，

其中，所述或非门根据所述锁定状态信号和电源重置信号，获得用于控制所述延时单元开启或关闭的第一输出信号；

所述第二传输门根据所述锁定状态信号，当所述延时单元停止工作时，获得作为所述选通单元数据信号的第二输出信号。

6.如权利要求5所述的锁相环，其特征在于，当所述电源重置信号为低电平时，所述第一输出信号为低电平；当所述电源重置信号为高电平时，所述第一输出信号由所述锁定状态信号决定。

7.如权利要求5所述的锁相环，其特征在于，当所述锁定状态信号为高电平时，所述第二传输门打开，所述锁定状态信号作为所述开关单元的第二输出信号进行输出。

8.如权利要求2所述的锁相环，其特征在于，所述选通单元包括D触发器以及选通器，

其中，所述D触发器的数据信号端接收所述开关单元的第二输出信号或者所述延时单元的输出信号，所述D触发器的时钟端与参考时钟相连接；所述D触发器的置位端与所述电源重置信号相连接；所述D触发器的输出端与所述选通器的控制端相连接；

所述选通器在所述D触发器输出信号的控制下，对第一信号以及第二信号进行选择，获得并输出所述保护控制信号。

9.如权利要求8所述的锁相环，其特征在于，所述第一信号为接地信号，所述第二信号为电源信号。

10.如权利要求1所述的锁相环，其特征在于，所述输入单元根据保护单元所输出的保护控制信号控制参考输入信号，包括：当所述保护控制信号为高电平时，所述参考输入信号为与参考时钟相关的时钟信号；反之，所述参考输入信号为低电平。

11.如权利要求10所述的锁相环，其特征在于，所述参考输入信号为参考时钟。

12.如权利要求10所述的锁相环，其特征在于，所述输入单元包括：与门和输入分频器，其中，所述与门接收所述保护控制信号与参考时钟，并将相与结果输出至所述输入分频器；所述输入分频器对相与结果进行分频，获得所述参考输入信号。

13.如权利要求1所述的锁相环，其特征在于，所述锁频检测单元包括：比较单元和累积输出单元，其中，所述比较单元根据脉冲控制信号以及参考时钟，比较增加参考时钟的脉冲宽度以及脉冲控制信号的脉冲宽度，获得比较结果信号并输出至所述累积输出单元；所述累积输出单元对所述比较结果信号进行累计，根据累计结果产生锁定状态信号。

14.如权利要求1所述的锁相环，其特征在于，所述锁频检测单元包括：脉冲发生器、信号发生器、与门、积分器、分压单元和比较器，

其中，所述脉冲发生器根据所述鉴相器输出的上升脉冲控制信号以及下降脉冲控制信号，产生第一脉冲信号；

所述信号发生器用于接收参考时钟并产生第二脉冲信号；

所述与门用于对所述第一脉冲信号与所述第二脉冲信号进行相与，获得重置信号并输入至所述积分器；

一旦出现所述重置信号，所述积分器将被重置，当预定时间范围内无所述重置信号时，所述积分器将累积获得超过所述分压单元输出电压的电压值，并输入所述比较器；

所述比较器比较积分器的输出电压以及所述分压单元的输出电压，将比较结果作为锁定状态信号进行输出。

15.如权利要求14所述的锁相环，其特征在于，所述预定时间范围为200个时钟周期。

16.如权利要求14所述的锁相环，其特征在于，当所述积分器的输出电压超过了所述分压单元的输出电压时，所述锁定状态信号为高电平。

17.如权利要求1所述的锁相环，其特征在于，所述锁相环还包括：自偏置控制单元，接收所述保护单元所输出的保护控制信号，产生偏置控制信号并输出至所述压控振荡器，用于选择所述锁相环的工作频率范围以及控制所述锁相环的工作频率。

18.如权利要求17所述的锁相环，其特征在于，当所述保护单元处于工作状态时，所述自偏置控制单元向所述压控振荡器输出偏置控制信号，控制所述压控振荡器的增益，使所述锁相环在最低工作频带中工作。

19.如权利要求18所述的锁相环，其特征在于，所述自偏置控制单元包括：计数器、比较器、解码器、逻辑运算单元和开关；其中，

所述计数器用于提供所述逻辑运算单元的启动信号；

所述比较器用于根据控制电压，产生指示信号；

所述解码器用于根据所述比较器获得的指示信号，获得调整信号，表示相对于前一次所需要进行调整；

所述逻辑运算单元用于根据所述解码器所获得的调整信号，进行自适应逻辑运算；

所述开关根据所述保护控制信号以及所述逻辑运算单元的运算结果，获得所述偏置控制信号。

20.如权利要求19所述的锁相环，其特征在于，当所述保护控制信号为高电平时，所述开关使所述偏置控制信号对应于所述逻辑运算单元的运算结果，而当所述保护控制信号为低电平时，所述偏置控制信号对应于低电平。

21.如权利要求1所述的锁相环，其特征在于，所述分频单元中设置的分频比为符合锁相环设计要求的任一常数。