CN110474634B - 一种避免周跳的快速锁定锁相环电路 - Google Patents

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Abstract

本发明公开了一种避免周跳的快速锁定锁相环电路，属于集成电路技术领域，该快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器、电荷泵、中间级电路、环路滤波器以及压控振荡器依次连接；所述压控振荡器的输出OUT连接分频器的输入IN端，所述分频器的输出OUT端与鉴频鉴相器的输入IN端连接，形成反馈通路。本发明通过调整VCO的初始输出频率，从而避免当环路启动时VCO的输出时钟频率与期望频率之间，即参考时钟频率与反馈时钟频率之间过于接近，使得环路发生周跳时，锁定时间大幅度延长。

Description

一种避免周跳的快速锁定锁相环电路
技术领域
本发明属于集成电路技术领域，具体地涉及一种避免周跳的快速锁定锁相环电路。
背景技术
锁相环(phase locked loop)是一种频率控制系统，在电路设计中的应用非常广泛，包括时钟产生、时钟恢复、抖动与噪声降低、频率合成等等。而PLL的操作都是基于参考时钟信号和压控振荡器(VCO)输出时钟信号的反馈之间的相位差进行的。而周跳则指的是当反馈时钟频率小于参考时钟频率，此时理应是进行充电的，但由于参考时钟的相位落后于反馈时钟，使得电荷泵反而对环路滤波器进行放电。又或者是反过来当反馈时钟频率大于参考时钟频率，此时理应是进行放电的，但由于参考时钟的相位领先于反馈时钟，使得电荷泵反而对环路滤波器进行充电。这一现象往往发生在环路启动，或者频率跳变时。
而倘若参考时钟频率与反馈时钟频率非常接近，则此时电荷泵在每一个周期内的平均流出或流入的电流是非常小的，相应的VCO的控制电压Vc和VCO的输出频率的变化也是非常小的。这就导致参考时钟与反馈时钟之间的相位变化变得缓慢，从而使得环路锁定时间大大增加，特别是在Kvco以及环路带宽较小的系统中，这一情况尤为严重。
而在传统的设计中，为了加快环路锁定的速度，避免因为周跳导致的环路锁定时间的大大延长，会在锁定过程中，通过在电荷泵中增加额外的电流来增加环路带宽，降低环路锁定的时间，并在环路锁定后再将额外的电荷泵关闭。这样既降低了环路锁定后的环路带宽，从而降低系统的输出噪声，又加快了环路锁定的过程。但这同样也在一定程度上增加了系统的功耗，增加了电路的复杂度。
发明内容.
本发明的目的在于不增加电路复杂度以及系统功耗的情况下，提供一种避免周跳的快速锁定锁相环电路。
本发明不同于传统的避免周跳的锁相环电路，其中并没有增加额外的电荷泵，而是通过调整环路启动时，VCO的初始控制电压来改变VCO的初始输出频率，使其与期望频率有一定的差距，并给出10-20个参考时钟周期的时间使参考时钟的相位确实领先于或者落后于反馈时钟。从而避免上述的由于参考时钟频率与反馈时钟频率过于接近而导致在锁定过程中两者之间的相位变化过于缓慢，使得锁定时间大大增加的情况。
为实现上述目的，本发明是通过以下技术方案实现的：一种避免周跳的快速锁定锁相环电路，所述快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器的输出OP端连接电荷泵的输入IP端，所述鉴频鉴相器的输出ON端连接电荷泵的输入IN端；所述电荷泵的输出端连接中间级电路的输入IN端，中间级电路的输出端连接环路滤波器的输入端，所述环路滤波器的输出端连接压控振荡器的输入端，所述压控振荡器的输出端连接分频器的输入端，所述分频器的输出端与鉴频鉴相器的输入IN端连接，形成反馈通路。
进一步地，所述中间级电路中包括：电源、第一分压电阻R1、第二分压电阻R2、反相器、第一传输门T1、第二传输门T2、计数器Counter、NMOS开关M1。所述第二传输门T2的一端与电荷泵的输出端连接；所述中间级电路的一个端口与反相器连接，所述反相器与计数器Counter的一个输入端连接，所述计数器Counter的输出端与NMOS开关M1的栅极G端连接，所述NMOS开关M1的源极S端接地；所述中间级电路的另一个端口与计数器Counter的另一个输入端连接；所述电源与第一分压电阻R1连接，第一分压电阻R1和第二分压电阻R2串联，第二分压电阻R2接地；所述第一分压电阻R1、第二分压电阻R2的输出端与所述第一传输门T1的一端连接。所述第一传输门T1的另一端、NMOS开关M1的漏极D端、第二传输门T2的另一端与所述环路滤波器的输入端连接。
进一步地，OPEN_LOOP控制信号由所述中间级电路的一个端口输入，经所述反相器后得到OPEN_LOOP_N信号。所述OPEN_LOOP控制信号、OPEN_LOOP_N信号共同控制着第一传输门T1和第二传输门T2的开关，以及计数器Counter。当控制信号OPEN_LOOP为高电平时，所述第一传输门T1关闭，第二传输门T2打开时，此时所述反馈通路处于正常锁定状态，所述电荷泵与环路滤波器经过第二传输门T2直接相连，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压。而当OPEN_LOOP为低电平时，第一传输门T1打开，第二传输门T2关闭，此时环路处于自动频率校准以及避免周跳状态，所述电源将电压信号VDD传输给第一分压电阻R1和第二分压电阻R2，所述第一分压电阻R1和第二分压电阻R2输出VDD/2的电压信号，同时计数器Counter的输出信号PLUSE为低电平，即NMOS开关M1的栅极G电压为低电平，处于关断状态，所述第一分压电阻R1和第二分压电阻R2通过第一传输门T1对所述环路滤波器连接，所述环路滤波器输出电压信号Vc＝VDD/2，即为压控振荡器的控制电压。当控制信号OPEN_LOOP由低电平跳变为高电平时，计数器Counter开始工作，同时，参考时钟信号CLK_REF通过中间级电路的另一个端口输入到计数器Counter作为其时钟信号，此时计数器Counter计数时，计数器Counter输出信号PLUSE为高电平，NMOS开关M1打开，此时所述NMOS开关M1的漏端D与环路滤波器连接，所述环路滤波器的输入电压信号LPF_IN为0，即压控振荡器的控制电压Vc＝0。当计数器Counter完成计数后，其输出信号PLUSE重新变为低电平，NMOS开关M1关断，此时第一传输门T1关闭，第二传输门T2打开，电荷泵与环路滤波器经过第二传输门T2直接相连，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压。
本发明的有益效果在于，本发明所提出的一种避免周跳的快速锁定锁相环电路，其在不增加电路复杂度和系统功耗的情况下，在电荷泵与环路滤波器之间增加了中间电路。中间电路起到两个作用，一是在自动频率校准(Automatic Frequency Calibration)过程中，将VCO从环路中断开，控制Vc在VDD/2，通过自动频率校准模块选取VCO的调谐曲线，使其与期望频率最为接近。二是当环路预启动后，重新联通环路，并提供一个10-20个参考时钟周期的低电位Vc，则对应的VCO输出频率将小于期望频率。同时，由于参考时钟频率>反馈时钟频率，因此经过数个参考时钟周期的时间后，确保参考时钟的相位会领先于反馈始终的相位。这就保证了当中间电路释放Vc，环路真正启动时，反馈时钟信号的频率小于参考时钟信号，且其相位落后于参考时钟，电荷泵对环路滤波器充电以提高VCO的输出频率。这就避免了在电路启动时，周跳现象的发生，以及在此基础上由于参考时钟频率与反馈时钟频率不一致但相差甚小而导致的环路锁定时间大大增加。通过改变环路启动时，VCO的初始频率，来确保反馈时钟信号CLK_DIV与参考时钟信号CLK_REF的相位处于正确的前后关系，以此来主动避免周跳现象的发生。以及避免了由于环路启动时，由于输出时钟频率与期望时钟频率过于接近，而导致环路陷入异常锁定状态的情况，实现了锁相环的快速锁定。
附图说明
图1为传统锁相环电路的示意图；
图2为周跳现象的发生示意图；
图3为传统避免周跳的锁相环电路的示意图；
图4为本发明改进的避免周跳的锁相环电路的示意图；
图5为VCO的调谐曲线图；
图6为本发明改进的避免周跳的锁相环电路的信号示意图。
具体实施方式
下面根据附图详细描述本发明，使本发明的目的和效果将变得更加明白，应当理解，此处所描述的仅用以解释本发明，并不用于限定本发明。
图1-3为传统的用来避免周跳的加速锁定的锁相环电路，它通过在锁定时增加额外的电荷泵单元来加大电荷泵输出电流，以此增加环路带宽来达到加速锁定的目的。这样的做法虽然的确可以在一定程度上加快锁定的过程，但并没有从本质上解决问题，即周跳现象的发生以及由于初始输出频率与期望频率过于接近而导致的异常锁定状态。而且，额外的电荷泵单元也就意味着更大的电流，以及更大的电流噪声，进而降低系统输出信号的相位噪声。
图4即为本发明所述的避免周跳的快速锁定锁相环电路的结构示意图。该快速锁定锁相环电路除了鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器(divider)外，还增加了中间级电路(LOOP_CUT)。所述鉴频鉴相器、电荷泵、中间级电路、环路滤波器以及压控振荡器依次连接；所述鉴频鉴相器的输出OP端连接电荷泵的输入IP端，所述鉴频鉴相器的输出ON端连接电荷泵的输入IN端；所述电荷泵的输出端连接中间级电路的输入IN端，中间级电路的输出端连接环路滤波器的输入端，所述环路滤波器的输出端连接压控振荡器的输入端，所述压控振荡器的输出端连接分频器的输入端，所述分频器的输出端与鉴频鉴相器的输入IN端连接，形成反馈通路。
所述中间级电路中包括：电源、第一分压电阻R1、第二分压电阻R2、反相器、第一传输门T1、第二传输门T2、计数器Counter、NMOS开关M1。所述第二传输门T2的一端与电荷泵的输出端连接；所述中间级电路的一个端口与反相器连接，所述反相器与计数器Counter的一个输入端连接，所述计数器Counter的输出端与NMOS开关M1的栅极G端连接，所述NMOS开关M1的源极S端接地；所述中间级电路的另一个端口与计数器Counter的另一个输入端连接；所述电源与第一分压电阻R1连接，第一分压电阻R1和第二分压电阻R2串联，第二分压电阻R2接地；所述第一分压电阻R1、第二分压电阻R2的输出端与所述第一传输门T1的一端连接。所述第一传输门T1的另一端、NMOS开关M1的漏极D端、第二传输门T2的另一端与所述环路滤波器的输入端连接。
OPEN_LOOP控制信号由所述中间级电路的一个端口输入，经所述反相器后得到OPEN_LOOP_N信号。所述OPEN_LOOP控制信号、OPEN_LOOP_N信号共同控制着第一传输门T1、第二传输门T2的开关以及计数器Counter。当控制信号OPEN_LOOP为高电平时，所述第一传输门T1关闭，第二传输门T2打开时，此时所述反馈通路处于正常锁定状态，所述电荷泵与环路滤波器经过第二传输门T2直接相连，电荷泵对环路滤波器进行充放电以改变环路滤波器的输出电压信号，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压。
当OPEN_LOOP为低电平时，第一传输门T1打开，第二传输门T2关闭，此时环路处于自动频率校准以及避免周跳状态，所述电源将电压信号VDD传输给第一分压电阻R1和第二分压电阻R2，所述第一分压电阻R1和第二分压电阻R2输出VDD/2的电压信号，同时计数器Counter的输出信号PLUSE为低电平，即NMOS开关M1的栅极G电压为低电平，处于关断状态，所述第一分压电阻R1和第二分压电阻R2通过第一传输门T1对所述环路滤波器连接，使得第一分压电阻R1和第二分压电阻R2可以顺利的通过传输门T1对环路滤波器进行充电，所述环路滤波器输出电压信号Vc＝VDD/2，即为压控振荡器的控制电压。
当控制信号OPEN_LOOP由低电平跳变为高电平时，计数器Counter开始工作，同时，参考时钟信号CLK_REF通过中间级电路的另一个端口输入到计数器Counter作为其时钟信号，此时计数器Counter计数时，计数器Counter输出信号PLUSE为高电平，NMOS开关M1打开，此时所述NMOS开关M1的漏端D与环路滤波器连接，对环路滤波器进行放电操作，所述环路滤波器的输入电压信号LPF_IN为0，即压控振荡器的控制电压Vc＝0。
当计数器Counter完成计数后，其输出信号PLUSE重新变为低电平，NMOS开关M1关断，此时，由于OPEN_LOOP为高电平，第一传输门T1关闭，第二传输门T2打开，电荷泵与环路滤波器经过第二传输门T2直接相连，电荷泵对环路滤波器进行充放电以改变其输出电压信号，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压，此时环路进入正常锁定的状态。
所述快速锁定锁相环电路的工作具体为：当锁定锁相环电路启动后，控制信号OPEN_LOOP一开始为低电平，环路处于自动频率校准的状态。此时，第二传输门T2关闭，将VCO从反馈通路中断开；而OPEN_LOOP_N为高电平，计数器Counter关闭，输出低电平，使得NMOS开关M1关闭，同时第一传输门T1打开，由第一分压电阻R1和第二分压电阻R2提供VDD/2的电压信号(注：R1＝R2)，并通过第一传输门T1传递到环路滤波器，对齐进行充电，进而使其输出电压信号，即压控振荡器的控制电压Vc＝VDD/2，此时进行自动频率校准，选取VCO的调谐曲线，使得此时当Vc＝VDD/2时，VCO的输出频率是最为接近期望频率的。在完成自动频率校准后，OPEN_LOOP由低电平跳变为高电平，使第一传输门T1关闭，第二传输门T2开启，反馈通路重新联通；同时计数器Counter开始工作，而参考时钟信号CLK_REF通过中间级电路的另一个端口输入到计数器Counter作为其时钟信号，在此期间，计数器Counter输出高电平，使得NMOS开关M1导通，对环路滤波器进行放电操作，环路滤波器输入电压信号为0，进而控制其输出电压信号即压控振荡器的控制电压Vc＝0，使得VCO的输出频率要低于期望频率，也因此反馈时钟频率也就低于参考时钟频率。而在计数器Counter计数的期间，鉴频鉴相器不断接收参考时钟信号和反馈时钟信号。如此，即使一开始参考时钟信号的相位要落后于反馈时钟信号，也可以在这段时间内调整回来，以确保在LOOP CUT释放Vc时，不会出现周跳的现象。而在计数器Counter完成计数后，输出信号PLUSE重新变为低电平，NMOS开关M1关断，此时由于OPEN_LOOP为高电平，因此第一传输门T1关闭，第二传输门T2打开，电荷泵与环路滤波器经过第二传输门T2直接相连，电荷泵对环路滤波器进行充放电以改变其输出电压，即压控振荡器的控制电压Vc的大小，进而调整其输出频率，环路真正进入正常锁定的环节。同时也因为此时VCO的输出频率要小于期望频率，即反馈时钟频率要低于参考时钟频率，因此不会出现由于两个时钟信号频率过于接近而导致的异常锁定状态，使得锁定时间大幅度延长。
图5为VCO的部分调谐曲线，明显可见随着控制电压Vc的增加，VCO的输出频率也随之提高。而一般在自动频率校准时，往往会使用VDD/2作为Vc的固定值，因此本发明在环路开启时，将Vc下拉到0，以此来避免VCO初始的输出频率与期望频率过于接近而导致异常锁定状态的发生。
图6为本发明所述的避免周跳的快速锁定锁相环系统的信号示意图。在最开始的一段时间为环路自动频率校准的过程，此时Vc＝VDD/2。其后Vc被下拉到0，使得反馈时钟频率要低于参考时钟频率。此时若发生周跳现象，参考时钟的相位落后于反馈时钟，则在经过了数个参考时钟周期后，参考时钟的相位会重新超过反馈时钟，然后Vc被释放，环路进行正常锁定的过程。从而避免了环路真正启动时，周跳现象的发生。

Claims (2)

1.一种避免周跳的快速锁定锁相环电路，其特征在于：所述快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器；所述鉴频鉴相器的输出OP端连接电荷泵的输入IP端，所述鉴频鉴相器的输出ON端连接电荷泵的输入IN端；所述电荷泵的输出端连接中间级电路的输入IN端，中间级电路的输出端连接环路滤波器的输入端，所述环路滤波器的输出端连接压控振荡器的输入端，所述压控振荡器的输出端连接分频器的输入端，所述分频器的输出端与鉴频鉴相器的输入IN端连接，形成反馈通路；
所述中间级电路中包括：电源、第一分压电阻R1、第二分压电阻R2、反相器、第一传输门T1、第二传输门T2、计数器Counter、NMOS开关M1；所述第二传输门T2的一端与电荷泵的输出端连接；所述中间级电路的一个端口与反相器连接，所述反相器与计数器Counter的一个输入端连接，所述计数器Counter的输出端与NMOS开关M1的栅极G端连接，所述NMOS开关M1的源极S端接地；所述中间级电路的另一个端口与计数器Counter的另一个输入端连接；所述电源与第一分压电阻R1连接，第一分压电阻R1和第二分压电阻R2串联，第二分压电阻R2接地；所述第一分压电阻R1、第二分压电阻R2的输出端与所述第一传输门T1的一端连接；所述第一传输门T1的另一端、NMOS开关M1的漏极D端、第二传输门T2的另一端与所述环路滤波器的输入端连接。
2.如权利要求1所述避免周跳的快速锁定锁相环电路，其特征在于，OPEN_LOOP控制信号由所述中间级电路的一个端口输入，经反相器后得到OPEN_LOOP_N信号；所述OPEN_LOOP控制信号、OPEN_LOOP_N信号共同控制着第一传输门T1和第二传输门T2的开关，以及计数器Counter；当控制信号OPEN_LOOP为高电平时，所述第一传输门T1关闭，第二传输门T2打开时，此时所述反馈通路处于正常锁定状态，所述电荷泵与环路滤波器经过第二传输门T2直接相连，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压；而当OPEN_LOOP为低电平时，第一传输门T1打开，第二传输门T2关闭，此时环路处于自动频率校准以及避免周跳状态，电源将电压信号VDD传输给第一分压电阻R1和第二分压电阻R2，所述第一分压电阻R1和第二分压电阻R2输出VDD/2的电压信号，同时计数器Counter的输出信号PLUSE为低电平，即NMOS开关M1的栅极G电压为低电平，处于关断状态，所述第一分压电阻R1和第二分压电阻R2通过第一传输门T1对所述环路滤波器连接，所述环路滤波器输出电压信号Vc＝VDD/2，即为压控振荡器的控制电压；当控制信号OPEN_LOOP由低电平跳变为高电平时，计数器Counter开始工作，同时，参考时钟信号CLK_REF通过中间级电路的另一个端口输入到计数器Counter作为其时钟信号，此时计数器Counter计数时，计数器Counter输出信号PLUSE为高电平，NMOS开关M1打开，此时所述NMOS开关M1的漏端D与环路滤波器连接，所述环路滤波器的输入电压信号LPF_IN为0，即压控振荡器的控制电压Vc＝0；当计数器Counter完成计数后，其输出信号PLUSE重新变为低电平，NMOS开关M1关断，此时第一传输门T1关闭，第二传输门T2打开，电荷泵与环路滤波器经过第二传输门T2直接相连，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压。
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