KR102514825B1 - 위상 고정 루프를 위한 전하 펌프 보정 회로 - Google Patents

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Abstract

본 발명은 위상주파수 검출기의 출력신호인 풀업 신호(UP)와 풀다운 신호(DN)를 입력받아 위상차를 검출하여 위상차 검출 신호(PD_OUT)를 출력하는 위상검출기; 및 상기 위상차 검출 신호(PD_OUT)를 입력받아 충전 제어신호(Scharge) 또는 방전 제어신호(Sdischarge)를 출력하는 카운터;를 포함하는 위상 고정 루프를 위한 전하 펌프 보정 회로에 관한 것으로, 위상 고정 루프 내의 전하 펌프에서 발생하는 전류의 부정합을 보정을 통해 최소화하여 위상 고정 루프의 출력 특성을 개선할 수 있는 장점이 있다.

Description

위상 고정 루프를 위한 전하 펌프 보정 회로{Charge-pump calibration circuit for phase-locked loop}
본 발명은 전하 펌프 보정 회로에 관한 것으로, 보다 상세하게는, 위상 고정 루프 내의 전하 펌프에서 발생하는 전류의 부정합을 보정을 통해 최소화하여 위상 고정 루프의 출력 특성을 개선할 수 있도록 구현된 위상 고정 루프를 위한 전하 펌프 보정 회로에 대한 것이다.
일반적으로 위상 고정 루프(PLL; Phase Locked Loop)는 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 갖는 신호를 발생시키는 주파수 귀환(feedback)형 회로이다. 위상 고정 루프는 기준 신호와 발진 신호 간의 주파수와 위상차를 검출하고, 검출된 주파수와 위상차에 따른 풀업 또는 풀다운 신호에 의해 발진 신호가 원하는 주파수로 되도록 위상을 동기시키는 회로이다. 이러한 위상 고정 루프 회로는 고속 데이터 통신을 위한 인터페이스, 주파수 합성 회로나 데이터 프로세싱 회로의 클럭 복원 회로 등에 많이 사용된다.
도 1은 일반적인 위상 고정 루프를 나타내는 블록도이다.
도 1을 참조하면, 위상 고정 루프(100)는 위상 주파수 검출기(PFD; Phase Frequency Detector)(110), 전하 펌프 회로(CP; Charge Pump)(120), 루프 필터(LPF; loop filter)(130), 전압 제어 발진기(VCO; voltage controlled oscillator)(140) 및 분주기(DIVIDER)(150)를 포함한다.
위상 주파수 검출기(110)는 기준 신호(Fref)와 피드백 신호(Fdiv)를 입력받아 두 신호의 위상과 주파수를 비교하고, 비교 결과에 대응하는 풀업(pull-up) 신호(UP) 또는 풀다운(pull-down) 신호(DN)를 출력한다. 여기에서, 위상 주파수 검출기(110)는 기준 신호(Fref)의 위상이 피드백 신호(Fdiv)의 위상보다 앞설 때 풀업 신호(UP)를 발생하고, 기준 신호(Fref)의 위상이 피드백 신호(Fdiv)의 위상보다 뒤쳐질 때 풀다운 신호(DN)를 발생할 수 있다.
전하 펌프 회로(120)는 위상 주파수 검출기(110)의 풀업 신호(UP) 또는 풀다운 신호(DN)를 입력받고, 풀업 신호(UP) 또는 풀다운 신호(DN)에 응답하여 루프 필터(130)로 전하를 충전(charge)하거나, 루프 필터(130)에 충전된 전하를 방전(discharge)한다.
루프 필터(130)는 저역 통과 필터(low pass filter) 구조로 구현되며, 루프 동작 중에 발생하는 고주파 성분을 필터링하고, 커패시터를 이용하여 축적된 전하량 변화를 통해 전압 제어 발진기(140)에 전압을 인가한다.
전압 제어 발진기(140)는 루프 필터(130)로부터 출력된 전압에 응답하여 기준 신호(Fref)에 동기하는 발진 신호(Fout)를 생성하고, 이를 외부에 제공한다. 분주기(150)는 발진 신호(Fout)를 일정 분주비로 분주하여 피드백 신호(Fdiv)를 생성하고, 위상 주파수 검출기(110)에 제공한다.
도 2는 도 1에 도시된 전하 펌프 회로를 도시한 회로도이다.
도 2를 참조하면, 전하 펌프 회로(120)는 바이어스 전류 발생부(210), 풀업 전류원(220), 제1 구동 스위치(230), 풀다운 전류원(240), 제2 구동 스위치(250)를 포함한다. 바이어스 전류 발생부(210)는 바이어스 전류(Ibias)를 발생한다. 바이어스 전류 발생부(210)는 바이어스 전류(Ibias)를 생성하는 바이어스 전류원(212) 및 바이어스 전류원(212)을 접지시키는 NMOS 트랜지스터(M1)를 포함한다.
풀업 전류원(220)은 바이어스 전류(Ibias)를 기초로 기준 전류(Iref)를 생성하고, 기준 전류(Iref)에 따라 출력 노드(N1)에 충전 전류(Icharge)를 소싱(sourcing)한다. 풀업 전류원(220)은 전류 미러(current mirror)를 구성하는 PMOS 트랜지스터(M2, M3)를 포함한다.
제1 구동 스위치(230)는 전원전압(VDD) 노드와 출력 노드(N1) 사이에 연결되고, 풀업 신호(UP)에 응답하여 스위칭 동작한다. 제1 구동 스위치(230)는 PMOS 트랜지스터(M4)를 포함할 수 있다.
풀다운 전류원(240)은 바이어스 전류(Ibias)를 기초로 기준 전류(Iref)를 생성하고, 기준 전류(Iref)에 따라 출력 노드(N1)로부터 방전 전류(Idischarge)를 싱킹(sinking)한다. 풀다운 전류원(240)은 전류 미러(current mirror)를 구성하는 NMOS 트랜지스터(M5, M6)를 포함한다.
제2 구동 스위치(250)는 출력 노드(N1)와 접지전압(GND) 노드 사이에 연결되고, 풀다운 신호(DN)에 응답하여 스위칭 동작한다. 제2 구동 스위치(250)는 NMOS 트랜지스터(M7)를 포함할 수 있다.
상기한 전하 펌프 회로(120)는 전류원으로 동작하는 PMOS 트랜지스터(M3) 및 NMOS 트랜지스터(M7)의 채널 길이 변조(Channel length modulation) 현상에 의해 충전 전류(Icharge)와 방전 전류(Idischarge) 간의 부정합(mismatch)이 발생할 수 있다.
전하 펌프 회로(120)에서 충전 전류(Icharge)와 방전 전류(Idischarge) 간의 부정합(mismatch)이 발생하는 경우 위상 고정 루프(100)의 출력 신호의 특성이 악화될 수 있다. 따라서 전하 펌프 회로(120)에서 충전 전류(Icharge)와 방전 전류(Idischarge) 간의 부정합(mismatch)을 개선할 수 있는 전하 펌프 보정 회로의 필요성이 제기되어 왔다.
본 발명이 이루고자 하는 기술적 과제는, 위상 고정 루프 내의 전하 펌프에서 발생하는 전류의 부정합을 최소화하여 위상 고정 루프의 출력 특성을 개선할 수 있도록 구현된 위상 고정 루프를 위한 전하 펌프 보정 회로를 제공하는 데 그 목적이 있다.
상기 과제를 이루기 위하여 본 발명의 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로는, 위상 고정 루프 내의 전하 펌프 보정 회로에 있어서, 위상주파수 검출기의 출력신호인 풀업 신호(UP)와 풀다운 신호(DN)를 입력받아 위상차를 검출하여 위상차 검출 신호(PD_OUT)를 출력하는 위상검출기; 및 상기 위상차 검출 신호(PD_OUT)를 입력받아 충전 제어신호(Scharge) 또는 방전 제어신호(Sdischarge)를 출력하는 카운터;를 포함하는 것을 특징으로 한다.
상기 과제를 이루기 위하여 본 발명의 다른 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로는, 위상 고정 루프 내의 전하 펌프 보정 회로에 있어서, 위상주파수 검출기의 출력신호인 풀업 신호(UP)와 풀다운 신호(DN)를 입력받아 이를 증폭하여 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)를 출력하는 시간증폭기; 상기 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)의 위상차를 검출하여 위상차 검출 신호(PD_OUT)를 출력하는 위상검출기; 및 상기 위상차 검출 신호(PD_OUT)를 입력받아 충전 제어신호(Scharge) 또는 방전 제어신호(Sdischarge)를 출력하는 카운터;를 포함하는 것을 특징으로 한다.
본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로에 의하면, 위상 고정 루프 내의 전하 펌프에서 발생하는 전류의 부정합을 보정을 통해 최소화하여 위상 고정 루프의 출력 특성을 개선할 수 있는 장점이 있다.
도 1은 일반적인 위상 고정 루프를 나타내는 블록도이다.
도 2는 도 1에 도시된 위상 고정 루프 내의 전하 펌프 회로를 도시한 회로도이다.
도 3은 본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로를 포함하는 위상 고정 루프를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로를 나타내는 블록도이다.
도 5는 본 발명의 다른 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로를 나타내는 블록도이다.
도 6은 도 5에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 시간증폭기의 회로도이다.
도 7은 도 6에 도시된 위상 고정 루프를 위한 전하 펌프 보정 회로의 시간증폭기의 동작을 설명하기 위한 도면이다.
도 8은 도 5에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 위상검출기의 회로도이다.
도 9는 본 발명에 따른 위상보정을 위한 전하 펌프의 회로도이다.
도 10은 도 5에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 보정 동작의 일 실시예를 나타내는 타이밍도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 본문에 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 도면을 참조하여 본 발명의 구체적인 내용을 상세하게 설명한다.
도 3은 본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로를 포함하는 위상 고정 루프를 나타내는 블록도이고, 도 4는 본 발명의 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로를 나타내는 블록도이다.
도 3을 참고하면 본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로를 포함하는 위상 고정 루프(300)는 위상 주파수 검출기(PFD, 310), 전하 펌프 회로(CP, 320), 루프 필터(LPF, 330), 전압 제어 발진기(VCO, 340), 분주기(DIVIDER, 350) 및 위상 고정 루프를 위한 전하 펌프 보정 회로(CAL, 360)를 포함한다.
도 3에 도시된 위상 고정 루프(300)는 위상 고정 루프를 위한 전하 펌프 보정 회로(360)에 의해 전하 펌프 회로(320)의 위상을 보정하는 구성을 제외하고는 도 1에 도시된 위상 고정 루프(100)와 동일한 것이므로 다른 구성에 대한 상세한 설명은 생략하기로 한다.
도 4를 참고하면 본 발명의 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로(360)는 위상 검출기(PD; Phase Detector, 361) 및 카운터(Counter, 362)를 포함하여 구성된다.
위상 검출기(361)는 풀업 신호(UP) 및 풀다운 신호(DN)를 입력받아 그 차이를 검출하여 위상차 검출 신호(PD_OUT)를 출력한다.
상기 위상차 검출 신호(PD_OUT)는 풀업 신호(UP)가 풀다운 신호(DN)보다 위상이 앞서는 경우 '1'을 출력하고, 풀업 신호(UP)가 풀다운 신호(DN)보다 위상이 뒤쳐지는 경우 '0'을 출력한다.
상기 위상차 검출 신호(PD_OUT)의 출력이 '1'이 나오게 되면, 이것은 전하 펌프(320)의 충전 전류가 방전 전류에 비해 적게 흐르고 있다는 것을 의미한다. 따라서 위상차 검출 신호(PD_OUT)의 출력이 '1'이 나오는 경우에는 카운터(362)를 이용하여 충전 전류 제어신호(Scharge)를 출력하여 충전 전류(Icharge)를 더 많이 흐르도록 한다.
반대로, 상기 위상차 검출 신호(PD_OUT)의 출력이 '0'이 나오게 되면, 이것은 전하 펌프 회로(320)의 충전 전류가 방전 전류에 비해 많이 흐르고 있다는 것을 의미한다. 따라서 위상차 검출 신호(PD_OUT)의 출력이 '0'이 나오는 경우에는 카운터(362)를 이용하여 방전 전류 제어신호(Sdischarge)를 출력하여 방전 전류(Idischarge)를 더 많이 흐르도록 한다.
도 5는 본 발명의 다른 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로를 나타내는 블록도이다.
도 5를 참고하면 본 발명의 다른 일 실시예에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로(360)는, 시간증폭기(TA; Time Amplifier, 363), 위상 검출기(PD; Phase Detector, 364) 및 카운터(Counter, 365)를 포함하여 구성된다.
시간증폭기(363)는 위상 주파수 검출기(310)의 출력신호인 풀업 신호(UP)와 풀다운 신호(DN)의 차이를 감지하여 이를 증폭한 후 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)를 출력한다.
위상 검출기(364)는 시간증폭기(363)에서 출력된 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)를 입력받아 그 차이를 검출하여 위상차 검출 신호(PD_OUT)를 출력한다.
상기 위상차 검출 신호(PD_OUT)는 증폭된 풀업 신호(TA_UP)가 증폭된 풀다운 신호(TA_DN)보다 위상이 앞서는 경우 '1'을 출력하고, 증폭된 풀업 신호(TA_UP)가 증폭된 풀다운 신호(TA_DN)보다 위상이 뒤쳐지는 경우 '0'을 출력한다.
상기 위상차 검출 신호(PD_OUT)의 출력이 '1'이 나오게 되면, 이것은 전하 펌프(320)의 충전 전류가 방전 전류에 비해 적게 흐르고 있다는 것을 의미한다. 따라서 위상차 검출 신호(PD_OUT)의 출력이 '1'이 나오는 경우에는 카운터(365)를 이용하여 충전 전류 제어신호(Scharge)를 출력하여 충전 전류(Icharge)를 더 많이 흐르도록 한다.
반대로, 상기 위상차 검출 신호(PD_OUT)의 출력이 '0'이 나오게 되면, 이것은 전하 펌프(320)의 충전 전류가 방전 전류에 비해 많이 흐르고 있다는 것을 의미한다. 따라서 위상차 검출 신호(PD_OUT)의 출력이 '0'이 나오는 경우에는 카운터(365)를 이용하여 방전 전류 제어신호(Sdischarge)를 출력하여 방전 전류(Idischarge)를 더 많이 흐르도록 한다.
본 발명에서는 충전 전류 제어신호(Scharge)가 5-비트의 충전 제어신호 (Charge[4:0])이고, 방전 전류 제어신호(Sdischarge)가 5-비트의 방전 제어신호 (Discharge[4:0])인 것을 예로 들어 설명한다. 그러나 충전 전류 제어신호(Scharge) 및 방전 전류 제어신호(Sdischarge)가 이에 한정되는 것은 아니다.
도 6은 도 5에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 시간증폭기의 회로도이다.
도 6에 도시된 바와 같이 본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 시간증폭기(363)는 제1 입력신호인 풀업 신호(UP)와 제2 입력신호인 풀다운 신호(DN)를 입력받아 제1 출력신호인 증폭된 풀업 신호(TA_UP)와 제2 출력신호인 증폭된 풀다운 신호(TA_DN)를 출력한다.
이때 상기 시간증폭기(363)는 상기 풀업 신호(UP)와 풀다운 신호(DN)를 입력받아 주 방전 경로(normal discharging path) 및 보조 방전 경로(dependent discharging path)를 이용하여 상기 풀업 신호(UP)와 풀다운 신호(DN)의 차이를 증폭시켜 출력한다.
상기 주 방전 경로는, 상기 풀업 신호(UP)가 '1'이 입력되는 경우 턴온되어 제1 중간 노드(A 노드)를 접지전압으로 방전시키는 제1 주 방전 경로(363a) 및 상기 풀다운 신호(DN)가 '1'이 입력되는 경우 턴온되어 제2 중간 노드(B 노드)를 접지전압으로 방전시키는 제2 주 방전 경로(363d)를 포함한다.
상기 보조 방전 경로는, 상기 풀업 신호(UP)가 '1'이 입력되고, 상기 풀다운 신호(DN)가 '0'이 입력되는 경우 턴온되어 제1 중간 노드(A 노드)를 접지전압으로 방전시키는 제1 보조 방전 경로(363b) 및 상기 풀업 신호(UP)가 '0'이 입력되고, 상기 풀다운 신호(DN)가 '1'이 입력되는 경우 턴온되어 제2 중간 노드(B 노드)를 접지전압으로 방전시키는 제2 보조 방전 경로를(363c) 포함한다.
즉, 시간증폭기(363)는 제1, 제2 보조 방전 경로(363b, 363c)를 이용하여 두 입력신호의 차를 증폭시킨다.
한편, 시간증폭기(363)는 제1 인버터(363e) 및 제2 인버터(363f)를 더 포함하여 구성될 수 있다.
상기 제1 인버터(363e)는 상기 제1 중간 노드(A 노드)의 신호를 반전하여 출력하고, 제2 인버터(363f)는 상기 제2 중간 노드(B 노드)의 신호를 반전하여 출력한다.
도 7은 도 6에 도시된 시간증폭기의 동작을 설명하기 위한 도면이다.
도 7의 (a)는 제1 입력신호인 풀업 신호(UP)와 제2 입력신호인 풀다운 신호(DN)가 모두 '0'인 경우의 경로(path)를 나타내는 도면이다. 도 7의 (a)에 도시된 바와 같이 제1 입력신호(UP)와 제2 입력신호(DN)가 모두 '0'이 입력되는 경우에는 제1 피모스 트랜지스터(MP1)와 제2 피모스 트랜지스터(MP2)를 통해 제1 중간 노드(A 노드)와 제2 중간 노드(B 노드)가 공급전압(VDD)으로 충전되며 제1 출력신호인 증폭된 풀업 신호(TA_UP)와 제2 출력신호인 증폭된 풀다운 신호(TA_DN)는 모두 '0'을 출력한다.
도 7의 (b)는 제1 입력신호(UP)가 '1'로 바뀌고, 제2 입력신호(DN)가 '0'을 유지하는 경우의 경로(path)를 나타내는 도면이다. 이러한 경우 제1 중간 노드(A 노드)는 제1 주 방전 경로(361a)와 제1 보조 방전 경로(361b)에 의해 접지전압(VSS)으로 빠르게 방전되고, 제2 중간 노드(B 노드)는 공급전압(VDD)을 유지하므로, 제1 출력신호(TA_UP)는 '1'을 출력하고, 제2 출력신호(TA_DN)는 '0'을 출력한다.
도 7의 (c)는 제1 입력신호(UP)가 '0'을 유지하고, 제2 입력신호(DN)가 '1'로 바뀌는 경우의 경로(path)를 나타내는 도면이다. 이러한 경우 제1 중간 노드(A 노드)는 공급전압(VDD)을 유지하고, 제2 중간 노드(B 노드)는 제2 주 방전 경로(363d)와 제2 보조 방전 경로(363c)에 의해 접지전압(VSS)으로 빠르게 방전되므로, 제1 출력신호(TA_UP)는 '0'을 출력하고, 제2 출력신호(TA_DN)는 '1'을 출력한다.
도 7의 (d)는 제1 입력신호(UP)와 제2 입력신호(DN)가 모두 '1'인 경우의 경로(path)를 나타내는 도면이다. 도 6의 (d)는 도 6의 (b) 및 도 6의 (c)와 달리 제1 보조 방전 경로(363b) 및 제2 보조 방전 경로(363c)는 차단되어 동작하지 아니하고 제1 주 방전 경로(363a) 및 제2 주 방전 경로(363d)에 의해서만 방전이 진행된다. 그 결과 제1 출력신호(TA_UP)와 제2 출력신호(TA_DN)는 모두 '1'을 출력한다.
예를 들어, 주 방전 경로(363a, 363d)와 보조 방전 경로(363b, 363c)의 W/L 비가 동일하다고 할 때, 첫 번째 천이(transition) 과정에서 방전하는데 제1 시간(T)이 걸렸다면 두 번째 천이(transition) 과정에서는 제2 시간(2T)이 걸리게 되어 두 입력의 위상차를 2배로 증폭시키는 동작을 하게 된다.
도 8은 도 5에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 위상검출기의 회로도이다.
도 8에 도시된 바와 같이 본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 위상검출기(364)는 제1 입력신호인 증폭된 풀업 신호(TA_UP)와 제2 입력신호인 증폭된 풀다운 신호(TA_DN)의 두 입력신호를 받아 위상차 검출 신호(PD_OUT)인 제1 출력신호(Q)와, 상기 제1 출력신호(Q)에 반대되는 위상의 제2 출력신호(QB)를 출력한다.
제1 입력신호인 증폭된 풀업 신호(TA_UP)가 제2 입력신호인 증폭된 풀다운 신호(TA_DN)보다 위상이 앞서는 경우에는, S 노드가 '1'이 되고 R 노드는 '0'이 되어 위상차 검출 신호(PD_OUT)인 제1 출력신호(Q)는 '1'을 출력하고 제2 출력신호(QB)는 '0'을 출력한다.
반대로, 제1 입력신호인 증폭된 풀업 신호(TA_UP)가 제2 입력신호인 증폭된 풀다운 신호(TA_DN)보다 위상이 뒤쳐지는 경우에는, S 노드가 '0'이 되고 R 노드는 '1'이 되어 위상차 검출 신호(PD_OUT)인 제1 출력신호(Q)는 '0'을 출력하고 제2 출력신호(QB)는 '1'을 출력한다.
이와 같이 위상검출기(364)는 두 입력의 위상차를 검출하는 기능을 이용하여 증폭된 풀업 신호(TA_UP)와 증폭된 풀다운 신호(TA_DN)를 비교하여 전하 펌프(320)의 충전 전류(Icharge)를 증가시킬 것인지 방전 전류(Idischarge)를 증가시킬 것인지를 판별해 낸다.
카운터(365)는 상기 위상차 검출 신호(PD_OUT)로 '1'이 출력된 경우 상기 충전 제어신호(Scharge)를 출력하여 상기 전하 펌프의 충전 전류를 증가시키고, 상기 위상차 검출 신호(PD_OUT)로 '0'이 출력된 경우 상기 방전 제어신호(Sdischarge)를 출력하여 상기 전하 펌프의 방전 전류를 증가시킨다.
도 9는 본 발명에 따른 위상보정을 위한 전하 펌프의 회로도이다.
도 9의 (a)에 도시된 바와 같이 본 발명에 따른 위상보정을 위한 전하 펌프 회로는 5-비트 제어신호로 전하 펌프의 전류를 조절할 수 있게 설계되었으며, 보정 동작을 통해 충전 전류(Icharge)와 방전 전류(Idischarge)를 독립적으로 제어할 수 있다.
도 9의 (b)는 충전 전류원을 나타낸다. 충전 전류원은 5-비트의 충전 제어신호인 charge[4:0] 신호로 충전 전류(Icharge)를 1%에서 최대 15%까지 제어할 수 있도록 하였다.
도 9의 (c)는 방전 전류원을 나타낸다. 방전 전류원은 충전 전류원과 동일하게 5-비트의 방전 제어신호인 discharge[4:0] 신호로 방전 전류(Idischarge)를 1%에서 최대 15%까지 제어할 수 있도록 하였다.
도 10은 본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로의 보정 동작의 일 실시예를 나타내는 타이밍도이다. 도 10은 전하 펌프의 충전 전류(Icharge)가 방전 전류(Idischarge) 보다 작은 경우의 보정 동작에 대한 타이밍도를 보여준다.
시간증폭기에서는 풀업 신호(UP)와 풀다운 신호(DN)를 증폭시켜 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)를 출력한다. 위상 검출기는 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)를 입력받아 그 차이를 검출하여 위상차 검출 신호(PD_OUT)를 출력한다. 이때 증폭된 풀업 신호(TA_UP)가 증폭된 풀다운 신호(TA_DN) 보다 위상이 앞설 경우 위상차 검출 신호(PD_OUT)는 '1'을 출력하고, 반대의 경우에는 '0'을 출력한다. 보정을 시작한 후 첫 위상차 검출 신호(PD_OUT) 값이 '1'이 저장된 경우에는 충전 전류(Icharge)를 증가시키고, '0'이 저장된 경우에는 방전 전류(Idischarge)를 증가시킨다.
도 10을 참고하면, 첫 위상차 검출 신호(PD_OUT) 값이 '1'이 저장되었으므로 카운터에 의해 충전 전류(Icharge)를 조절하는 신호인 충전 전류 제어신호(Scharge)를 출력하여 충전 전류(Icharge)를 증가시킨다.
충전 전류(Icharge)를 계속 증가시키다 보면 어느 순간 충전 전류(Icharge)가 방전 전류(Idischarge)보다 커지게 되며, 이에 따라 위상차 검출 신호(PD_OUT) 값이 반대로 출력되면 카운터는 덧셈 동작에서 뺄셈 동작으로 모드를 전환하여 충전 전류(Icharge)를 감소시킨다.
이후 충전 전류(Icharge)가 방전 전류(Idischarge)보다 커졌다 작아졌다를 반복하게 되고, 32주기가 지나면 보정 종료 신호(CAL_END)에 의해 강제적으로 보정 동작이 종료된다.
살펴본 바와 같이 본 발명에 따른 위상 고정 루프를 위한 전하 펌프 보정 회로에 의하면, 위상 고정 루프 내의 전하 펌프에서 발생하는 전류의 부정합을 최소화하여 위상 고정 루프의 출력 특성을 개선할 수 있는 장점이 있다.

Claims (12)

  1. 위상 고정 루프 내의 전하 펌프 보정 회로에 있어서,
    위상주파수 검출기의 출력신호인 풀업 신호(UP)와 풀다운 신호(DN)를 입력받아 위상차를 검출하여 위상차 검출 신호(PD_OUT)를 출력하는 위상검출기; 및
    상기 위상차 검출 신호(PD_OUT)를 입력받아 충전 제어신호(Scharge) 또는 방전 제어신호(Sdischarge)를 출력하는 카운터;를 포함하되,
    상기 충전 제어신호(Scharge) 또는 상기 방전 제어신호(Sdischarge)에 따라 상기 전하펌프에 충전 전류 또는 방전 전류를 공급하여 상기 전하펌프의 전류를 자동으로 보정하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  2. 위상 고정 루프 내의 전하 펌프 보정 회로에 있어서,
    위상주파수 검출기의 출력신호인 풀업 신호(UP)와 풀다운 신호(DN)를 입력받아 이를 증폭하여 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)를 출력하는 시간증폭기;
    상기 증폭된 풀업 신호(TA_UP) 및 증폭된 풀다운 신호(TA_DN)의 위상차를 검출하여 위상차 검출 신호(PD_OUT)를 출력하는 위상검출기; 및
    상기 위상차 검출 신호(PD_OUT)를 입력받아 충전 제어신호(Scharge) 또는 방전 제어신호(Sdischarge)를 출력하는 카운터;를 포함하되,
    상기 충전 제어신호(Scharge) 또는 상기 방전 제어신호(Sdischarge)에 따라 상기 전하펌프에 충전 전류 또는 방전 전류를 공급하여 상기 전하펌프의 전류를 자동으로 보정하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  3. 제2항에 있어서, 상기 시간증폭기는
    상기 풀업 신호(UP)와 풀다운 신호(DN)를 입력받아 주 방전 경로 및 보조 방전 경로를 이용하여 상기 풀업 신호(UP)와 풀다운 신호(DN)의 차이를 증폭시켜 상기 증폭된 풀업 신호(TA_UP) 및 상기 증폭된 풀다운 신호(TA_DN)를 출력하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  4. 제3항에 있어서, 상기 주 방전 경로는
    상기 풀업 신호(UP)가 '1'이 입력되는 경우 턴온되어 제1 중간 노드(A)를 접지전압으로 방전시키는 제1 주 방전 경로; 및
    상기 풀다운 신호(DN)가 '1'이 입력되는 경우 턴온되어 제2 중간 노드(B)를 접지전압으로 방전시키는 제2 주 방전 경로;를 포함하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  5. 제3항에 있어서, 상기 보조 방전 경로는
    상기 풀업 신호(UP)가 '1'이 입력되고, 상기 풀다운 신호(DN)가 '0'이 입력되는 경우 턴온되어 제1 중간 노드(A)를 접지전압으로 방전시키는 제1 보조 방전 경로; 및
    상기 풀업 신호(UP)가 '0'이 입력되고, 상기 풀다운 신호(DN)가 '1'이 입력되는 경우 턴온되어 제2 중간 노드(B)를 접지전압으로 방전시키는 제2 보조 방전 경로;를 포함하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  6. 제4항 또는 제5항에 있어서, 상기 시간증폭기는
    상기 제1 중간 노드(A 노드)의 신호를 반전하여 출력하는 제1 인버터; 및
    상기 제2 중간 노드(B 노드)의 신호를 반전하여 출력하는 제2 인버터;를 포함하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  7. 제1항에 있어서, 상기 위상검출기는
    상기 풀업 신호(UP)의 위상이 상기 풀다운 신호(DN)의 위상보다 앞서는 경우 상기 위상차 검출 신호(PD_OUT)로 '1'을 출력하고, 상기 풀다운 신호(DN)의 위상이 상기 풀업 신호(UP)의 위상보다 앞서는 경우 상기 위상차 검출 신호(PD_OUT)로 '0'을 출력하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  8. 제2항에 있어서, 상기 위상검출기는
    상기 증폭된 풀업 신호(TA_UP)의 위상이 상기 증폭된 풀다운 신호(TA_DN)의 위상보다 앞서는 경우 상기 위상차 검출 신호(PD_OUT)로 '1'을 출력하고, 상기 증폭된 풀다운 신호(TA_DN)의 위상이 상기 증폭된 풀업 신호(TA_UP)의 위상보다 앞서는 경우 상기 위상차 검출 신호(PD_OUT)로 '0'을 출력하는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  9. 제7항 또는 제8항에 있어서, 상기 카운터는
    상기 위상차 검출 신호로 '1'이 출력된 경우 상기 충전 제어신호(Scharge)를 출력하여 상기 전하 펌프의 충전 전류를 증가시키는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  10. 제7항 또는 제8항에 있어서, 상기 카운터는
    상기 위상차 검출 신호로 '0'이 출력된 경우 상기 방전 제어신호(Sdischarge)를 출력하여 상기 전하 펌프의 방전 전류를 증가시키는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  11. 제7항 또는 제8항에 있어서,
    상기 충전 제어신호(Scharge) 및 상기 방전 제어신호(Sdischarge)는 각각 5-비트 제어신호인 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
  12. 제11항에 있어서,
    상기 충전 제어신호(Scharge) 및 상기 방전 제어신호(Sdischarge)를 이용하여 충전 전류 및 방전 전류를 각각 1% 내지 15%의 범위에서 제어할 수 있는 것을 특징으로 하는 위상 고정 루프를 위한 전하 펌프 보정 회로.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020097825A1 (en) * 2001-01-23 2002-07-25 Tadashi Kawahara Phased locked loop frequency synthesizer that uses division value below decimal point
US20180048322A1 (en) * 2016-08-09 2018-02-15 Synopsys, Inc. Phase Locked Loop Circuit With Charge Pump Up-Down Current Mismatch Adjustment And Static Phase Error Reduction

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050007821A (ko) * 2003-07-11 2005-01-21 삼성탈레스 주식회사 적응적 가변 대역폭을 갖는 위상 동기 루프 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020097825A1 (en) * 2001-01-23 2002-07-25 Tadashi Kawahara Phased locked loop frequency synthesizer that uses division value below decimal point
US20180048322A1 (en) * 2016-08-09 2018-02-15 Synopsys, Inc. Phase Locked Loop Circuit With Charge Pump Up-Down Current Mismatch Adjustment And Static Phase Error Reduction

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