KR20170104443A - 저주파 pll용 저전력 및 집적형 온-칩 아키텍처 - Google Patents

저주파 pll용 저전력 및 집적형 온-칩 아키텍처 Download PDF

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KR20170104443A
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히만슈 삭세나
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

집적회로는 위상 검출기; 상기 위상 검출기에 결합되고, 상기 위상 검출기로부터 입력들을 수신하도록 구성된 제1 차지 펌프 및 제2 차지 펌프 - 상기 제1 차지 펌프는 저전류를 출력하고 그리고 상기 제2 차지 펌프는 고 전류를 출력함 -; 및 상기 제1 차지 펌프 및 상기 제2 차지 펌프에 결합된 이중 입력 루프 필터를 포함한다.

Description

저주파 PLL용 저전력 및 집적형 온-칩 아키텍처{LOW POWER AND INTEGRABLE ON-CHIP ARCHITECTURE FOR LOW FREQUENCY PLL}
본 발명은 위상 고정 루프(PLL)를 위한 방법 및 시스템에 관한 것으로, 특히 저주파 온-칩 위상 고정 루프(a low frequency on-chip phase-locked loop)에 관한 것이다.
위상 고정 루프들은 클록 생성 회로들의 필수 구성 요소들이다. 위상 고정 루프(PLL) 회로는 출력 신호의 위상이 입력 기준 신호의 위상에 대해 일정한 출력 신호를 생성하는 피드백 시스템이다. 신호 동기화에 더하여, 위상 고정 루프는 입력 주파수의 배수인 주파수를 생성할 수 있다.
예를 들어, 전형적인 PLL 회로(100)가 도 1에 도시되어 있다. PLL(100)은 위상 검출기(PFD)(102), 차지 펌프(104), 루프 필터(106) 및 VCO(108)를 포함한다. 위상 검출기(102)는 입력 신호와 피드백 신호를 비교한다. PFD(102)는 기준 신호(ref(t))와 피드백 신호(div(t)) 간의 위상 및 주파수의 차이를 검출하고, 피드백 주파수가 기준 주파수보다 지연되어 있는지 또는 앞서 있는지에 근거하여 up(t) 또는 down(t) 제어 신호를 생성한다. 이들 "업" 또는 "다운" 제어 신호는 각각 VCO(108)가 고 주파수 또는 저 주파수에서 동작할 필요가 있는지를 결정한다.
PFD(102)는 이런 "업" 및 "다운" 신호들을 차지 펌프(104)로 출력한다. 차지 펌프(104)가 업 신호를 수신하면, 전류는 루프 필터(106)로 공급된다. 반대로, 차지 펌프(104)가 다운 신호를 수신하면, 전류가 루프 필터(106)로부터 인출된다.
루프 필터(106)는 이들 신호를, VCO(108)를 바이어싱하는데 사용되는 제어 전압(Vtune(t))으로 변환한다. 상기 제어 전압에 근거하여, VCO(108)는 고 주파수 또는 저 주파수로 발진하며, 이것은 피드백 클록의 위상 및 주파수에 영향을 미친다. PFD(102)가 업 신호를 생성하면, VCO 주파수가 증가한다. 다운 신호는 VCO 주파수를 감소시킨다. 일단 기준 클록 및 피드백 클록이 동일한 위상 및 주파수를 가지면 VCO(108)는 안정화된다. 루프 필터(106)는 차지 펌프로부터 글리치들(glitches)을 제거하고 전압 오버 슈트를 방지함으로써 지터(jitter)를 필터링하여 제거한다.
일부 구현들에서, 분주기(110)가 피드백 경로에 제공된다. 네거티브 피드백은 위상 검출기(102)로부터의 에러 신호 출력이 0에 다가가게 한다. 이 시점에서, 피드백 분주기 출력(110) 및 기준 주파수는 위상이 일치하고 그리고 주파수 고정에 있고, 즉 정렬되고, PLL은 고정된 것으로 여겨진다.
차지 펌프 PLL의 온-칩 구현은 대체로 루프 필터로 인해 문제가 있다. 즉, 루프 필터가 차지하는 면적 및 루프 필터가 소비하는 전력이 상대적으로 큰 경향이 있다.
결과적으로 PLL의 전형적인 구현은 오프-칩 루프 필터를 제공한다. 예를 들어, 저주파 PLL들은 전형적으로 nF 범위의 오프-칩 커패시터를 필요로 한다.
다양한 실시예들에 따르면, 위상 검출기; 상기 위상 검출기에 결합되고, 상기 위상 검출기로부터 입력들을 수신하도록 구성된 제1 차지 펌프 및 제2 차지 펌프 - 상기 제1 차지 펌프는 저전류를 출력하고 그리고 상기 제2 차지 펌프는 고 전류를 출력함 -; 및 상기 제1 차지 펌프 및 상기 제2 차지 펌프에 결합된 이중 입력 루프 필터를 포함한 집적회로가 제공된다.
일부 실시예들에서, 상기 이중 입력 루프 필터는 직렬 결합된 제2 커패시턴스 및 저항기를 가진 노드에 병렬로 결합된 제1 커패시턴스를 포함하고, 상기 제1 차지 펌프의 상기 저전류 출력은 상기 노드에 제공되고, 상기 제2 차지 펌프의 상기 고전류 출력은 상기 제2 커패시턴스와 상기 저항기 사이에 제공된다. 일부 실시예들에서, 상기 집적회로는 상기 고전류 차지 펌프 및 상기 저전류 차지 펌프를 충전하기 위한 공통 바이어스 회로망을 더 포함한다. 일부 실시예들에서, 상기 집적회로는 상기 제1 차지 펌프 및 제2 차지 펌프를 충전하기 위한 공통 바이어스 회로망을 더 포함한다. 일부 실시예들에서, 상기 제1 차지 펌프는 저전류를 사용하여 구현될 수 있는 전류 스티어링 증폭기 차지 펌프이다.
일부 실시예들에서, 상기 고전류 차지 펌프 및 상기 저전류 차지 펌프는 동기화된 출력들을 갖는다. 일부 실시예들에서, 상기 제1 커패시턴스(Cz)는 안정한 네거티브 피드백 루프를 위해 실제 원하는 커패시턴스의 대략 1/10이다.
일부 실시예들에서, 상기 집적회로는 상기 이중 입력 루프 필터에 결합된 전압 제어 발진기(VCO)를 더 포함한다. 일부 실시예들에서, 상기 VCO는 nA의 전류를 생성할 수 있는 바이어스 블록을 포함한다. 일부 실시예들에서, 상기 바이어스 블록은 전압 대 전류 변환을 위한 소스 변형을 구현한다. 일부 실시예들에서, 상기 소스 변형을 위한 저항값은 1/2 배만큼 축소된다. 일부 실시예들에서, 공통 모드 전압 기술이 상기 저항기의 값을 축소하는데 사용된다. 일부 실시예들에서, 상기 집적회로는 기존의 바이어스 회로망의 복제인 전류 소스 브랜치를 더 포함한다.
실시예들에 따르면, 위상 고정 루프 회로는 위상 검출기; 상기 위상 검출기에 결합되고, 상기 위상 검출기로부터 입력들을 수신하도록 구성된 제1 차지 펌프 및 제2 차지 펌프 - 상기 제1 차지 펌프는 저전류를 출력하고 그리고 상기 제2 차지 펌프는 고 전류를 출력함 -; 상기 제1 차지 펌프 및 상기 제2 차지 펌프에 결합된 이중 입력 루프 필터; 및 상기 위상 고정 루프 회로의 출력을 연속적으로 모니터링하도록 구성된 고정 검출기를 포함한다.
일부 실시예들에서, 상기 고정 검출기는 기준 클록과 피드백 클록 신호 간의 위상 에러에 따라 고정 신호를 생성하도록 구성된다. 일부 실시예들에서, 상기 고정 검출기는 상기 고정 신호를 위해 고정/미고정 윈도우를 미리 정의하기 위한 지연 셀을 갖는다. 일부 실시예들에서, 상기 지연 셀은 VCO 주파수의 변화가 상기 고정 검출기 회로의 지연 셀에서 복제되어지도록 관련된 VCO의 바이어스 회로 및 지연 셀 복제를 포함한다.
본 개시의 이들 및 다른 특징들은 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 잘 인식되고 이해될 것이다. 하지만, 다음의 설명은, 본 개시의 다양한 실시예들 및 이들의 다수의 특정 세부 사항들을 나타내지만, 예시로서 주어지고 한정하고자 하는 것이 아니라고 이해해야 한다. 많은 대체들, 수정들, 추가들 및/또는 재배열들이 본 개시의 사상을 벗어나지 않고 본 개시의 범위 내에서 행해질 수 있으며, 본 개시는 모든 이러한 대체들, 수정들, 추가들 및/또는 재배열들을 포함한다.
첨부되고 본 명세서의 일부를 형성하는 도면들은 본 개시의 특정 측면들을 묘사하기 위해 포함된다. 도면들에 도시된 특징들은 반드시 실척으로 도시된 것은 아님을 유의해야 한다. 본 개시 및 그 장점들은 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이며, 도면들에서 같은 참조 번호들은 동일한 특징들을 가리킨다.
도 1은 위상 고정 루프의 개략도를 도시하는 도면이다.
도 2는 실시예들에 따른 예시적인 위상 고정 루프의 개략도를 도시하는 도면이다.
도 3은 실시예들에 따른 예시적인 루프 필터를 도시하는 도면이다
도 4a는 실시예들에 따른 예시적인 이중 차지 펌프 구성을 도시하는 도면이다.
도 4b는 실시예들에 따른 예시적인 차지 펌프를 도시하는 도면이다.
도 5는 실시예들에 따른 예시적인 VCO를 도시하는 도면이다.
도 6은 실시예들에 따른 예시적인 PLL 고정 검출기를 도시하는 도면이다.
본 개시 및 그의 다양한 특징들과 유리한 세부 사항들은 예시적이고 따라서 비제한적인 실시예들을 참고로 하여 보다 상세히 설명되고, 이 실시예들은 첨부 도면들에 도시되었으며 이하에 상세히 설명된다. 그러나, 상세한 설명 및 특정 예시들은 바람직한 실시예들을 나타내지만 예시적으로만 주어지며 한정적으로 주어지지 않음을 이해해야 한다. 알려진 프로그래밍 기술들, 컴퓨터 소프트웨어, 하드웨어, 동작 플랫폼들 및 프로토콜들의 설명들은 상세한 개시를 불필요하게 모호하게 하지 않도록 하기 위해 생략될 수 있다. 기본적인 발명의 개념의 사상 및/또는 범위 내에서의 다양한 대체들, 변경들, 추가들 및/또는 재배열들은 본 개시로부터 본 기술분야의 당업자들에게 명백해질 것이다.
이제 도면으로 돌아가서, 도 2를 특별히 주의하여 보면, 실시예들에 따른 예시적인 위상 고정 루프(PLL)(200)의 다이어그램이 도시되어 있다. PLL(200)은 위상 검출기(PFD)(202), 하나 이상의 차지 펌프(204), 루프 필터(206) 및 VCO(208)를 포함한다. 또한, PLL(200)은 PLL이 원하는 주파수로 고정될 때 신호를 출력하는 고정 검출기(205)를 포함할 수 있다.
PFD(202)는 기준 신호(ref(t))와 피드백 신호(div(t)) 간의 위상 및 주파수의 차이를 검출하고, 피드백 주파수가 기준 주파수보다 지연되어 있는지 또는 앞서 있는지에 근거하여 up(t) 또는 down(t) 제어 신호를 생성한다. 이들 "업" 또는 "다운" 제어 신호는 각각 VCO(208)가 고 주파수 또는 저 주파수에서 동작할 필요가 있는지를 결정한다.
PFD(202)는 이들 "업" 및 "다운" 신호들을 차지 펌프(204)로 출력한다. 일부 실시예들에서, 차지 펌프(204)는 2개의 전류 스티어링 증폭기 차지 펌프를 포함한다. 이들 2개의 차지 펌프 중 하나는 고 전류를 공급(sourcing)하고 받아들이기(sinking) 위해 제공되고 나머지 하나는 저전류를 공급하고 받아들이기 위해 제공된다. 공통 바이어스 회로망이 2개의 차지 펌프를 파워업하는데 사용된다. 일부 실시예들에서, 공통 바이어스 회로망은 고정비로 2개의 차지 펌프를 파워업한다. 즉, 고전류 및 저전류 차지 펌프들을 동기화하기 위해, 공통 바이어스 회로망은 일정비/고정비로 상기 고전류 및 저전류 차지 펌프들의 바이어스를 확대·축소한다(scale up and down). 일부 실시예들에서, 공통 바이어스 회로망은 'y' 배로 바이어스를 확대(scale up)함으로써 고전류 차지 펌프를 바이어싱하고, 동일한 'y' 배로 바이어스를 축소(scale down)함으로써 저전류 차지 펌프를 바이어싱할 것이다.
차지 펌프(204)가 업 신호를 수신할 때에는, 고전류 및 저전류가 각각 'filt_hi' 및 'filt_low' 라인을 따라서 루프 필터(206)로 공급된다. 반대로 차지 펌프(204)가 저 신호를 수신하면 고전류 및 저전류가 'filt_hi' 및 'filt_low' 라인으로부터 각각 인출된다. 실시예들에 따른 공통 바이어스의 예가 도 4에 보다 상세하게 도시되어 있다.
루프 필터(206)는 이들 신호를, VCO(208)를 바이어싱하는데 사용되는 제어 전압(Vcntrl)으로 변환한다. 이하에서 보다 상세하게 설명되듯이, 일부 실시예들에서, 루프 필터(206)는 온-칩 커패시터를 구비한 패시브 이중 경로 루프 필터(passive dual path loop filter)이다.
제어 전압에 근거하여, VCO(208)는 고주파수 또는 저주파수에서 발진하며, 이것은 피드백 클록의 위상 및 주파수에 영향을 미친다. 도시된 실시예에서, VCO(208)에는 바이어스 구성(scheme)이 제공된다. 통상적으로 저주파 VCO(208)는 저주파수들(lower frequencies)을 생성하기 위해 적정한 크기의 지연 셀을 갖도록 nA의 낮은 바이어스 전류를 필요로 한다. 실시예들에 따른 VCO 회로망의 일례가 도 5에 보다 상세하게 도시되어 있다. PFD(202)가 업 신호를 생성하면, VCO 주파수가 증가한다. 다운 신호는 VCO 주파수를 감소시킨다. 일단 기준 클록 및 피드백 클록이 동일한 위상 및 주파수를 가지면 VCO(208)는 안정화된다. 루프 필터(206)는 차지 펌프로부터 글리치들을 제거하고 전압 오버 슈트를 방지함으로써 지터를 필터링하여 제거한다.
도시된 실시예에서, 주파수 분주기(210)는 피드백 경로에 제공된다. 네거티브 피드백은 위상 검출기(202)로부터의 에러 신호 출력이 0에 다가가게 한다. 이 시점에서, 피드백 분주기 출력(210) 및 기준 주파수는 위상이 일치하고 그리고 주파수 고정에 있고, 즉 정렬되고, PLL은 고정된 것으로 여겨진다. 또한, PLL이 고정된 때의 표시를 출력하기 위해 고정 검출기(205)가 제공될 수 있다. 도시된 실시예에서, 고정 검출기(205)에는 원하는 출력 주파수들에 걸쳐 정확한 고정 구성이 제공된다. 일부 실시예들에서, 고정 검출기에 사용되는 지연 회로는 VCO(208)의 바이어스 및 지연 셀의 복제이다. 지연 회로는 VCO 주파수를 추적하고 주파수 범위에 걸쳐 정확한 고정을 보장한다. 실시예들에 따른 지연의 예가 도 6에서 보다 상세히 도시되어 있다.
이하에 보다 상세하게 논의되듯이, 루프 필터(206)와 차지 펌프(204)는 칩 상에 최적으로 존재하도록 구성될 수 있다. 전술한 바와 같이, 일부 실시예들에서, 차지 펌프(204)는 고정비로 차지 펌프들을 파워업하기 위해 공통 바이어스 회로망을 사용하는 2개의 전류 스티어링 차지 펌프를 포함한다. 일부 실시예들에서, 차지 펌프 중 하나는 HI 전류 출력(201c)을, 하나는 LO 전류 출력(201b)을, 루프 필터(206)에 제공한다. 따라서, 루프 필터(206)는 패시브 이중 경로 루프 필터로서 구현되어 차지 펌프(204)로부터 Hi 및 Lo 전류를 수신할 수 있다.
실시예들에 따른 루프 필터의 일례가 도 3에 보다 상세하게 도시되어 있다. 차지 펌프(204)는 전류원들(304, 307)로 도시되어 있다. 차지 펌프(307)는 전류(Icp)를 제공하고, 반면에 차지 펌프(304)는 전류(K*Icp)를 제공하며, 여기서 K는 미리 결정된 값이다. 전형적인 구현에서, K는 10-20의 값을 가질 수 있다. 동작시, 차지 펌프들은 동기화되어 하나의 전류가 상승할 때에는 다른 쪽의 전류도 상승하고 반대의 경우도 마찬가지이다. 따라서, 차지 펌프(304)는 항상 차지 펌프(307)로부터의 전류의 K배의 전류를 제공한다.
루프 필터(206)는 커패시터들(Cz 및 Cp)과 저항기(R)을 포함한다. 도시된 바와 같이, 저항기(R)는 커패시터(Cz)와 접지 사이에 결합되고, 전류원(304)의 출력은 저항기(R)와 커패시터(Cz) 사이에 제공된다. 커패시터(Cp)는 출력(Vctrl)(306)과 접지 사이에 결합되고 그리고 전류원(307)의 출력에 결합된다. 커패시터(Cz)는 출력(Vctrl)과 저항기(R) 사이에 결합된다. 바람직하게는, 도시된 구성에서, Cz 커패시터를 가로질러 저전류 및 고 전류를 펌핑함으로써 Cz의 커패시터 값이 사실상 증가할 것이다. 일부 실시예들에서, 커패시터(Cz)는 안정한 폐쇄 루프 네거티브 피드백에 필요한 실제 커패시터 값의 약 1/10의 값을 갖는다.
일부 실시예들에서, 이중 차지 펌프는 단일 바이어스 생성기로 바이어싱된다. 예를 들어, 저전류 및 고전류 차지 펌프의 특정 구현 예가 도 4a에 도시되어 있다. 예를 들어 도시된 바와 같이, 바이어스 생성기(352)는 저전력 차지 펌프(400)와 고전력 차지 펌프(401) 사이에 위치할 수 있다. 전술한 바와 같이, 저전류 차지 펌프(400)는 Icp의 전류를 생성할 수 있고 고전류 차지 펌프는 K*Icp를 생성할 수 있다. 특정 실시예에서, 바이어스 생성기(352)는 전류(I)를 생성할 수 있으며, 이 전류는 Y 배로 스텝 다운되어 저전류 차지 펌프(400)에 공급되고 Y 배로 스케일 업되어 고전류 차지 펌프에 공급된다. 이러한 방식으로, 차지 펌프들 간에 동시성이 유지된다. 바이어스 생성기(352)는 원하는 바이어스 전압을 제공하는데 적절한 임의의 회로를 포함할 수 있다.
차지 펌프들(400) 중 하나의 예가 도 4b에 도시되어 있다. 도시된 바와 같이, 차지 펌프(400)는 전류원(402), 전류원(404) 및 출력 스테이지(캐스케이드 전류 미러)(406)를 포함한다. 전류원들(402, 404)은 바이어스 생성기(352)(도 4a)로부터의 바이어스 전압(Bp) 및 신호들(UPB 및 DNB), 즉 위상 검출기(202)로부터의 업 및 다운 출력들을 수신한다.
전류 결핍(starved) VCO 회로(208)의 예가 도 5에 도시되어 있다. 이 바이어스 구성은 최적의 저항기 온-칩(resistor on-chip)으로 nA의 전류를 생성한다. 전압(Vcntrl)은 공통 모드 입력 전압으로서 제공된다. 여기서, 소스 변형(source degeneration) 기술이 링 발진기(500)의 지연 셀을 바이어스하는데 사용된다. 저항기의 면적을 감소시키기 위해, 전류원(504)이 추가된다. Vcntrl은 전류원들(502, 504)에 대한 공통 모드 전압으로서 공급된다. 2배의 전류(2I1)를 저항기(506)에 펌핑하면 효과적으로 저항기의 값이 절반으로 축소된다.
저항기(506)를 통해 전류 I1을 제공하는 전류원(502)이 도시되어 있다. 제2 전류원(504)은 저항기(506)를 통해 유사한 전류 I1을 펌핑한다. 이러한 방식으로, 저항기(506)는 전류원(504)이 없는 유사한 회로에 비해 감소된 값을 가질 수 있다. 일부 실시예들에서, 저항기(506)는 전류원(504)이 없는 회로의 1/2의 값을 갖는다. 전압(Vcntrl)은 VCO 바이어스 회로망에 대한 공통 모드 입력 전압으로서 제공된다.
고정 검출기 회로망(205)의 일례가 도 6에 도시되어있다. 고정 검출기(205)는 PLL의 출력을 연속적으로 모니터링하여 PLL로부터의 잘못된 신호 생성을 피할 수 있다. ref(t)와 div(t) 간의 위상 오차에 따라, 고정 신호 생성을 위한 고정/미고정 윈도우를 미리 정의할 수 있다. 위상 에러 윈도우를 측정하는데 사용되는 지연 셀 회로(602)는 VCO(208)의 바이어스 및 지연 셀의 복제를 포함한다. VCO(208) 주파수의 모든 변화가 고정 회로(205)의 지연 셀에 복제되어 PLL를 위해 정확한 고정 생성 신호를 만든다.
회로망(606)은 div(t) 및 ref(t) 입력들 간의 위상 에러를 측정하고, PLL의 고정 상태를 결정하기 위해 지연_고정(602)(일부 실시예에서는 45ns) 위상 에러의 윈도우를 사용함으로써 동작한다. 회로망(608)은 ref(t)와 div(t) 입력 간의 위상 오차를 측정함으로써 작동한다. 회로망들(606 및 608)은 협력하여 ref(t) 및 div(t) 간의 절대 위상 오차를 캡처한다. 카운터(610)가 지연_고정(602)의 윈도우 내에서 8개 이상의 연속적인 사이클을 카운트하면, 카운터(610)는 PLL이 고정된 것으로 간주하여 Lock_Signal을 로직 하이로 출력할 것이다. 위상 오차 드리프트가 임의의 후속 사이클에서 지연_미고정(604)(이 경우에는 90ns)의 윈도우 외부에 있을 때에는, 카운터(610)는 PLL이 고정 아웃된 것으로 간주하여 Lock_Signal 로직을 로우로 출력할 것이다.
본 발명은 그 특정 실시예들에 관하여 개시되었지만, 이 실시예들은 단지 예로서, 본 발명을 한정하지 않는다. 식별항목 [요약서] 및 [과제의 해결 수단]의 설명을 포함하는 본 발명의 개시된 실시예들의 설명은 총망라하려는 것이 아니고 또한 본 명세서에 개시된 정확한 형태들로 본 발명을 제한하려는 것은 아니다(그리고 특히, 식별항목 [요약서] 및 [과제의 해결 수단] 내에 임의의 특정 실시예, 특징 또는 기능을 포함시키는 것은 본 발명의 범위를 이러한 실시예, 특징 또는 기능으로 한정하려는 것은 아니다). 오히려, 그러한 설명은 식별항목 [요약서] 및 [과제의 해결 수단]에 설명된 임의의 이러한 실시예, 특징 또는 기능을 포함하는 임의의 개시된 특정 실시예, 특징 또는 기능으로 본 발명을 한정함 없이, 이 기술분야의 당업자에게 본 발명을 이해시킬 자료(context)를 제공하기 위한 예시적인 실시예들, 특징들 또는 기능들을 설명하려는 것이다. 본 발명의 특정 실시예들 및 예들은 여기서는 단지 예시의 목적으로 본 명세서에 설명되었지만, 관련 기술분야의 당업자들이라면 인식하고 이해할 다양한 균등적 개량들이 본 발명의 사상 및 범위 내에서 가능하다. 나타낸 바와 같이, 이 개량들은 본 발명의 예시적인 실시예들의 전술한 설명을 고려하여 본 발명에 대해 행해질 수 있으며, 본 발명의 사상 및 범위 내에 포함되어야 한다. 따라서, 본 발명은 그 특정 실시예들을 참조하여 여기에 설명되었지만, 일정 범위의 개량, 다양한 변경들 및 대체들이 전술한 개시들 내에서 이루어지며, 그리고 일부 경우들에는 본 발명의 실시예들의 몇몇 특징들은 개시된 본 발명의 범위 및 사상을 벗어나지 않는 다른 특징들의 대응 사용 없이 이용될 것임을 이해할 것이다. 그러므로 많은 개량들이, 특정 상황 또는 재료를 본 발명의 본질적인 범위 및 사상에 맞추기 위해 이루어질 수 있다.
본 명세서 전체에 걸쳐, "일 실시예", "실시예", 또는 "특정 실시예" 또는 유사한 용어를 언급하는 것은 상기 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함되며 모든 실시예들에 반드시 존재하는 것은 아님을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에 "일 실시예에서", "실시예에서", 또는 "특정 실시예에서"의 문구들 또는 유사한 용어가 각각 사용되는 것은 반드시 동일한 실시예를 언급하는 것은 아니다. 게다가, 임의의 특정 실시예의 특정한 특징들, 구조들, 또는 특성들은 임의의 적당한 방법으로 하나 이상의 다른 실시예들과 결합될 수 있다. 본 명세서에서 설명되고 예시된 실시예들의 다른 변경들 및 개량들이 본 개시의 교시들을 고려하여 가능하고 그리고 본 발명의 사상 및 범위의 일부분으로 여겨져야 함을 이해해야 한다.
본 명세서의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해 구성요소들 및/또는 방법들의 예들과 같은 다수의 특정한 상세가 제공된다. 하지만, 관련 기술의 당업자는 하나 이상의 특정한 상세 없이도 실시예가 실시될 수 있거나, 또는 다른 장치들, 시스템들, 조립체들, 방법들, 구성요소들, 재료들, 및/또는 일부분들 등을 써서 실시될 수 있음을 인식할 것이다. 다른 예들에 있어서는, 잘 알려진 구조들, 구성요소들, 시스템들, 재료들, 또는 동작들은 본 발명의 실시예들의 특징들을 애매하게 하지 않기 위해 구체적으로 제시되지 않거나 상세하게 설명되지 않는다. 본 발명은 특정 실시예를 이용하여 예시될 수 있지만, 이 예시는 본 발명을 임의의 특정 실시예로 한정하지 않으며, 또한 이 기술 분야의 당업자는 추가 실시예들이 쉽게 이해될 수 있고 또한 본 발명의 일부임을 인식할 것이다.
또한, 본 명세서에 사용된 "또는"의 용어는 달리 지적되지 않는다면 일반적으로 "및/또는"을 의미한다. 예를 들어, 조건 A 또는 B는 다음 중 어느 하나에 의해 만족된다: A가 참이고(또는 존재하고) B는 거짓이다(또는 존재하지 않는다), A가 거짓이고(또는 존재하지 않고) B가 참이다(또는 존재한다), 및 A와 B는 둘 다 참이다(또는 존재한다). 다음에 오는 청구범위를 포함하여 본 명세서에서 사용된 바와 같은, 선행 용어의 부정관사 "a" 또는 "an"(그리고 선행 기초가 "a"나 "an"일 때의 정관사 "the(상기)")는 청구범위 내에서 분명하게 달리 지적되지 않는다면 (즉, 참조 기호 "a" 또는 "an"이 단지 단수만을 혹은 복수만을 명확하게 가리킨다고 지적되지 않는다면) 이러한 용어의 단수 및 복수를 둘 다 포함한다. 또한, 본 명세서의 상세한 설명에서 그리고 다음의 청구범위 전체에 걸쳐 사용된 바와 같은, "in(내(內))"의 의미는 문맥이 명확하게 달리 지시하지 않는 한 "in" 및 "on(상(上))"을 포함한다.
도면들/도표들에 도시된 하나 이상의 요소들은 더 분리되거나 집적되는 방식으로 또한 구현될 수 있거나, 또는 특정 경우들에서는 작동 불능으로 제거되거나 렌더링될 수 있고 이것이 특정 애플리케이션에 따라 유용하다는 것으로 이해될 것이다. 또한, 도면들에 도시된 임의의 신호 화살표들은 달리 특별히 언급되지 않는 한, 단지 예시로서 고려되어야 하고 이들로 한정되지 않는다.

Claims (17)

  1. 위상 검출기;
    상기 위상 검출기에 결합되고, 상기 위상 검출기로부터 입력들을 수신하도록 구성된 제1 차지 펌프 및 제2 차지 펌프 - 상기 제1 차지 펌프는 저전류를 출력하고 그리고 상기 제2 차지 펌프는 고 전류를 출력함 -; 및
    상기 제1 차지 펌프 및 상기 제2 차지 펌프에 결합된 이중 입력 루프 필터를 포함하는 집적회로.
  2. 제1항에 있어서,
    상기 이중 입력 루프 필터는 직렬 결합된 제2 커패시턴스 및 저항기를 가진 노드에 병렬로 결합된 제1 커패시턴스를 포함하고, 상기 제1 차지 펌프의 상기 저전류 출력은 상기 노드에 제공되고, 상기 제2 차지 펌프의 상기 고전류 출력은 상기 제2 커패시턴스와 상기 저항기 사이에 제공되는, 집적회로.
  3. 제1항 또는 제2항에 있어서,
    상기 고전류 차지 펌프 및 상기 저전류 차지 펌프를 충전하기 위한 공통 바이어스 회로망을 더 포함하는 집적회로
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 차지 펌프 및 제2 차지 펌프를 충전하기 위한 공통 바이어스 회로망을 더 포함하는 집적회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 차지 펌프는 저전류를 사용하여 구현될 수 있는 전류 스티어링 증폭기 차지 펌프인, 집적회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 차지 펌프들은 동기화된 출력들을 갖는, 집적회로.
  7. 제2항에 있어서,
    상기 제1 커패시턴스는 안정한 네거티브 피드백 루프를 위해 실제 원하는 커패시턴스의 대략 1/10인, 집적회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 이중 입력 루프 필터에 결합된 전압 제어 발진기(VCO)를 더 포함하는 집적회로.
  9. 제8항에 있어서,
    상기 VCO는 nA의 전류를 생성할 수 있는 바이어스 블록을 포함하는, 집적회로.
  10. 제9항에 있어서,
    상기 바이어스 블록은 전압 대 전류 변환을 위한 소스 변형을 구현하는, 집적회로.
  11. 제10항에 있어서,
    상기 소스 변형을 위한 저항값은 1/2 배만큼 축소되는, 집적회로.
  12. 제11항에 있어서,
    공통 모드 전압 기술이 상기 저항기의 값을 축소하는데 사용되는, 집적회로.
  13. 제12항에 있어서,
    기존의 바이어스 회로망의 복제인 전류 소스 브랜치를 더 포함하는 집적회로.
  14. 위상 검출기;
    상기 위상 검출기에 결합되고, 상기 위상 검출기로부터 입력들을 수신하도록 구성된 제1 차지 펌프 및 제2 차지 펌프 - 상기 제1 차지 펌프는 저전류를 출력하고 그리고 상기 제2 차지 펌프는 고 전류를 출력함 -;
    상기 제1 차지 펌프 및 상기 제2 차지 펌프에 결합된 이중 입력 루프 필터; 및
    상기 위상 고정 루프 회로의 출력을 연속적으로 모니터링하도록 구성된 고정 검출기를 포함하는, 위상 고정 루프 회로.
  15. 제14항에 있어서,
    상기 고정 검출기는 기준 클록과 피드백 클록 신호 간의 위상 에러에 따라 고정 신호를 생성하도록 구성된, 위상 고정 루프 회로.
  16. 제15항에 있어서,
    상기 고정 검출기는 상기 고정 신호를 위해 고정/미고정 윈도우를 미리 정의하기 위한 지연 셀을 갖는, 위상 고정 루프 회로.
  17. 제16항에 있어서,
    상기 지연 셀은 VCO 주파수의 변화가 상기 고정 검출기 회로의 지연 셀에서 복제되어지도록 관련된 VCO의 바이어스 회로 및 지연 셀 복제를 포함하는, 위상 고정 루프 회로.
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